JPH07230436A

JPH07230436A - プロセッサ構成方法及び情報処理装置

Info

Publication number: JPH07230436A
Application number: JP6019179A
Authority: JP
Inventors: Masabumi Shibata; 正文柴田; Akihiro Nagayoshi; 明宏永吉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-02-16
Filing date: 1994-02-16
Publication date: 1995-08-29
Anticipated expiration: 2017-08-26
Also published as: JP3317776B2

Abstract

(57)【要約】【目的】主記憶装置に複数台のプロセッサが接続され
るシステムで、システムの状況に応じて、２重化プロセ
ッサ、マルチプロセッサ等を自在に構築できるようにす
る。【構成】プロセッサ０およびプロセッサ１は主記憶制
御装置（ＳＣＵ）３を介して主記憶装置４と接続され
る。ＳＣＵ３は、システムの状況に応じ、マスタチェッ
カモードまたはマルチプロセッサモードが任意に設定さ
れる動作モードレジスタ２２を有している。プロセッサ
切替制御部２４は、動作モードレジスタ２２の内容に基
づいて、プロセッサ０と１を、一方をマスタプロセッ
サ、他方をチェッカプロセッサとする２重化プロセッサ
システム、あるいは、プロセッサ０と１を各々独立した
プロセッサのマルチプロセッサシステムとして動作する
ように、ＳＣＵ３の各部を切替制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサを有
する情報処理システムに係り、特に、２重化プロセッサ
と単独プロセッサを任意に組み合わせることを可能にし
て、性能と信頼性の適切な組合せを選択可能とするプロ
セッサ構成方法及び情報処理装置に関するものである。

【０００２】

【従来の技術】従来より、情報処理システムの信頼性を
高めるため、マスタプロセッサ及びチェッカプロセッサ
に同一動作行わせ、マスタプロセッサとチェッカプロセ
ッサの実行結果を比較することにより障害検出を行う２
重化プロセッサシステムが実現されている。例えば、特
開昭６２−１６０５３９号公報には、主記憶装置に接続
される１本のバスに２個の同一のプロセッサを接続し、
１台をマスタプロセッサもう１台をチェッカプロセッサ
として両方に同一のプログラムを同時に動作させ、両
方の結果を比較する２重化プロセッサシステムが記載さ
れている。

【０００３】一方、情報処理システムの性能を向上させ
るため、複数プロセッサで主記憶装置を共有するいわゆ
るマルチプロセッサシステムも実現されており、例え
ば、特開平３−１９６２４９号公報には、主記憶装置に
接続される１本のバスに複数のプロセッサを接続し、各
々独立したプログラムを実行する多重プロセッサシステ
ムが記載されている。

【０００４】さらに、情報処理システムの信頼性と性能
の両方を満足させる場合、従来は、固定的にマスタプロ
セッサとチェッカプロセッサの２台を１組として、該２
重化プロセッサシステムを複数組でマルチプロセッサ化
したシステムを実現していた。

【０００５】

【発明が解決しようとする課題】２重化プロセッサシス
テムとマルチプロセッサシステム、及びこれらの組合せ
によるシステムにおいて、従来のシステムでは、各々の
プロセッサの役割が固定化されており、柔軟かつ経済的
にシステムを構築できない欠点があった。すなわち、２
重化プロセッサシステムでは、マスタプロセッサとチェ
ッカプロセッサの組合せは固定化されており、マスタと
チェッカの役割は交換できても、２台のプロセッサが同
一のプログラムを実行するという点は固定化されてい
る。従って、信頼性は向上しているが、性能は１台のプ
ロセッサと同一である。また、マルチプロセッサシステ
ムでは、各プロセッサが常に独立したプログラムを実行
する様に作成されており、２台のプロセッサが同一のプ
ログラムを実行したと仮定しても、同一時間に同一の動
作を実行しておらず、これらの実行結果を一致チェック
をしてシステム動作に影響を与えていないので独立のプ
ログラムを実行しているのとまったく差が無い。従っ
て、２台のプロセッサが独立に動作するため、性能は向
上するが、信頼性の向上は図られておらず、この点で、
はじめから２重化プロセッサシステムとは異なるシステ
ムとなっている。さらに、２重化されたマルチプロセッ
サシステムでは、２重化するマスタプロセッサとチェッ
カプロセッサの組合せは固定化されており、同一のプロ
グラムを実行するプロセッサの組と、この組合せが異な
ると独立のプログラムを実行するようプロセッサの割当
てが固定化しているため、システム動作中の変更を含
め、システムの状況に応じて、性能や信頼性を柔軟に変
更することは不可能であった。

【０００６】ところで、２重化プロセッサシステムとマ
ルチプロセッサシステム、及び、これらの組合せによる
システムは、プロセッサと主記憶装置との結合形態に着
目すると驚くほど良く似ていることが判る。例えば、２
台のプロセッサが１台の主記憶装置に結合されている２
重化プロセッサシステムとマルチプロセッサシステムを
比較してみると、各プロセッサが同一のプログラムを実
行しその結果を比較し信頼性を高めたのが２重化プロセ
ッサシステムであり、各プロセッサが独立のプログラム
を実行し性能を高めたのがマルチプロセッサシステムと
言うことが出来る。すなわちシステムに結合されている
プロセッサを信頼性の向上に割り当てたのが２重化プロ
セッサシステムであり、性能の向上に割り当てたのがマ
ルチプロセッサシステムである。従って、システムの状
況に応じてこれらを自在に変更可能とすることで、性能
と信頼性の最適なシステムを構築できる事になる。

【０００７】従って、本発明の目的は、複数のプロセッ
サを有する情報処理システムにおいて、２重化プロセッ
サと単独プロセッサを任意に組み合せることを可能にし
て、システムの状況に応じて、２重化プロセッサシステ
ム、マルチプロセッサシステム、及び、これらの組合せ
のシステムを自在に構築・変更できるようにすることに
ある。

【０００８】

【課題を解決するための手段】本発明は、２台のプロセ
ッサを有する情報処理装置では、マルチプロセッサモー
ドまたはマスタチェッカモードの識別モードを設け、マ
ルチプロセッサモード時は２台のプロセッサが各々独立
したプログラムを実行するマルチプロセッサシステムを
構成し、マスタチェッカモード時は２台のプロセッサが
１台はマスタプロセッサ他の１台はチェッカプロセッサ
として同一のプログラムを実行する２重化プロセッサシ
ステムを構成し、これらのモードを切替え可能としたも
のである。

【０００９】また、３台以上のプロセッサを有する情報
処理装置では、すべてのプロセッサに論理プロセッサ番
号とマスタモード又はチェッカモードの識別モードを設
け、同一の論理プロセッサ番号を保有しそれぞれマスタ
モードとチェッカモードが設定された２重化プロセッサ
の組と、チェッカプロセッサを持たないマスタプロセッ
サのみの単独プロセッサとによる、マルチプロセッサシ
ステムを構成し、これらのプロセッサの組合せが自在に
行われるようにしたものである。

【００１０】

【作用】本発明では、システムの状況に応じて論理プロ
セッサ番号及び／又は識別モードを変更して、２重化プ
ロセッサ、マルチプロセッサ、もしくは、これらを組み
合わせたシステムを任意に構築する。これにより、複数
のプロセッサを有する情報処理装置について、性能と信
頼性の最適なシステムを構築できる。

【００１１】

【実施例】以下、本発明の一実施例を図面を参照しなが
ら詳細に説明する。

【００１２】図１は、本発明の第１の実施例の全体的構
成図で、２台のプロセッサが主記憶装置に接続される情
報処理装置において、マルチプロセッサ／マスタチェッ
カの識別モードに応じて、２台のプロセッサが各々独立
したプログラムを実行するマルチプロセッサシステム、
あるいは、１台をマスタプロセッサ、他の１台をチェッ
カプロセッサとして同一のプログラムを実行は２重化プ
ロセッサシステムの構成を自在に切替え可能とするもの
である。

【００１３】図１において、プロセッサ０（ＩＰ０）
１、プロセッサ１（ＩＰ１）２は、それぞれ独立のプロ
セッサバス１０１，１０２で主記憶制御装置（ＳＣＵ）
３に接続されている。各プロセッサ１，２とＳＣＵ３間
は、この他にＳＣＵビジー信号１０３，１０４と、障害
報告信号１０５，１０６が接続されている。ＳＣＵビジ
ー信号１０３，１０４は、ＳＣＵ３がプロセッサ１，２
からのリクエストを受け付けられないことを示す信号
で、信号１０３が出力中は１のプロセッサ０からのリク
エストを受け付けないことを示し、信号１０４が出力中
は２のプロセッサ１からのリクエストを受け付けないこ
とを示す。障害報告信号１０５，１０６は、ＳＣＵ３が
検出した障害をプロセッサ１，２に通知する信号であ
る。

【００１４】ＳＣＵ３は、プロセッサ０あるいは１を選
択するセレクタ１０、プロセッサ０あるいは１からのリ
クエストアドレスが設定されるアドレスレジスタ１１、
ライトデータが設定されるライトデータレジスタ１４、
アドレスやライトデータをチェックするパリティチェッ
カ１５、マスタチェッカモードでプロセッサ０と１のア
ドレス、データを比較する比較器１６、主記憶装置４か
らのリードデータが設定されるレスポンスレジスタ１
７，１８、マルチプロセッサ／マスタチェッカモードに
応じて該レスポンスレジスタ１７，１８の動作を制御す
るための比較回路１９，２０及びアンドゲート３５，３
６、選択したプロセッサ番号（プロセッサ０は“０”、
プロセッサ１は“１”とする）が設定されるプロセッサ
番号レジスタ２１、プロセッサ０および１の動作モード
（マルチプロセッサ／マスタチェッカモード）が設定さ
れる動作モードレジスタ２２、プロセッサ０および１へ
の障害報告を司る障害報告制御部２３、マルチプロセッ
サ／マスタチェッカモード、リード／ライトに応じてプ
ロセッサの切替え制御を司るプロセッサ切替え制御部２
４、及び、アンプゲート群５１〜５７よりなる。なお、
１０７は受付切替信号、１０８と１０９はレスポンスプ
ロセッサ番号信号、１１０は動作モード切替信号、１１
１は選択後のリクエスト信号線である。

【００１５】図１の２台のプロセッサの動作は、ＳＣＵ
３内の動作モードレジスタ２２で決定される。図２に、
動作モードレジスタ２２の構成例を示す。動作モードレ
ジスタ２２は２ビットで構成され、プロセッサ０がマス
タプロセッサのマスタチェッカモード、プロセッサ１が
マスタプロセッサのマスタチェッカモード、及び、プロ
セッサ０と１が各々独立に動作するマルチプロセッサモ
ードの３種類のモード（“００”，“０１”，“１
Ｘ”）が設定される。この動作モードレジスタ２２に対
する動作モードの設定については後述する。

【００１６】動作モードレジスタ２２の内容（動作モー
ド）は、プロセッサ切替制御部２４に送られ、これより
所望の受付切替信号１０７、レスポンスプロセッサ番号
信号１０８，１０９、ＳＣＵビジー信号１０３，１０４
が出力される。図３にプロセッサ切替制御部２４の動作
図を、図４にその内部論理構成例を示す。

【００１７】図４において、動作モード切替論理部１３
は、プロセッサからモード切替リクエストが発行された
時、信号線１１０を通して動作モードレジスタ２２を書
き替えるものである。デコーダ２６は、動作モードレジ
スタ２２の内容が“００”のとき出力ａ，ｂのいずれも
０、“０１”のとき出力ａのみを１、“１Ｘ”のとき出
力ｂのみを１とする。ライト検出論理部２７は、ライト
リクエストを検出すると出力を１とし、それ以外では出
力を０とする。選択信号レジスタ２５は、各サイクル毎
に、選択されるプロセッサ番号の値が格納されるレジス
タである。該レジスタ２５は、動作モードがマスタチェ
ッカモードの場合、前のサイクルの値に関係なく、その
ときのマスタプロセッサ番号を示し、マルチプロセッサ
モードの場合は、ライト指示以外では１サイクル毎にプ
ロセッサ番号が切り替わり、ライト指示では２サイクル
でプロセッサ番号が切り替わる。選択番号レジスタ２５
の上記動作を制御するのがオアゲート２８、アンドゲー
ト３１，３２、ノートゲート４７，４８である。受付切
替信号１０７は、オアゲート２９、アンドゲート３３３
により、マスタチェッカモードでは、常にそのときのマ
スタプロセッサ番号の値を示し、マルチプロセッサモー
ドでは、選択信号レジスタ２５の値を示す。ＳＣＵビジ
ー信号１０３，１０４は、アンドゲート３４，４６によ
り、マルチプロセッサモード時、各々、相反する値を示
す。レスポンスプロセッサ番号信号１０８は、マスタチ
ェッカモード時、マスタプロセッサ番号を示し、マルチ
プロセッサモードでは常にプロセッサ番号０を示す。レ
スポンスプロセッサ番号信号１０９は、オアゲート３０
により、マスタチェッカモード時、同じくマスタプロセ
ッサ番号を示すが、マルチプロセッサモードでは常にプ
ロセッサ番号１を示す。

【００１８】図５は障害報告制御部２３の内部論理構成
例である。ここで、デコーダ３７は動作モードレジスタ
２２の内容（動作モード）を判定し、マルチプロセッサ
モード（“１Ｘ”）のとき出力を１とする。マスタチェ
ッカモード時、比較器１６がマスタプロセッサとチェッ
カプロセッサの動作不一致を検出するか、及び／又は、
パリティチェッカ１５がパリティエラーを検出すると、
障害報告信号１０５，１０６が共に障害発生を示す。マ
ルチプロセッサモードでは、パリティチェッカ１５がパ
リティエラーを検出すると、障害報告信号１０５，１０
６のうち、そのサイクルで受付中のプロセッサに対応す
るものが障害発生を示す。該障害報告信号１０５，１０
６の状態を制御するのが、ノットゲート３８，３９、ア
ンドゲート４０〜４３、オアゲート４４，４５である。

【００１９】次に、図１の動作を図２乃至図５を参照し
て説明する。プロセッサ０がマスタプロセッサのマスタ
チェッカモード時（動作モード：００）は、受付切替信
号１０７は常に“０”、レスポンスプロセッサ番号１０
８と１０９も共に“０”となる（図３，図４）。この
時、主記憶リード動作は、マスタプロセッサであるプロ
セッサ０から送出されたリクエストアドレスがセレクタ
１０で選択されて、アドレスレジスタ１１に設定され、
パリティチェッカ１５でチェックされ、同時に、プロセ
ッサ番号レジスタ２１にプロセッサ番号“０”が設定さ
れる。プロセッサ番号レジスタ２１はレスポンスプロセ
ッサ番号１０８，１０９と比較器１９、２０で比較され
るが、マスタチェッカモード時はこれらの比較結果は常
に“１”なので、アンドゲート３５，３６は共に導通状
態になる。したがって、アドレスレジスタ１１のアドレ
スで主記憶装置４から読みだされたリードデータは、ア
ンドゲート３５，３６を通ってレスポンスレジスタ１
７，１８の両方に設定され、プロセッサバス１０１，１
０２経由でプロセッサ０，１の双方に送出される。一
方、チェッカプロセッサであるプロセッサ１から送出さ
れたリクエストアドレスは、比較器１６でプロセッサ０
からのアドレスと比較され、不一致なら障害報告制御部
２３に通知される。障害報告制御部２３では、マスタチ
ェッカモード時は、比較器１６とパリティチェッカ１５
の出力を、常にプロセッサ０，１の両方に送出する（図
５）。主記憶ライト動作時は、マスタプロセッサである
プロセッサ０から送出されたリクエストアドレスとライ
トデータがセレクタ１０で選択され、アドレスレジスタ
１１とライトデータレジスタ１４に設定される。ライト
動作時はレスポンスが不要なので、プロセッサ番号レジ
スタ２１の設定は不要である。主記憶装置４には、アド
レスレジスタ１１で示すアドレスに、ライトデータレジ
スタ１４のライトデータが書き込まれる。チェッカプロ
セッサであるプロセッサ１からのリクエストは、アドレ
スとデータがそれぞれ比較器１６で比較され、不一致が
検出されると障害報告制御部２３を通じてプロセッサ
０，１双方に通知される。また、パリティチェッカ１５
は、マスタプロセッサであるプロセッサ０のアドレス、
データ双方をチェックし、障害を検出すると、同様に障
害報告制御部２３を通じて双方のプロセッサに通知され
る。

【００２０】プロセッサ１がマスタプロセッサのマスタ
チェッカモード時（動作モード：０１）は、受付切替信
号１０７は常に“１”、レスポンスプロセッサ番号１０
８と１０９も共に“１”となる（図３，図４）。このと
きの動作は、セレクタ１０で選択されるアドレスやデー
タが、常にプロセッサ１からのを選択すること以外は、
上記のプロセッサ０がマスタプロセッサのマスタチェッ
カモード時と同じである。当然、プロセッサ番号レジス
タ２１にはプロセッサ番号“１”が設定されが、レスポ
ンスプロセッサ番号１０８，１０９も“１”を示すた
め、比較器１９，２０の比較結果は常に“１”となり、
主記憶リード動作では、主記憶装置４から読み出された
データはレスポンスレジスタ１７，１８の両方に設定さ
れ、プロセッサバス１０１，１０２経由で両方のプロセ
ッサに送られる。

【００２１】動作モードレジスタ２２がマルチプロセッ
サモード時（動作モード：１Ｘ）は、プロセッサ０と１
から送出されるリクエストは互いに異なるので、プロセ
ッサ切替制御部２４において、どちらのリクエストを受
け付けるか切替制御が行われる。図４の選択番号レジス
タ２５の値は、通常（ライト動作以外）、ノットゲート
４７、アンドゲート３２、オアゲート２８の経路で１サ
イクル毎に切り替り、これがアンドゲート３３、オアゲ
ート２９で受付切替信号１０７に反映され、セレクタ１
０は１サイクル毎に交互にプロセッサ０と１のリクエス
トを選択する。一方、受け付けたリクエストがライトリ
クエスト時は、アドレスと共にライトデータも受け付け
る必要があるので、プロセッサ切替制御部２４では、ラ
イト検出論理部２７によりアンドゲート３２を抑止し、
アンドゲート３１を導通させることで、選択番号レジス
タ２５の値を１サイクル延長する。また、このマルチプ
ロセッサモードでは、選択番号レジスタ２５で選択され
ていないプロセッサに対してリクエストを受け付けてい
ないことを示すために、ＳＣＵビジー信号１０３，１０
４が用いられ、ノットゲート４７、アンドゲート３４，
３５により選択番号レジスタ２５がプロセッサ０を選択
中はプロセッサ１にＳＣＵビジー信号１０４が出力さ
れ、選択番号レジスタ２５がプロセッサ１を選択中はプ
ロセッサ０にＳＣＵビジー信号１０３が出力される。す
なわち、ＳＣＵビジー信号１０３と１０４は、受付切替
信号１０７に同期して交互に出力されることになる。

【００２２】図６に、図１のマルチプロセッサモード時
の動作タイムチャートを示す。図６において、サイクル
（１）から（５）が、プロセッサ０と１のいずれからも
リクエストがなく、受付切替番号１０７すなわち選択信
号レジスタ２５に同期して、単にＳＣＵビジー信号１０
３，１０４が交互に出力される状態を示している。な
お、マルチプロセッサモードでは、レスポンスプロセッ
サ番号１０８と１０９は、１０８が“０”を、１０９が
“１”を常に出力する（図３，図４）。

【００２３】図６のサイクル（６）から（９）は、マル
チプロセッサモード時の主記憶リード動作を示したもの
である。プロセッサ０とプロセッサ１がサイクル（６）
で同時にリードリクエストを発生すると、このサイクル
では選択番号レジスタ２５がプロセッサ０を選択してい
るので、セレクタ１０はプロセッサ０のリクエストアド
レスを選択し、このアドレスがアドレスレジスタ１１に
設定される。同時に、プロセッサ番号レジスタ２１に
は、受付切替信号１０７の値であるプロセッサ番号
“０”が設定される。これらレジスタ１１，２１の内容
はサイクル（７）の頭では確定する。このようにして、
サイクル（７）では、プロセッサ番号レジスタ２１は
“０”のため、比較器１９は“１”、比較器２０は
“０”となり、アンドゲート３５は導通状態に、アンド
ゲート３６は抑止状態になる。したがって、サイクル
（７）で主記憶装置４から読みだされたリードデータ
は、アンドゲート３５を通ってレスポンスレジスタ１７
にのみ設定され、それがサイクル（８）の頭では確定
し、サイクル（８）でプロセッサ０に送出される。一
方、サイクル（６）でＳＣＵビジー信号１０４が出て待
ち状態にあったプロセッサ１のリクエストは、サイクル
（７）で選択番号レジスタ２５がプロセッサ１を選択す
ることで受け付けられ、セレクタ１０を経由してアドレ
スレジスタ１１に設定される。また、プロセッサ番号レ
ジスタ２１に“１”が設定される。サイクル（８）で
は、プロセッサ番号レジスタ２１は“１”のため、比較
器１９は“０”、比較器２０は“１”となり、アンドゲ
ート３５が抑止状態に、アンドゲート３６が導通状態に
なる。したがって、サイクル（８）で主記憶装置４から
読みだされたリードデータは、アンドゲート３６を通っ
てレスポンスレジスタ１８にのみ設定され、サイクル
（９）でプロセッサ１に送出される。

【００２４】図６のサイクル（１２）から（１６）は、
マルチプロセッサモード時の主記憶ライト動作を示した
ものである。プロセッサ０とプロセッサ１がサイクル
（１２）で同時にライトリクエストを発生すると、この
サイクルでは選択番号レジスタ２５がプロセッサ０を選
択しているので、セレクタ１０はプロセッサ０のリクエ
ストアドレスを選択し、このアドレスがアドレスレジス
タ１１に設定され、サイクル（１３）の頭では確定す
る。マスタチェッカモードと同様、主記憶書き込み時
は、レスポンスが不要なので、プロセッサ番号レジスタ
２１の設定は不要である。前に述べたように、ライトリ
クエスト時、選択番号レジスタ２５にはもう１サイクル
同じ値が保持されるため、サイクル（１３）でプロセッ
サ０のライトデータがデータレジスタ１４に設定され、
これがサイクル（１４）の頭では確定する。このように
して、主記憶装置４には、サイクル（１４）で書き込ま
れる。一方、プロセッサ１のリクエストは、サイクル
（１２），（１３）で待たされ、サイクル（１４）で受
け付けられ、セレクタ１０が該プロセッサ１のリクエス
トアドレスを選択し、この選択したアドレスレジスタ１
１が設定され、サイクル（１５）の頭では確定する。引
き続いて、サイクル（１５）で選択したライトデータが
ライトデータレジスタ１４に設定され、サイクル（１
６）の頭では確定するため、サイクル（１６）で主記憶
装置４に書き込まれる。

【００２５】マルチプロセッサモード時の障害は、比較
器１６を用いたマスタチェッカ不一致障害は常に抑止さ
れ、パリティチェッカ１５の出力のみを、受付切替信号
１０７で選択されるプロセッサに送出する（図５）。す
なわち、受付切替信号１０７が“０”の時に検出された
障害は、障害報告制御部２３内のアンドゲート４２を経
由し、障害報告信号１０５でプロセッサ０に通知され
る。また、受付切替信号１０７が“１”の時にに検出さ
れた障害は、障害報告制御部２３内アンドゲート４３を
経由し、障害報告信号１０６でプロセッサ１に通知され
る。

【００２６】図１の動作モードレジスタ２２のモード設
定は、通常のハードウェアレジスタライトと同様に行う
ことで実現できる。例えば、プロセッサからのリクエス
トの特定のアドレスを主記憶制御装置のハードウェアレ
ジスタに割り当てておき、これらにライトリクエストを
発行することで実現できる。本実施例では、図４に示し
たように、プロセッサ切替制御部２４内に動作モード切
替検出論理部１３を設け、プロセッサからモード切替リ
クエストが発行され、選択後リクエスト信号線１１１に
出力されると、これを検出して、モードデータ（一種の
ライトデータ）を取り込み、動作モード切替信号１１０
を出力し、動作モードレジスタ２２を書き替える。な
お、動作モード切替検出論理部１３は、ライト検出論理
部２７と同様に、プロセッサからのリクエストからリク
エスト種類を切り分けるデコーダで実現される。

【００２７】マスタチェッカ動作からマルチプロセッサ
動作への変更は、マスタプロセッサが動作モードレジス
タ２２を書き替えることで実現する。マスタプロセッサ
はそのまま処理を実行するが、チェッカプロセッサは動
作モードレジスタライトの次の命令より独立に動作する
ことになる。切替後、各々のプロセッサは、自分のプロ
セッサ番号を認識し、独立したプログラムを実行する。

【００２８】マルチプロセッサ動作からマスタチェッカ
動作への変更は、将来マスタプロセッサになるプロセッ
サが動作モードレジスタ２２を書き替えることで実現す
る。動作モード変更後、マスタプロセッサは、汎用レジ
スタ、浮動小数点レジスタ、プログラムカウンタ、制御
レジスタ等プロセッサ内のすべての情報を一度主記憶装
置に退避し、マスタプロセッサとチェッカプロセッサの
双方にリセットを発行し、その後主記憶装置に退避した
プロセッサ内の情報を両方のプロセッサに回復すること
で、マスタチェッカプロセッサの同期を取り２重化プロ
セッサとして動作する。

【００２９】図７は、本発明の第２の実施例の全体的構
成図で、４台のプロセッサが主記憶装置に接続される情
報処理システムにおいて、各プロセッサに論理プロセッ
サ番号とマスタモード又はチェッカモードを設定するこ
とで、同一の論理プロセッサ番号を保有しそれぞれマス
タモードとチェッカモードが設定された２重化プロセッ
サの組と、チェッカプロセッサを持たないマスタプロセ
ッサのみの単独プロセッサとによるマルチプロセッサシ
ステムを構成し、これらのプロセッサの組合せを自在に
切替え可能としたものである。

【００３０】図７において、プロセッサ０（ＩＰ０）２
００、プロセッサ１（ＩＰ１）２０１、プロセッサ２
（ＩＰ２）２０２、プロセッサ３（ＩＰ３）２０３は、
それぞれ独立のプロセッサバス２５０〜２５３で主記憶
制御装置（ＳＣＵ）２０４に接続されている。各プロセ
ッサ２００〜２０３とＳＣＵ２０４間は、この他に、各
プロセッサに個別のＳＣＵビジー信号２５４〜２５７、
及び、各プロセッサに共通の障害報告信号２６７が接続
されている。

【００３１】ＳＣＵ２０４は、受付切替信号２６４に応
じてプロセッサ０〜３を選択するセレクタ２０６、選択
されたプロセッサのリクエストアドレスが設定されるア
ドレスレジステ２０７、同プロセッサのライトデータが
設定されるライトデータレジスタ２０８、選択されたプ
ロセッサ番号（論理プロセッサ番号）が設定されるプロ
セッサ番号レジスタ２０９、主記憶装置２０５からのリ
ードデータが設定されるプロセッサ０〜３対応のレスポ
ンスレジスタ２１０〜２１３、各レスポンスレジスタ２
１０〜２１３の動作を制御するためのアンドゲート２１
４〜２１７及び比較回路２２０〜２２３、プロセッサ０
〜３の動作モードが設定される動作モードレジスタ２３
０、プロセッサ０〜３の切替え制御を司るプロセッサ切
替制御部２３１、各サイクルで選択されるプロセッサ番
号（論理プロセッサ番号）が設定される選択番号レジス
タ２３２、ライトリクエストを検出するライト検出論理
部２３３、レジスタ２３０の動作モードを切替える動作
モード切替論理部２３４、リクエストアドレス、ライト
データの一致性（ただし、マスタチェッカの組）、誤り
を検出してプロセッサ０〜３に報告する障害報告制御部
２６６、及び、アプリゲート群２４０〜２４９よりな
る。なお、２６０〜２６３はレスポンスプロセッサ番号
信号、２６４は受付切替信号、２６５は選択番号レジス
タ入力信号である。

【００３２】図７の４台のプロセッサの動作は、ＳＣＵ
２０４内の動作モードレジスタ２３０で決定される。動
作モードレジスタ２３０は、図８に示すように合計１２
ビットで構成され、プロセッサ毎に３ビットが割り当て
られ、前半の２ビットで論理プロセッサ番号を示し、後
半１ビットでマスタチェッカ識別モードを示す。ここ
で、論理プロセッサ番号とは、プロセッサに固有のプロ
セッサ番号に対し、それとは別に仮想的に割当てる番号
のことである。該論理プロセッサ番号は可変であり、本
実施例では、４台のプロセッサ０〜３の動作モードに応
じて、“００”（論理プロセッサ番号０）、“０１”
（論理プロセッサ番号１）、“１０”（論理プロセッサ
番号２）、“１１”（論理プロセッサ番号３）のいずれ
かを示す。後半１ビットは、当該プロセッサがマスタプ
ロセッサの場合は“０”、チェッカプロセッサの場合は
“１”とする。

【００３３】動作モードレジスタ２３０の内容（動作モ
ード）はプロセッサ切替制御部２３１に送られ、該プロ
セッサ切替制御部２３１により、選択番号レジスタ２３
２、受付切替信号２６４、ＳＣＵビジー信号２５４〜２
５７、レスポンスプロセッサ番号信号２６０〜２６３な
どが制御される。図９に、一例として４種類の動作モー
ドの場合について、プロセッサ切替制御部２３１の動作
図を示す。ここで、選択番号レジスタ２３２、受付切替
信号２６４、レスポンスプロセッサ２６０〜２６３が論
理プロセッサ番号で示されること以外、基本的動作は図
３と同様である。なお、プロセッサ切替制御部２３１の
内部論理図は省略する。

【００３４】図９において、１番目は、プロセッサ０か
ら３が、各々論理プロセッサ番号０から３に割り当てら
れ、それぞれ独立したマスタプロセッサで動作する４台
マルチプロセッサモードである。２番目は、プロセッサ
０は論理プロセッサ番号０のマスタプロセッサ、プロセ
ッサ１は同論理プロセッサ番号０のチェッカプロセッ
サ、プロセッサ２は論理プロセッサ番号１のマスタプロ
セッサ、プロセッサ３は論理プロセッサ番号２のマスタ
プロセッサに割り当てられ、１組のマスタチェッカ構成
と２個の単独プロセッサによる３台マルチプロセッサモ
ードである。３番目は、プロセッサ０は論理プロセッサ
番号０のマスタプロセッサ、プロセッサ１は同論理プロ
セッサ番号０のチェッカプロセッサ、プロセッサ２は論
理プロセッサ番号１のマスタプロセッサ、プロセッサ３
は同論理プロセッサ番号１のチェッカプロセッサに割り
当てられ、２組のマスタチェッカ構成による２台マルチ
プロセッサモードである。４番目は、２番目のケースに
おいて、論理プロセッサ番号０のマスタチェッカ構成の
１組のプロセッサ０と１について、マスタプロセッサと
してのプロセッサ０に障害が発生して、プロセッサ１を
マスタプロセッサ、プロセッサ０をチェッカプロセッサ
に切り替えた場合である。以下、これらの動作モードを
例に図７の動作を説明する。なお、動作モードレジスタ
２３０では、これ以外にも多様な動作モードが実現でき
るが、これらのモードから容易に類推できるので、ここ
での説明は割愛する。

【００３５】１番目の４台マルチプロセッサモード時
は、選択番号レジスタ２３２は、論理プロセッサ番号０
から１、２、３を１サイクルごとに順に選択する。選択
されたプロセッサ以外はＳＣＵビジー信号が“１”とな
り、これらからのリクエストは抑止される。例えば、論
理プロセッサ番号０を選択時には、プロセッサ１から３
のＳＣＵビジー信号２５５〜２５７が“１”となり、プ
ロセッサ０のリクエストのみが受け付けられる。そし
て、プロセッサ０がリードリクエスト発行時には、プロ
セッサ０からのリクエストアドレスが、セレクタ２０６
を通じてアドレスレジスタ２０７に設定され、同時にプ
ロセッサ番号レジスタ２０９に、論理プロセッサ番号０
が設定される。プロセッサ番号レジスタ２０９はレスポ
ンスプロセッサ番号信号２６０〜２６３と比較器２２０
〜２２３で比較され、比較器２２０のみが一致信号を出
力するためアンドゲート２１４が導通状態に、他のアン
ドゲート２１５〜２１７は非導通状態になる。この結
果、アドレスレジスタ２０７のアドレスで主記憶装置２
０５から読みだされたリードデータは、アンドゲート２
１４を通ってレスポンスレジスタ２１０に設定され、プ
ロセッサ０に送出される。プロセッサ０がライトリクエ
スト発行時には、プロセッサ０から送出されたリクエス
トアドレスとライトデータがセレクタ２０６で選択さ
れ、アドレスレジスタ２０７とライトデータレジスタ２
０８に設定される。ライト動作時はレスポンスが不要な
ので、プロセッサ番号レジスタ２０９の設定は不要であ
る。また、ライト動作時には、図３および図４で説明し
たと同様の論理で、リクエストアドレスサイクルにおい
て、ライト検出論理部２３３でライト動作であることを
認識し、次のサイクルでも受付論理プロセッサ番号をア
ドレスサイクルと同一のプロセッサを選択することで、
リクエストデータを取り込む。主記憶装置２０５には、
アドレスレジスタ２０７で示すアドレスに、ライトデー
タレジスタ２０８のライトデータが書き込まれる。選択
番号レジスタ２３２が論理プロセッサ番号１、２、３を
選択時も、上記と同様に選択されたプロセッサのリクエ
ストのみを受付て動作できる。

【００３６】２番目の３台マルチプロセッサモード時
は、選択番号レジスタ２３２は、論理プロセッサ番号０
から１、２を順に選択する。この場合、マスタチェッカ
構成のプロセッサは、マスタとチェッカの２台が同一の
論理プロセッサ番号を持つので、同一の動作をする。本
例では、論理プロセッサ番号０を選択時には、プロセッ
サ０と１のＳＣＵビジー信号２５４と２５５が“０”、
プロセッサ２と３のＳＣＵビジー信号２５６が２５７は
“１”となり、プロセッサ０と１のリクエストのみが受
け付けられる。すべてのマスタプロセッサからのリード
リクエストとライトリクエストは１番目の４台マルチプ
ロセッサ時と同様に、選択番号レジスタ２３２で選択さ
れたプロセッサのリクエストを受け付けて動作する。チ
ェッカプロセッサは、対応する同じ論了プロセッサ番号
のマスタプロセッサと同時動作をするため、通常のリー
ドリクエスト又はライトリクエストの発行はマスタプロ
セッサと同一である（ここでは、プロセッサ０と１）。
ただし、チェッカプロセッサからのリクエストは、セレ
クタ２０６では選択されず、障害報告制御部２６６で、
対応するマスタプロセッサのリクエストと比較され、不
一致の際には障害報告信号２６７で、各プロセッサ２０
０〜２０３に通知される。チェッカプロセッサへのレス
ポンスデータの送出は、同期するマスタプロセッサのレ
スポンスデータと同時に送出する。すなわち、本例で
は、レスポンスプロセッサ番号２６０と２６１は双方と
も“０”なので、比較器２２０、２２１は共に成立し、
同一の内容が双方のプロセッサに送出される。

【００３７】３番目の２台マルチプロセッサモード時
は、２番目の３台マルチプロセッサ時とほぼ同様に動作
する。ただし、選択番号レジスタ２３２は、論理プロセ
ッサ番号０と１を交互に選択する。例えば、論理プロセ
ッサ番号０を選択時には、プロセッサ０と１のＳＣＵビ
ジー信号２５４と２５５が“０”、プロセッサ２と３の
ＳＣＵビジー信号２５６とー２５７が“１”となり、プ
ロセッサ０と１のリクエストのみが受け付けられ、プロ
セッサ０がマスタプロセッサ、プロセッサ１がチェッカ
プロセッサとして動作する。同様に、論理プロセッサ番
号１を選択時には、プロセッサ２と３のＳＣＵビジー信
号２５６と２５７が“０”、プロセッサ０と１のＳＣＵ
ビジー信号２５４と２５５が“１”となり、プロセッサ
２と３のリクエストのみが受け付けられる。障害報告
は、障害報告制御部２６６で、同一論理プロセッサ番号
に対応するマスタプロセッサとチェックプロセッサのリ
クエストとが比較され、不一致の際に障害報告信号２６
７で各プロセッサに通知される。

【００３８】４番目の３台マルチプロセッサモード時の
動作は、２番目のケースで、プロセッサ１をマスタプロ
セッサに、プロセッサ０をチェッカプロセッサと置き替
えれば、該２番目とまったく同様である。

【００３９】図７において、動作モードレジスタ２３０
へのモード設定は、動作モード切替論理部２３４によ
り、第１の実施例における図４の動作モード切替論理部
１３と同様に、通常のハードウェアレジスタライトと同
様に行うことで実現できる。すなわち、プロセッサから
のリクエストの特定のアドレスは主記憶制御装置のハー
ドウェアレジスタ（動作モードレジスタ２３０）に割り
当られ、ここにライトリクエストを発行すると、動作モ
ード切替検出論理２３４がライトリクエストを検出し、
動作モードレジスタ２３０を書き替える。

【００４０】動作モード１番目から２番目への切替は、
将来マスタチェッカ構成のマスタプロセッサになるプロ
セッサ０が動作モードレジスタ２３０を新しい動作モー
ドに書き替える。動作モード変更後、プロセッサ０は、
汎用レジスタ、浮動小数点レジスタ、プログラムカウン
タ、制御レジスタ等プロセッサ内のすべての情報を一度
主記憶装置に退避し、プロセッサ０と１の双方にリセッ
トを発行し、その後主記憶装置に退避したプロセッサ内
の情報を両方のプロセッサに回復することで、マスタチ
ェッカプロセッサの同期を取り２重化プロセッサとして
動作する。プロセッサ２及び３は、論理プロセッサ番号
が変化するだけで、モード変更前と同様に動作する。

【００４１】動作モード２番目から３番目への切替も同
様に、プロセッサ２が動作モードレジスタ２３０を書き
替え、動作モード変更後、プロセッサ２は、汎用レジス
タ、浮動小数点レジスタ、プログラムカウンタ、制御レ
ジスタ等プロセッサ内のすべての情報を一度主記憶装置
に退避し、プロセッサ２と３の双方にリセットを発行
し、その後主記憶装置に退避したプロセッサ内の情報を
両方のプロセッサに回復することで、マスタチェッカプ
ロセッサの同期を取り２重化プロセッサとして動作す
る。

【００４２】動作モード３番目から２番目への切替、及
びは動作モード２番目から１番目への切替は、いずれか
のマスタプロセッサが動作モードレジスタ２３０を書き
替えることで実現できる。動作モード変更後、チェッカ
プロセッサからマスタプロセッサに変化したプロセッサ
は、動作モード変更の次の命令から独立に動作すること
になる。切替後、各々のプロセッサは、自分のプロセッ
サ番号を認識し、独立したプログラムを実行する。

【００４３】図１０は、障害報告制御部２６６の内部論
理構成例を示したものである。これは、比較器２７０〜
２７５および比較器２７６〜２８１において、各プロセ
ッサからのリクエスト信号と論理プロセッサ番号をすべ
ての組合せで比較し、ノットゲート２９０〜２９５、ア
ンドゲート３００〜３０５、オアゲートを通じて、論理
プロセッサ番号が一致する組合せでリクエスト信号が一
致しないものが有る場合に、障害報告信号２６７を出力
する構成である。

【００４４】次に、図１１及び図１２により、プロセッ
サの保守・診断を行うサービスプロセッサを使用して、
システム立上げなどのリセット時、各プロセッサの初期
テストを実施して動作可能／不能プロセッサの有無をチ
ェックし、診断パス経由で動作モードレジスタへ動作モ
ードを自動設定する実施例を説明する。

【００４５】図１１は本実施例の全体構成図で、ここで
は、図１のプロセッサ０（ＩＰＯ）１とプロセッサ１
（ＩＰＯ）２が主記憶制御装置（ＳＣＵ）３に接続され
たシステム構成に適用した場合を示す。図１１におい
て、ＳＣＵ３の内部構成は図１と同様であり、動作モー
ドレジスタ２２を内蔵している。サービスプロセッサ
（ＳＶＰ）５はプロセッサ１、２、主記憶制御装置３、
主記憶装置４の保守・診断を行うプロセッサであり、各
装置とは独立の保守・診断パスで接続されている。な
お、便宜上、図１１では、サービスプロセッサ５と主記
憶装置４の間のパスは省略してある。

【００４６】図１１の構成による動作モード設定の処理
フロー図を図１２に示す。リセット時、主記憶制御装置
３はマルチプロセッサモードで動作する。プロセッサ０
及び１は、サービスプロセッサ５の制御下で各々独立に
自己テスト（初期テスト）を実施する（ステップ１００
１）。そして、自己テストで不具合が発見されるか判定
し（ステップ１００２）、発見された場合は、以降の動
作をやめ、無限ループで停止するが（ステップ１００
３）、自己テストを無事通過した場合は、自己テストＯ
Ｋフラグを点灯する（ステップ１００４）。サービスプ
ロセッサ５は、他のプロセッサの自己テストＯＫフラグ
が点灯するのを待ち（ステップ１００５、１００６）、
２台とも自己テストＯＫフラグが点灯したら（ステップ
１００５でＹＥＳ）、あらかじめ指示された構成情報を
読み取り（ステップ１００７）、これに従って（ステッ
プ１００８）、診断パスを用いてＳＣＵ３の動作モード
レジスタ２２へ動作モードを設定し（ステップ１０１
０、１０１２）、通常処理へ移行せしめる。一方、一定
時間経っても、他のプロセッサの自己テストＯＫフラグ
が点灯しない場合は（ステップ１００６でＹＥＳ）、他
のプロセッサは動作しないものと判断し（ステップ１０
０９）、サービスプロセッサ５は動作可能なプロセッサ
がマスタプロセッサになるマスタチェッカモードを設定
し（ステップ１０１０、１０１１）、通常処理へ移行せ
しめる。

【００４７】なお、プロセッサ０と１のいずれか一方が
存在しない時は、存在しないプロセッサの自己テストＯ
Ｋフラグは点灯しないので、自己テストで不具合が発生
した時と同様に、動作しているプロセッサをマスタプロ
セッサに設定し、処理を続行すればよい。また、構成情
報は、あらかじめハードウェアの構成部品として用意す
るか、ソフトウエアにより、例えばオペレータコンソー
ルからコマンドとして与えることも可能である。

【００４８】さらに、図１１ではサービスプロセッサを
使用するとしたが、リセット時、プロセッサ０及び１が
各々独立に図１２の処理フローを実行し、前に説明した
レジスタライトリクエストにより動作モードレジスタ２
２の動作モードを設定してもよい。この場合、自己テス
トＯＫフラグは主記憶装置４の特定領域に格納し、それ
をプロセッサ０と１が見ることで、他プロセッサの自己
テストＯＫフラグがオンかどうか判定すればよい。ま
た、両方のプロセッサが正常の場合、各プロセッサが動
作モードを設定することになるが、同一内容のため支障
はない。

【００４９】

【発明の効果】請求項１および３の発明によれば、２台
のプロセッサを有する情報処理装置において、システム
の状況（システムの立上げ時や障害発生時などの状況）
に応じて識別モードの設定を変更することにより、２重
化プロセッサシステムとマルチプロセッサシステムを自
在に選択することが可能である。

【００５０】請求項２および４の発明によれば、３台以
上のプロセッサを有する情報処理装置において、各プロ
セッサに論理プロセッサ番号とマスタモード又はチエッ
カモードの識別モードを設け、これらを自在に変更する
ことにより、システムの状況に応じて、２重化プロセッ
サ、マルチプロセッサ、もしくはこれらを組み合せた任
意のシステムを選択することが可能であり、性能、信頼
性の最適なシステムを自在に構築することができる。

【００５１】請求項５の発明によれば、通常のハードウ
ェアレジスタライトと同様にして、任意のプロセッサか
ら識別モード及び／又は論理プロセッサ番号を簡単に切
替え制御することが可能になる。

【００５２】請求項６の発明によれば、システムの立上
げ時、各プロセッサの動作可能／不能に応じて、自動的
に性能と信頼性の適切な組合せのシステムを構築するこ
とが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図である。

【図２】図１の動作モードレジスタの内容を示す説明図
である。

【図３】図１のプロセッサ切替制御部の動作説明図であ
る。

【図４】図１のプロセッサ切替制御部の内部論理図であ
る。

【図５】図１の障害報告制御部の内部論理図である。

【図６】図１のマルチプロセッサモード時の動作を説明
するタイムチャートである。

【図７】本発明の第２の実施例を示す構成図である。

【図８】図７の動作モードレジスタの内容を示す説明図
である。

【図９】図７のプロセッサ切替制御部の動作説明図であ
る。

【図１０】図７の障害報告制御部の内部論理図である。

【図１１】本発明の第３の実施例を示す構成図である。

【図１２】図１１における動作モード設定の処理フロー
図である。

【符号の説明】

１、２プロセッサ３主記憶制御装置（ＳＣＵ）４主記憶装置５サービスプロセッサ１３動作モード切替論理部２２動作モードレジスタ２３障害報告制御部２４プロセッサ切替制御部１０７受付切替信号１１０動作モード切替信号２００〜２０３プロセッサ２０４主記憶制御装置２０５主記憶装置２３０動作モードレジスタ２３１プロセッサ切替制御部２３４動作モード切替論理部２６６障害報告制御部

Claims

【特許請求の範囲】

【請求項１】主記憶装置と、該主記憶装置に接続され
る２台のプロセッサを有する情報処理装置におけるプロ
セッサ構成方法であって、マルチプロセッサモードまた
はマスタチェッカモードの識別モードを設け、マルチプ
ロセッサモード時は２台のプロセッサが各々独立したプ
ログラムを実行するマルチプロセッサシステムを構成
し、マスタチェッカモード時は２台のプロセッサが１台
はマスタプロセッサ他の１台はチェッカプロセッサとし
て同一のプログラムを実行する２重化プロセッサシステ
ムを構成することを特徴とするプロセッサ構成方法。
【請求項２】主記憶装置と、該主記憶装置に接続され
る３台以上のプロセッサを有する情報処理装置における
プロセッサ構成方法であって、各プロセッサ対応に論理
プロセッサ番号とマスタモード又はチェッカモードの識
別モードとを設け、マスタモードの設定されたマスタプ
ロセッサには各々独立の論理プロセッサ番号を付与し、
チェッカモードの設定されたチェッカプロセッサには任
意のマスタプロセッサと同一の論理プロセッサ番号を付
与し、同一の論理プロセッサ番号を持つマスタプロセッ
サとチェッカプロセッサを１組の２重化プロセッサと
し、同一の論理プロセッサ番号を持つチェッカプロセッ
サの存在しないマスタプロセッサを単独プロセッサと
し、任意組の２重化プロセッサと、任意個の単独プロセ
ッサの組合せによるマルチプロセッサシステムを構成す
ることを特徴とするプロセッサ構成方法。
【請求項３】主記憶装置と、該主記憶装置に主記憶制
御装置を介して接続される２台のプロセッサを有する情
報処理装置において、前記主記憶制御装置に、マルチプ
ロセッサモードまたはマスタチェッカモードの識別モー
ドを設定した手段と、前記識別モードにもとづき、マル
チプロセッサモード時は２台のプロセッサが各々独立し
たプログラムを実行するマルチプロセッサシステムに、
マスタチェッカモード時は２台のプロセッサが１台はマ
スタプロセッサ他の１台はチェッカプロセッサとして同
一のプログラムを実行する２重化プロセッサシステムに
切り替える手段とを設けたことを特徴とする情報処理装
置。
【請求項４】主記憶装置と、該主記憶装置に主記憶制
御装置を介して接続される３台以上のプロセッサを有す
る情報処理装置において、前記主記憶制御装置に、各プ
ロセッサ対応に論理プロセッサ番号とマスタモード又は
チェッカモードの識別モードとからなり、マスタモード
のマスタプロセッサは各々独立の論理プロセッサ番号を
保有し、チェッカモードのチェッカプロセッサは任意の
マスタプロセッサと同一の論理プロセッサ番号を保有す
る手段と、前記論理プロセッサ番号と識別モードとにも
とづき、同一の論理プロセッサ番号を持つマスタプロセ
ッサとチェッカプロセッサを１組の２重化プロセッサと
し、同一の論理プロセッサ番号を持つチェッカプロセッ
サの存在しないマスタプロセッサを単独プロセッサと
し、任意組の２重化プロセッサと、任意個の単独プロセ
ッサの組合せによるマルチプロセッサシステムを構成す
る手段とを設けたことを特徴とする情報処理装置。
【請求項５】請求項３あるいは４記載の情報処理装置
において、前記主記憶制御装置に、プロセッサからのモ
ード切替ライトリクエストを検出し、識別モードあるい
は論理プロセッサ番号と識別モードを書き替える手段を
有することを特徴とする情報処理装置。
【請求項６】請求項３あるいは４記載の情報処理装置
において、プロセッサの保守・診断を行うサービスプロ
セッサを設け、前記サービスプロセッサによりプロセッ
サの初期テストを実施して動作可能／不能プロセッサの
有無を検出し、あらかじめ指示された構成情報に従い、
診断パスを利用して識別モードあるいは論理プロセッサ
番号と識別モードを設定することを特徴とする情報処理
装置。