JP2000066959A - 共有メモリ型情報処理システム - Google Patents
共有メモリ型情報処理システムInfo
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Abstract
(57)【要約】
【課題】 少ないハート゛ウェア量に関わらず、主記憶の故障
で停止しないマルチフ゜ロセッサ(複数のCPU)で構成される共有メモ
リ型情報処理システムを提供する。 【解決手段】 CPUa100、CPUb101、CPUc102、CPUd103は、フ゜
ロク゛ラムの実行に必要なテ゛ータをMMUaa120、MMUab121、MMUb13
1、MMUc132、MMUd133から読み出し演算処理等を実行する。
診断フ゜ロセッサ170はシステムの立ち上げ時の制御や故障時の障
害処理を行う装置である。ネットワーク増設機構160は、選択回
路部162、分配回路部163、エラー報告部161から構成され、ネット
ワーク装置150の主記憶接続ホ゜ート1つに2つの記憶装置を接続
するアタ゛フ゜タである。入出力装置140は、CPUa100、CPUb101、C
PUc102、CPUd103の指示に従い、外部装置とのテ゛ータの入出
力の制御を行う。ネットワーク装置150は、CPUa100、CPUb101、CPU
c102、CPUd103、MMUaa120、MMUab121、MMUb131、MMUc132、MMU
d133、ネットワーク増設機構160、入出力装置140および診断フ゜ロセ
ッサ170間を接続するネットワーク装置である。
で停止しないマルチフ゜ロセッサ(複数のCPU)で構成される共有メモ
リ型情報処理システムを提供する。 【解決手段】 CPUa100、CPUb101、CPUc102、CPUd103は、フ゜
ロク゛ラムの実行に必要なテ゛ータをMMUaa120、MMUab121、MMUb13
1、MMUc132、MMUd133から読み出し演算処理等を実行する。
診断フ゜ロセッサ170はシステムの立ち上げ時の制御や故障時の障
害処理を行う装置である。ネットワーク増設機構160は、選択回
路部162、分配回路部163、エラー報告部161から構成され、ネット
ワーク装置150の主記憶接続ホ゜ート1つに2つの記憶装置を接続
するアタ゛フ゜タである。入出力装置140は、CPUa100、CPUb101、C
PUc102、CPUd103の指示に従い、外部装置とのテ゛ータの入出
力の制御を行う。ネットワーク装置150は、CPUa100、CPUb101、CPU
c102、CPUd103、MMUaa120、MMUab121、MMUb131、MMUc132、MMU
d133、ネットワーク増設機構160、入出力装置140および診断フ゜ロセ
ッサ170間を接続するネットワーク装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、膨大なデータを高
速に演算処理する共有メモリ型情報処理システムに係わ
るものである。
速に演算処理する共有メモリ型情報処理システムに係わ
るものである。
【０００２】
【従来の技術】近年、計算科学の発展に伴い情報処理シ
ステムの高速化の要求は大きくなり、膨大なデータを高
速に演算処理する情報処理システムが求められている。
このため、情報処理システムはＣＰＵ（中央処理装置）
の処理速度が高速化され、かつ複数のＣＰＵにより構成
される高並列化が進み、共有メモリ型の大規模な情報処
理システムへと進化している。
ステムの高速化の要求は大きくなり、膨大なデータを高
速に演算処理する情報処理システムが求められている。
このため、情報処理システムはＣＰＵ（中央処理装置）
の処理速度が高速化され、かつ複数のＣＰＵにより構成
される高並列化が進み、共有メモリ型の大規模な情報処
理システムへと進化している。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
共有メモリ型の情報処理システムは、メモリ部分で障害
が発生するとシステムダウンとなり、実行中の全てのユ
ーザジョブがアボートされるため、途中まで実行した計
算結果が全て無駄となり、システムダウンにおいて多く
の時間的損失を伴う問題がある。
共有メモリ型の情報処理システムは、メモリ部分で障害
が発生するとシステムダウンとなり、実行中の全てのユ
ーザジョブがアボートされるため、途中まで実行した計
算結果が全て無駄となり、システムダウンにおいて多く
の時間的損失を伴う問題がある。
【０００４】また、従来の共有メモリ型の情報処理シス
テムは、システムダウンによってファイルシステムが破
壊される。このため、従来の共有メモリ型の情報処理シ
ステムは、最悪の場合システムが立ち上がらなくなり、
長時間マシンがダウンするなど、システムダウンにおけ
る影響範囲が膨大となる欠点がある。
テムは、システムダウンによってファイルシステムが破
壊される。このため、従来の共有メモリ型の情報処理シ
ステムは、最悪の場合システムが立ち上がらなくなり、
長時間マシンがダウンするなど、システムダウンにおけ
る影響範囲が膨大となる欠点がある。
【０００５】本発明はこのような背景の下になされたも
ので、少ないハードウェア量に関わらず、主記憶の故障
で停止しない複数のＣＰＵ（マルチプロセッサ）で構成
される共有メモリ型情報処理システムを提供する事にあ
る。
ので、少ないハードウェア量に関わらず、主記憶の故障
で停止しない複数のＣＰＵ（マルチプロセッサ）で構成
される共有メモリ型情報処理システムを提供する事にあ
る。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
共有メモリ型情報処理システムにおいて、プログラムに
従いデータの演算処理を行うＣＰＵと、第１の記憶手段
と、前記第１の記憶手段と同一のアドレス領域を有する
第２の記憶手段とを具備し、前記第１の記憶手段が故障
した場合、ＣＰＵが前記第２の記憶手段に記憶されてい
るプログラムおよびデータを利用して演算処理を行い、
また前記第２の記憶手段が故障した場合、ＣＰＵが前記
第１の記憶手段に記憶されているプログラムおよびデー
タを利用して演算処理を行うことを特徴とする。
共有メモリ型情報処理システムにおいて、プログラムに
従いデータの演算処理を行うＣＰＵと、第１の記憶手段
と、前記第１の記憶手段と同一のアドレス領域を有する
第２の記憶手段とを具備し、前記第１の記憶手段が故障
した場合、ＣＰＵが前記第２の記憶手段に記憶されてい
るプログラムおよびデータを利用して演算処理を行い、
また前記第２の記憶手段が故障した場合、ＣＰＵが前記
第１の記憶手段に記憶されているプログラムおよびデー
タを利用して演算処理を行うことを特徴とする。
【０００７】請求項２記載の発明は、請求項１記載の共
有メモリ型情報処理システムにおいて、前記第１の記憶
手段または前記第２の記憶手段の故障を検出し、前記第
１の記憶手段および前記第２の記憶手段における故障し
た方と正常な方とのデータの入出力を切り換える故障検
出手段を有することを特徴とする。
有メモリ型情報処理システムにおいて、前記第１の記憶
手段または前記第２の記憶手段の故障を検出し、前記第
１の記憶手段および前記第２の記憶手段における故障し
た方と正常な方とのデータの入出力を切り換える故障検
出手段を有することを特徴とする。
【０００８】請求項３記載の発明は、請求項１または請
求項２記載の共有メモリ型情報処理システムにおいて、
前記ＣＰＵが複数あり、この複数のＣＰＵと前記前記第
１の記憶手段および前記第２の記憶手段とのデータのや
り取りを制御する制御手段を有することを特徴とする。
求項２記載の共有メモリ型情報処理システムにおいて、
前記ＣＰＵが複数あり、この複数のＣＰＵと前記前記第
１の記憶手段および前記第２の記憶手段とのデータのや
り取りを制御する制御手段を有することを特徴とする。
【０００９】本発明の複数のＣＰＵで構成された情報処
理システムは、図２に示す様にオペレーティングシステ
ム（以下ＯＳと称す）が使用可能な主記憶の領域を自ら
制限し、ＯＳ使用可能な主記憶領域は二重化などによっ
て冗長性を持たせる。このことによりＯＳがアクセスす
る主記憶装置の故障が発生してもシステムダウンを防ぐ
ようにする。
理システムは、図２に示す様にオペレーティングシステ
ム（以下ＯＳと称す）が使用可能な主記憶の領域を自ら
制限し、ＯＳ使用可能な主記憶領域は二重化などによっ
て冗長性を持たせる。このことによりＯＳがアクセスす
る主記憶装置の故障が発生してもシステムダウンを防ぐ
ようにする。
【００１０】一方、ユーザジョブの割り付けは、ＯＳに
よって全ての主記憶領域に行われれ、ユーザジョブの格
納された領域の主記憶装置が故障した場合は、故障領域
にアクセス中のジョブはアボートし、修理が完了するま
で故障した主記憶領域は使用しない。このようにするこ
とで、少ないハードウェア量に関わらず、主記憶の故障
で停止しないマルチプロセッサの情報処理システムを実
現する。
よって全ての主記憶領域に行われれ、ユーザジョブの格
納された領域の主記憶装置が故障した場合は、故障領域
にアクセス中のジョブはアボートし、修理が完了するま
で故障した主記憶領域は使用しない。このようにするこ
とで、少ないハードウェア量に関わらず、主記憶の故障
で停止しないマルチプロセッサの情報処理システムを実
現する。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる共有メモリ型情報処理システムの構成を示すブロッ
ク図である。この図において、１００はＣＰＵａ（中央
処理装置）であり、１０１はＣＰＵｂ（中央処理装置）
であり、１０２はＣＰＵｃ（中央処理装置）であり、１
０３はＣＰＵｄ（中央処理装置）であり、主記憶装置
（ＭＭＵａａ）１２０、主記憶装置（ＭＭＵａｂ）１２
１、主記憶装置（ＭＭＵｂ）１３１、主記憶装置（ＭＭ
Ｕｃ）１３２および主記憶装置（ＭＭＵｄ）１３３に格
納されているプログラムを呼出す。
施形態について説明する。図１は本発明の一実施形態に
よる共有メモリ型情報処理システムの構成を示すブロッ
ク図である。この図において、１００はＣＰＵａ（中央
処理装置）であり、１０１はＣＰＵｂ（中央処理装置）
であり、１０２はＣＰＵｃ（中央処理装置）であり、１
０３はＣＰＵｄ（中央処理装置）であり、主記憶装置
（ＭＭＵａａ）１２０、主記憶装置（ＭＭＵａｂ）１２
１、主記憶装置（ＭＭＵｂ）１３１、主記憶装置（ＭＭ
Ｕｃ）１３２および主記憶装置（ＭＭＵｄ）１３３に格
納されているプログラムを呼出す。
【００１２】また、ＣＰＵａ１００、ＣＰＵｂ１０１、
ＣＰＵｃ１０２およびＣＰＵｄ１０３は、前記プログラ
ムの実行に必要なデータをＭＭＵａａ１２０、ＭＭＵａ
ｂ１２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２およびＭＭ
Ｕｄ１３３から読み出して演算処理等を実行する。
ＣＰＵｃ１０２およびＣＰＵｄ１０３は、前記プログラ
ムの実行に必要なデータをＭＭＵａａ１２０、ＭＭＵａ
ｂ１２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２およびＭＭ
Ｕｄ１３３から読み出して演算処理等を実行する。
【００１３】ＭＭＵａａ１２０、ＭＭＵａｂ１２１、Ｍ
ＭＵｂ１３１、ＭＭＵｃ１３２およびＭＭＵｄ１３３
は、中央処理装置であるＣＰＵａ１００、ＣＰＵｂ１０
１、ＣＰＵｃ１０２およびＣＰＵｄ１０３において実行
されるプログラムやデータなどが格納されている。ま
た、ＭＭＵａａ１２０、ＭＭＵａｂ１２１、ＭＭＵｂ１
３１、ＭＭＵｃ１３２，ＭＭＵｄ１３３のそれぞれの容
量は、例えば４ＧＢととする。
ＭＵｂ１３１、ＭＭＵｃ１３２およびＭＭＵｄ１３３
は、中央処理装置であるＣＰＵａ１００、ＣＰＵｂ１０
１、ＣＰＵｃ１０２およびＣＰＵｄ１０３において実行
されるプログラムやデータなどが格納されている。ま
た、ＭＭＵａａ１２０、ＭＭＵａｂ１２１、ＭＭＵｂ１
３１、ＭＭＵｃ１３２，ＭＭＵｄ１３３のそれぞれの容
量は、例えば４ＧＢととする。
【００１４】さらに、図２の様に０番地〜４ＧＢ−１番
地までのアドレス空間は、ＭＭＵａａ１２０とＭＭＵａ
ｂ１２１とが共有するものとし、４ＧＢ番地〜８ＧＢ−
１番地、８ＧＢ番地〜１２ＧＢ−１番地、１２ＧＢ番地
〜１６ＧＢ−１番地のアドレス空間をそれぞれＭＭＵｂ
１３１、ＭＭＵｃ１３２，ＭＭＵｄ１３３おのおのがと
るものとする。
地までのアドレス空間は、ＭＭＵａａ１２０とＭＭＵａ
ｂ１２１とが共有するものとし、４ＧＢ番地〜８ＧＢ−
１番地、８ＧＢ番地〜１２ＧＢ−１番地、１２ＧＢ番地
〜１６ＧＢ−１番地のアドレス空間をそれぞれＭＭＵｂ
１３１、ＭＭＵｃ１３２，ＭＭＵｄ１３３おのおのがと
るものとする。
【００１５】また、図３に示すように、ＭＭＵａａ１２
０は、メモリ部１２６と故障検出部１２７から構成され
ている。メモリ部１２６は、信号線１２００から送られ
てくるリクエスト信号とアドレス情報とに従い、書き込
み時に送付される書き込みデータを指定されたアドレス
に格納する。さらに、メモリ部１２６は、信号線１２０
０から送られてくるリクエスト信号とアドレス情報とに
従い、読み出し時に指定されたアドレスからデータを信
号線１２０１に出力する。
０は、メモリ部１２６と故障検出部１２７から構成され
ている。メモリ部１２６は、信号線１２００から送られ
てくるリクエスト信号とアドレス情報とに従い、書き込
み時に送付される書き込みデータを指定されたアドレス
に格納する。さらに、メモリ部１２６は、信号線１２０
０から送られてくるリクエスト信号とアドレス情報とに
従い、読み出し時に指定されたアドレスからデータを信
号線１２０１に出力する。
【００１６】また、ＭＭＵａｂ１２１は、メモリ部１２
８と故障検出部１２９から構成されている。メモリ部１
２８は、信号線１２１０から送られてくるリクエスト信
号とアドレス情報とに従い、書き込み時に送付される書
き込みデータを指定されたアドレスに格納する。さら
に、メモリ部１２８は、信号線１２１０から送られてく
るリクエスト信号とアドレス情報とに従い、読み出し時
に指定されたアドレスからデータを信号線１２１１に出
力する。
８と故障検出部１２９から構成されている。メモリ部１
２８は、信号線１２１０から送られてくるリクエスト信
号とアドレス情報とに従い、書き込み時に送付される書
き込みデータを指定されたアドレスに格納する。さら
に、メモリ部１２８は、信号線１２１０から送られてく
るリクエスト信号とアドレス情報とに従い、読み出し時
に指定されたアドレスからデータを信号線１２１１に出
力する。
【００１７】ここで、他のＭＭＵｂ１３１、ＭＭＵｃ１
３２およびＭＭＵｄ１３３も、ＭＭＵａａ１２０および
ＭＭＵａｂ１２１と同一にメモリ部と故障検出部とから
構成されている。
３２およびＭＭＵｄ１３３も、ＭＭＵａａ１２０および
ＭＭＵａｂ１２１と同一にメモリ部と故障検出部とから
構成されている。
【００１８】また、故障検出部１２７は、ＭＭＵａａ１
２０が動作中の故障を検出し、故障が発生した場合に、
診断用信号線１７２０を通して診断プロセッサ（ＤＧ
Ｐ）１７０に故障の発生を報告する。診断プロセッサ１
７０は、システムの立ち上げ時の制御や故障時の障害処
理を行う装置である。さらに、故障検出回路１２７は、
診断プロセッサ１７０からの指示に従ってＭＭＵａａ１
２０内の初期化や故障診断等を行う機能を持っている。
２０が動作中の故障を検出し、故障が発生した場合に、
診断用信号線１７２０を通して診断プロセッサ（ＤＧ
Ｐ）１７０に故障の発生を報告する。診断プロセッサ１
７０は、システムの立ち上げ時の制御や故障時の障害処
理を行う装置である。さらに、故障検出回路１２７は、
診断プロセッサ１７０からの指示に従ってＭＭＵａａ１
２０内の初期化や故障診断等を行う機能を持っている。
【００１９】ここで、診断プロセッサ１７０は、診断用
信号線１７００、１７２０および１７２１により、ＭＭ
Ｕａａ１２０およびＭＭＵａｂ１２１から送られてくる
故障の発生を示す信号により、ＭＭＵａａ１２０および
ＭＭＵａｂ１２１の故障を検知する。また、診断プロセ
ッサ１７０は、診断用信号線１７００により、ＭＭＵｂ
１３１、ＭＭＵｃ１３２およびＭＭＵｄ１３３の故障発
生を検出する。
信号線１７００、１７２０および１７２１により、ＭＭ
Ｕａａ１２０およびＭＭＵａｂ１２１から送られてくる
故障の発生を示す信号により、ＭＭＵａａ１２０および
ＭＭＵａｂ１２１の故障を検知する。また、診断プロセ
ッサ１７０は、診断用信号線１７００により、ＭＭＵｂ
１３１、ＭＭＵｃ１３２およびＭＭＵｄ１３３の故障発
生を検出する。
【００２０】ネットワーク増設機構（ＮＷＡ）１６０
は、選択回路部１６２、分配回路部１６３およびエラー
報告部１６１から構成されており、ネットワーク装置１
５０の主記憶接続ポート１つに２つの主記憶装置を接続
可能にするためのアダプタである。分配回路部１６３
は、信号線１００４を介してネットワーク装置１５０か
ら送付されるリクエスト信号やアドレスデータおよび書
き込みデータ等をＭＭＵａａ１２０とＭＭＵａｂ１２１
に分配する。
は、選択回路部１６２、分配回路部１６３およびエラー
報告部１６１から構成されており、ネットワーク装置１
５０の主記憶接続ポート１つに２つの主記憶装置を接続
可能にするためのアダプタである。分配回路部１６３
は、信号線１００４を介してネットワーク装置１５０か
ら送付されるリクエスト信号やアドレスデータおよび書
き込みデータ等をＭＭＵａａ１２０とＭＭＵａｂ１２１
に分配する。
【００２１】選択回路部１６２は、ＭＭＵａａ１２０と
ＭＭＵａｂ１２１とから送付される読み出しデータをエ
ラー報告部１６１からの指示により選択してネットワー
ク増設機構１５０へ出力する。エラー報告部は、ＭＭＵ
ａａ１２０とＭＭＵａｂ１２１とに故障が発生していな
いかを監視する。
ＭＭＵａｂ１２１とから送付される読み出しデータをエ
ラー報告部１６１からの指示により選択してネットワー
ク増設機構１５０へ出力する。エラー報告部は、ＭＭＵ
ａａ１２０とＭＭＵａｂ１２１とに故障が発生していな
いかを監視する。
【００２２】また、エラー報告部１６１は、故障が発生
した場合に選択回路１６２に正常に動作中の主記憶装置
の出力を選択するよう信号線２１６０を介して指示し、
同時に診断プロセッサ１７０に対して障害が発生したこ
とを診断用信号線１７００を介して報告する。
した場合に選択回路１６２に正常に動作中の主記憶装置
の出力を選択するよう信号線２１６０を介して指示し、
同時に診断プロセッサ１７０に対して障害が発生したこ
とを診断用信号線１７００を介して報告する。
【００２３】図１において、ＭＭＵａａ１２０、ＭＭＵ
ａｂ１２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２およびＭ
ＭＵｄ１３３は、ＣＰＵａ１００、ＣＰＵｂ１０１、Ｃ
ＰＵｃ１０２およびＣＰＵｄ１０３からの読み出し要求
時に格納されたデータを出力する。さらに、ＭＭＵａａ
１２０、ＭＭＵａｂ１２１、ＭＭＵｂ１３１、ＭＭＵｃ
１３２およびＭＭＵｄ１３３は、ＣＰＵａ１００、ＣＰ
Ｕｂ１０１、ＣＰＵｃ１０２およびＣＰＵｄ１０３から
の書き込み要求時に、ＭＰＵａ１００、ＭＰＵｂ１０
１、ＭＰＵｃ１０２およびＣＰＵｄ１０３から送付され
るデータを格納する。
ａｂ１２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２およびＭ
ＭＵｄ１３３は、ＣＰＵａ１００、ＣＰＵｂ１０１、Ｃ
ＰＵｃ１０２およびＣＰＵｄ１０３からの読み出し要求
時に格納されたデータを出力する。さらに、ＭＭＵａａ
１２０、ＭＭＵａｂ１２１、ＭＭＵｂ１３１、ＭＭＵｃ
１３２およびＭＭＵｄ１３３は、ＣＰＵａ１００、ＣＰ
Ｕｂ１０１、ＣＰＵｃ１０２およびＣＰＵｄ１０３から
の書き込み要求時に、ＭＰＵａ１００、ＭＰＵｂ１０
１、ＭＰＵｃ１０２およびＣＰＵｄ１０３から送付され
るデータを格納する。
【００２４】１４０は入出力装置（ＩＯＰ）であり、Ｃ
ＰＵａ１００、ＣＰＵｂ１０１、ＣＰＵｃ１０２および
ＣＰＵｄ１０３の指示に従い、図示しない外部装置との
データの入出力の制御を行う。１５０はネットワーク装
置（ＮＷＵ）であり、ＣＰＵａ１００、ＣＰＵｂ１０
１、ＣＰＵｃ１０２およびＣＰＵｄ１０３と主記憶装置
１２０、ＭＭＵａａ１２０、ＭＭＵａｂ１２１、ＭＭＵ
ｂ１３１、ＭＭＵｃ１３２およびＭＭＵｄ１３３、ネッ
トワーク増設機構（ＮＷＡ）１６０、入出力装置１４０
および診断プロセッサ１７０間を接続するネットワーク
装置である。
ＰＵａ１００、ＣＰＵｂ１０１、ＣＰＵｃ１０２および
ＣＰＵｄ１０３の指示に従い、図示しない外部装置との
データの入出力の制御を行う。１５０はネットワーク装
置（ＮＷＵ）であり、ＣＰＵａ１００、ＣＰＵｂ１０
１、ＣＰＵｃ１０２およびＣＰＵｄ１０３と主記憶装置
１２０、ＭＭＵａａ１２０、ＭＭＵａｂ１２１、ＭＭＵ
ｂ１３１、ＭＭＵｃ１３２およびＭＭＵｄ１３３、ネッ
トワーク増設機構（ＮＷＡ）１６０、入出力装置１４０
および診断プロセッサ１７０間を接続するネットワーク
装置である。
【００２５】また、ネットワーク装置１５０は、ＭＭＵ
ａａ１２０、ＭＭＵａｂ１２１、ＭＭＵｂ１３１、ＭＭ
Ｕｃ１３２、ＭＭＵｄ１３３や入出力装置１４０および
診断プロセッサ１７０の主記憶装置読み出し要求時に要
求時に送付されるアドレスで指定された各主記憶装置内
の格納されているプログラムまたはデータを要求元に返
す。
ａａ１２０、ＭＭＵａｂ１２１、ＭＭＵｂ１３１、ＭＭ
Ｕｃ１３２、ＭＭＵｄ１３３や入出力装置１４０および
診断プロセッサ１７０の主記憶装置読み出し要求時に要
求時に送付されるアドレスで指定された各主記憶装置内
の格納されているプログラムまたはデータを要求元に返
す。
【００２６】さらに、ネットワーク装置１５０は、書き
込み要求時に要求元から送られてくるアドレスにしたが
って送付されるデータをＭＭＵａａ１２０、ＭＭＵａｂ
１２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２、ＭＭＵｄ１
３３へおのおの書き込む。また、ネットワーク装置１５
０は、ＣＰＵａ１００、ＣＰＵｂ１０１、ＣＰＵｃ１０
２およびＣＰＵｄ１０３、入出力装置１４０および診断
プロセッサ１７０の間のプロセッサ通信をも制御する。
込み要求時に要求元から送られてくるアドレスにしたが
って送付されるデータをＭＭＵａａ１２０、ＭＭＵａｂ
１２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２、ＭＭＵｄ１
３３へおのおの書き込む。また、ネットワーク装置１５
０は、ＣＰＵａ１００、ＣＰＵｂ１０１、ＣＰＵｃ１０
２およびＣＰＵｄ１０３、入出力装置１４０および診断
プロセッサ１７０の間のプロセッサ通信をも制御する。
【００２７】ＭＭＵａａ１２０、ＭＭＵａｂ１２１、Ｍ
ＭＵｂ１３１、ＭＭＵｃ１３２、ＭＭＵｄ１３３、ＩＯ
Ｐ１４０、ＤＧＰ１７０、ＮＷＡ１６０、およびＮＷＵ
１５０は、おのおの信号線１００４〜１０１７、信号線
１０２０、信号線１０２１、信号線１２１０および信号
線１２１１で接続されている。
ＭＵｂ１３１、ＭＭＵｃ１３２、ＭＭＵｄ１３３、ＩＯ
Ｐ１４０、ＤＧＰ１７０、ＮＷＡ１６０、およびＮＷＵ
１５０は、おのおの信号線１００４〜１０１７、信号線
１０２０、信号線１０２１、信号線１２１０および信号
線１２１１で接続されている。
【００２８】ここで、ＭＭＵｂ１３１、ＭＭＵｃ１３
２、ＭＭＵｄ１３３は、信号線１００５、１００６およ
び１００７を介してネットワーク装置１５０から送付さ
れるリクエスト信号やアドレスデータおよび書き込みデ
ータ等が入力される。ＭＭＵａａ１２０、ＭＭＵａｂ１
２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２、ＭＭＵｄ１３
３は、格納されているデータを信号線１０１４、１０１
５、１０１６および１０１７を介してＮＷＵ１５０へ出
力する。
２、ＭＭＵｄ１３３は、信号線１００５、１００６およ
び１００７を介してネットワーク装置１５０から送付さ
れるリクエスト信号やアドレスデータおよび書き込みデ
ータ等が入力される。ＭＭＵａａ１２０、ＭＭＵａｂ１
２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２、ＭＭＵｄ１３
３は、格納されているデータを信号線１０１４、１０１
５、１０１６および１０１７を介してＮＷＵ１５０へ出
力する。
【００２９】次に、図１、図３および図２を参照し、一
実施形態の動作例を説明する。図１の情報処理システム
において、ユーザジョブやシステム内の資源の管理を行
うＯＳ（オペレーティング・システム）は、図２に示す
ように０〜４ＧＢ−１番地までを使用して、ユーザジョ
ブのＣＰＵａ１００、ＣＰＵｂ１０１、ＣＰＵｃ１０２
およびＣＰＵｄ１０３への割り当てや主記憶装置である
ＭＭＵａａ１２０、ＭＭＵａｂ１２１、ＭＭＵｂ１３
１、ＭＭＵｃ１３２およびＭＭＵｄ１３３へのユーザジ
ョブの割り当てなどの記憶資源の管理を行っている。
実施形態の動作例を説明する。図１の情報処理システム
において、ユーザジョブやシステム内の資源の管理を行
うＯＳ（オペレーティング・システム）は、図２に示す
ように０〜４ＧＢ−１番地までを使用して、ユーザジョ
ブのＣＰＵａ１００、ＣＰＵｂ１０１、ＣＰＵｃ１０２
およびＣＰＵｄ１０３への割り当てや主記憶装置である
ＭＭＵａａ１２０、ＭＭＵａｂ１２１、ＭＭＵｂ１３
１、ＭＭＵｃ１３２およびＭＭＵｄ１３３へのユーザジ
ョブの割り当てなどの記憶資源の管理を行っている。
【００３０】例えば、運用中にＭＭＵａａ１２０の故障
検出部１２７がＭＭＵａａ１２０の故障を検出すると、
診断用信号線１７２０を介してネットワーク増設機構１
６０内のエラー報告部１６１に障害を報告する。ネット
ワーク増設機構１６０内のエラー報告部１６１は、信号
線２１６０を介して選択回路１６２にＭＭＵａｂ１２１
から信号線１２１１を介して送付されるデータを選択す
るように指示する。そして、選択回路１６２は、選択し
た信号を信号線１０１４を介して１５０に出力する。
検出部１２７がＭＭＵａａ１２０の故障を検出すると、
診断用信号線１７２０を介してネットワーク増設機構１
６０内のエラー報告部１６１に障害を報告する。ネット
ワーク増設機構１６０内のエラー報告部１６１は、信号
線２１６０を介して選択回路１６２にＭＭＵａｂ１２１
から信号線１２１１を介して送付されるデータを選択す
るように指示する。そして、選択回路１６２は、選択し
た信号を信号線１０１４を介して１５０に出力する。
【００３１】また、エラー報告部１６１は、診断用信号
線１７００を介して診断プロセッサ１７０に障害が発生
したことを報告する。そして、診断プロセッサ１７０
は、障害が発生したことを情報処理システムを操作する
オペレータに通知する。これにより、通知を受けたオペ
レータは、計画的にシステムを停止しＭＭＵａａ１２０
の修理を行う。
線１７００を介して診断プロセッサ１７０に障害が発生
したことを報告する。そして、診断プロセッサ１７０
は、障害が発生したことを情報処理システムを操作する
オペレータに通知する。これにより、通知を受けたオペ
レータは、計画的にシステムを停止しＭＭＵａａ１２０
の修理を行う。
【００３２】このように、ＮＷＡ１６０が故障したＭＭ
Ｕａａ１２０のデータ出力を抑止し、正常に動作中のＭ
ＭＵａｂ１２１の出力を選択出力することにより、シス
テムは正常に継続動作する。
Ｕａａ１２０のデータ出力を抑止し、正常に動作中のＭ
ＭＵａｂ１２１の出力を選択出力することにより、シス
テムは正常に継続動作する。
【００３３】次に、例えば、アドレス７ＧＢ番地〜１３
ＧＢ番地までのメモリ空間を使用してＣＰＵｂ１０１が
ユーザジョブを実行中、ＭＭＵｃ１３２で障害が発生し
た場合について説明する。
ＧＢ番地までのメモリ空間を使用してＣＰＵｂ１０１が
ユーザジョブを実行中、ＭＭＵｃ１３２で障害が発生し
た場合について説明する。
【００３４】障害が発生すると、ＭＭＵｃ１３２の故障
検出部が故障を検出し、診断用信号線１７００を介して
診断プロセッサ１７０に故障の発生を通知する。 同時
に、ＣＰＵｂ１０１は、ＭＭＵc１３２が割り当てられ
ているアドレス８ＧＢ番地〜１２ＧＢ−１番地のアドレ
ス空間を使用しているため、メモリからのリプライ（応
答）がこないためストール（処理を中止）し、診断用信
号線１７００を介してストール発生を診断プロセッサ１
７０に通知する。
検出部が故障を検出し、診断用信号線１７００を介して
診断プロセッサ１７０に故障の発生を通知する。 同時
に、ＣＰＵｂ１０１は、ＭＭＵc１３２が割り当てられ
ているアドレス８ＧＢ番地〜１２ＧＢ−１番地のアドレ
ス空間を使用しているため、メモリからのリプライ（応
答）がこないためストール（処理を中止）し、診断用信
号線１７００を介してストール発生を診断プロセッサ１
７０に通知する。
【００３５】そして、ＤＧＰ１７０は、前述したストー
ル発生の通知を受け、動作可能なＣＰＵａ１００へプロ
セッサ間通信を使用し障害の通知を行うとともに障害の
発生をオペレータに通知する。 これにより、ＣＰＵａ
１００は、障害の通知を受け、割り付けた資源の状態を
確認し、ＣＰＵｂ１０１で実行中のショブのアボート
（中断）をオペレータに通知する。
ル発生の通知を受け、動作可能なＣＰＵａ１００へプロ
セッサ間通信を使用し障害の通知を行うとともに障害の
発生をオペレータに通知する。 これにより、ＣＰＵａ
１００は、障害の通知を受け、割り付けた資源の状態を
確認し、ＣＰＵｂ１０１で実行中のショブのアボート
（中断）をオペレータに通知する。
【００３６】そして、ＣＰＵａ１００は、記憶資源の再
配置を行い、１２ＧＢ容量のメモリ空間における記憶資
源の運用を継続するとともに、診断プロセッサ１７０に
ＣＰＵｂ１０１の再組み込みをプロセッサ間通信を使用
して通知する。これにより、通知を受け取ったＤＧＰ１
７０は、ＣＰＵｂ１０１を再組み込みを行い、システム
は、ＣＰＵａ１００、ＣＰＵｂ１０１、ＣＰＵｃ１０２
およびＣＰＵｄ１０３の４つのＣＰＵにより継続運用さ
れる。そして、オペレータは、計画的にシステムを停止
し修理を行う。
配置を行い、１２ＧＢ容量のメモリ空間における記憶資
源の運用を継続するとともに、診断プロセッサ１７０に
ＣＰＵｂ１０１の再組み込みをプロセッサ間通信を使用
して通知する。これにより、通知を受け取ったＤＧＰ１
７０は、ＣＰＵｂ１０１を再組み込みを行い、システム
は、ＣＰＵａ１００、ＣＰＵｂ１０１、ＣＰＵｃ１０２
およびＣＰＵｄ１０３の４つのＣＰＵにより継続運用さ
れる。そして、オペレータは、計画的にシステムを停止
し修理を行う。
【００３７】以上述べたように共有メモリ型のＣＰＵａ
１００、ＣＰＵｂ１０１、ＣＰＵｃ１０２およびＣＰＵ
ｄ１０３の複数のＣＰＵを用いた情報処理システムにお
いて、本発明の共有メモリ型情報処理システムは、全体
の管理を行っているＯＳの使用するメモリ領域を制限
し、ＯＳが使用可能な主記憶部をＭＭＵａａ１２０およ
びＭＭＵａｂ１２１の様な冗長構成にすることで、メモ
リ障害が発生してもシステムの管理に必要な資源情報が
破壊されることが無い。
１００、ＣＰＵｂ１０１、ＣＰＵｃ１０２およびＣＰＵ
ｄ１０３の複数のＣＰＵを用いた情報処理システムにお
いて、本発明の共有メモリ型情報処理システムは、全体
の管理を行っているＯＳの使用するメモリ領域を制限
し、ＯＳが使用可能な主記憶部をＭＭＵａａ１２０およ
びＭＭＵａｂ１２１の様な冗長構成にすることで、メモ
リ障害が発生してもシステムの管理に必要な資源情報が
破壊されることが無い。
【００３８】このため、本発明の共有メモリ型情報処理
システムは、システムの処理動作の停止を抑止出来る効
果だけでなく、障害による記憶装置であるＭＭＵａａ１
２０またはＭＭＵａｂ１２１、ＭＭＵｂ１３１、ＭＭＵ
ｃ１３２およびＭＭＵｄ１３３におけるファイルシステ
ムなどへの影響範囲も容易に調べることが可能となり、
システムの完全復旧の早期化にも効果がある。
システムは、システムの処理動作の停止を抑止出来る効
果だけでなく、障害による記憶装置であるＭＭＵａａ１
２０またはＭＭＵａｂ１２１、ＭＭＵｂ１３１、ＭＭＵ
ｃ１３２およびＭＭＵｄ１３３におけるファイルシステ
ムなどへの影響範囲も容易に調べることが可能となり、
システムの完全復旧の早期化にも効果がある。
【００３９】なお、ここでは説明のためＣＰＵａ１０
０、ＣＰＵｂ１０１、ＣＰＵｃ１０２およびＣＰＵｄ１
０３の４個のＣＰＵで、ＭＭＵａａ１２０またはＭＭＵ
ａｂ１２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２、ＭＭＵ
ｄ１３３の４個のＭＭＵ構成の小規模なシステムについ
て述べたが、多くのＣＰＵが組み込まれたシステムほど
システムダウンによる損失が大きくなるため、本発明に
よる効果は、大規模なシステムになればなるほど効果が
大きくなる。
０、ＣＰＵｂ１０１、ＣＰＵｃ１０２およびＣＰＵｄ１
０３の４個のＣＰＵで、ＭＭＵａａ１２０またはＭＭＵ
ａｂ１２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２、ＭＭＵ
ｄ１３３の４個のＭＭＵ構成の小規模なシステムについ
て述べたが、多くのＣＰＵが組み込まれたシステムほど
システムダウンによる損失が大きくなるため、本発明に
よる効果は、大規模なシステムになればなるほど効果が
大きくなる。
【００４０】
【発明の効果】請求項１記載の発明は、プログラムに従
いデータの演算処理を行うＣＰＵと、第１の記憶手段
と、前記第１の記憶手段と同一のアドレス領域を有する
第２の記憶手段とを具備し、前記第１の記憶手段が故障
した場合、ＣＰＵが前記第２の記憶手段に記憶されてい
るプログラムおよびデータを利用して演算処理を行い、
また前記第２の記憶手段が故障した場合、ＣＰＵが前記
第１の記憶手段に記憶されているプログラムおよびデー
タを利用して演算処理を行うため、システムの管理を行
っているＯＳの使用するメモリ領域を制限し、ＯＳが使
用可能な記憶部を前記第１の記憶手段および第２の記憶
手段の構成の様に冗長構成にすることで、メモリ障害が
発生してもシステムの管理に必要な資源情報が破壊され
ることが無く、システムの停止を抑止出来るだけでな
く、障害による記憶部に記憶されるファイルシステムな
どの影響範囲も容易に調べることが可能となり、システ
ムの完全復旧の早期化にも効果がある。
いデータの演算処理を行うＣＰＵと、第１の記憶手段
と、前記第１の記憶手段と同一のアドレス領域を有する
第２の記憶手段とを具備し、前記第１の記憶手段が故障
した場合、ＣＰＵが前記第２の記憶手段に記憶されてい
るプログラムおよびデータを利用して演算処理を行い、
また前記第２の記憶手段が故障した場合、ＣＰＵが前記
第１の記憶手段に記憶されているプログラムおよびデー
タを利用して演算処理を行うため、システムの管理を行
っているＯＳの使用するメモリ領域を制限し、ＯＳが使
用可能な記憶部を前記第１の記憶手段および第２の記憶
手段の構成の様に冗長構成にすることで、メモリ障害が
発生してもシステムの管理に必要な資源情報が破壊され
ることが無く、システムの停止を抑止出来るだけでな
く、障害による記憶部に記憶されるファイルシステムな
どの影響範囲も容易に調べることが可能となり、システ
ムの完全復旧の早期化にも効果がある。
【００４１】請求項２記載の発明は、前記第１の記憶手
段または前記第２の記憶手段の故障を検出し、前記第１
の記憶手段および前記第２の記憶手段における故障した
方と正常な方とのデータの入出力を切り換える故障検出
手段を有するため、システムの管理を行っているＯＳの
使用するメモリ領域を制限し、ＯＳが使用可能な記憶部
を前記第１の記憶手段および第２の記憶手段の構成の様
に切り換えられることで、メモリ障害が発生してもメモ
リ障害が発生した方の記憶部を切り離せるので、システ
ムの管理に必要な資源情報が破壊されることが無く、シ
ステムの停止を抑止出来るだけでなく、障害による記憶
部に記憶されるファイルシステムなどの影響範囲も容易
に調べることが可能となり、システムの完全復旧の早期
化にも効果がある。
段または前記第２の記憶手段の故障を検出し、前記第１
の記憶手段および前記第２の記憶手段における故障した
方と正常な方とのデータの入出力を切り換える故障検出
手段を有するため、システムの管理を行っているＯＳの
使用するメモリ領域を制限し、ＯＳが使用可能な記憶部
を前記第１の記憶手段および第２の記憶手段の構成の様
に切り換えられることで、メモリ障害が発生してもメモ
リ障害が発生した方の記憶部を切り離せるので、システ
ムの管理に必要な資源情報が破壊されることが無く、シ
ステムの停止を抑止出来るだけでなく、障害による記憶
部に記憶されるファイルシステムなどの影響範囲も容易
に調べることが可能となり、システムの完全復旧の早期
化にも効果がある。
【００４２】
【図１】 本発明の一実施形態による共有メモリ型情報
処理システムの構成を示すブロック図である。
処理システムの構成を示すブロック図である。
【図２】 図１に示すＭＭＵａａ１２０、ＭＭＵａｂ１
２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２およびＭＭＵｄ
１３３により構成される記憶装置のメモリマップであ
る。
２１、ＭＭＵｂ１３１、ＭＭＵｃ１３２およびＭＭＵｄ
１３３により構成される記憶装置のメモリマップであ
る。
【図３】 図１に示すＮＷＡ１６０、ＭＭＵａａ１２０
およびＭＭＵａｂ１２１の構成を示すブロック図であ
る。
およびＭＭＵａｂ１２１の構成を示すブロック図であ
る。
１００ ＣＰＵａ １０１ ＣＰＵｂ １０２ ＣＰＵｃ １０３ ＣＰＵｄ １２０ ＭＭＵａａ １２１ ＭＭＵａｂ １３１ ＭＭＵｂ １３２ ＭＭＵｃ １３３ ＭＭＵｄ １２６、１２８ メモリ部 １２７、１２９ 故障検出部 １６０ ネットワーク増設機構 １６１ エラー報告部 １６２ 選択回路部
Claims (3)
- 【請求項１】 プログラムに従いデータの演算処理を行
うＣＰＵと、 第１の記憶手段と、 前記第１の記憶手段と同一のアドレス領域を有する第２
の記憶手段とを具備し、 前記第１の記憶手段が故障した場合、ＣＰＵが前記第２
の記憶手段に記憶されているプログラムおよびデータを
利用して演算処理を行い、また前記第２の記憶手段が故
障した場合、ＣＰＵが前記第１の記憶手段に記憶されて
いるプログラムおよびデータを利用して演算処理を行う
ことを特徴とする共有メモリ型情報処理システム。 - 【請求項２】 前記第１の記憶手段または前記第２の記
憶手段の故障を検出し、前記第１の記憶手段および前記
第２の記憶手段における故障した方と正常な方とのデー
タの入出力を切り換える故障検出手段を有することを特
徴とする請求項１記載の共有メモリ型情報処理システ
ム。 - 【請求項３】 前記ＣＰＵが複数あり、この複数のＣＰ
Ｕと前記前記第１の記憶手段および前記第２の記憶手段
とのデータのやり取りを制御する制御手段を有すること
を特徴とする請求項１または請求項２記載の共有メモリ
型情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10232108A JP2000066959A (ja) | 1998-08-18 | 1998-08-18 | 共有メモリ型情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10232108A JP2000066959A (ja) | 1998-08-18 | 1998-08-18 | 共有メモリ型情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000066959A true JP2000066959A (ja) | 2000-03-03 |
Family
ID=16934141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10232108A Pending JP2000066959A (ja) | 1998-08-18 | 1998-08-18 | 共有メモリ型情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000066959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7711461B2 (en) | 2005-01-19 | 2010-05-04 | Toyota Jidosha Kabushiki Kaisha | Fault diagnosis data recording system and method |
-
1998
- 1998-08-18 JP JP10232108A patent/JP2000066959A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7711461B2 (en) | 2005-01-19 | 2010-05-04 | Toyota Jidosha Kabushiki Kaisha | Fault diagnosis data recording system and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031021 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041001 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050310 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060201 |