JP4555713B2 - エラー通知方法及び情報処理装置 - Google Patents

Description

本発明は、エラー通知方法及び情報処理装置に係り、特に二重化動作が可能な情報処理装置におけるエラー通知方法及びそのようなエラー通知方法を用いる情報処理装置に関する。

コンピュータシステムの如き情報処理装置においてエラーが発生すると、エラーを検出した回路がエラーレベル（又は、エラー強度）に対応した割り込み信号を用いてコンピュータシステム内のＣＰＵ等のプロセッサにエラーを通知する。プロセッサのエラー処理を行うためのソフトウェア、即ち、エラー処理ハンドラは、割り込み信号により通知されたエラーのエラーレベルに応じて、コンピュータシステムをシャットダウンするか、或いは、コンピュータシステムの継続運用を許可するかを判断する。これにより、コンピュータシステムは、エラーレベルが高いとシャットダウンされ、エラーレベルが低いと継続運用が許可される。通常、このようなエラー処理ハンドラは、プロセッサの製造メーカにより仕様が決まっており、そのソフトウェアの変更は行えない構成となっている。

他方、複数のプロセッサシステムからなるコンピュータシステムの場合、上記割り込み信号はコンピュータシステム内の全てのプロセッサシステムに通知される。又、このようなコンピュータシステムの場合、二重化動作を行うことで、コンピュータシステムの信頼性を向上するようにしている。このような二重化動作は、ミラーリングとも呼ばれる。ミラーリングの場合、２つのプロセッサシステムが同一の処理を行い、２つのプロセッサシステムの処理結果を比較してチェックすることで処理結果の信頼性を向上することができる。

図１は、従来のエラー通知方法の一例を説明する図である。コンピュータシステムは、通常モードで使用されるシステムボード１と、ミラーモードでシステムボード１と共に使用されるシステムボード２と、システムボード１，２で検出されたエラーを処理するホームシステムボード３とを備える。各システムボード１，２は、１又は複数のＣＰＵ（図示せず）等を含み、プロセッサシステムを構成する。各システムボード１，２は、エラー表示レジスタ５と、オア回路６〜８とを含む。エラー表示レジスタ５は、エラーが発生した箇所に対応させたレジスタ部からなり、エラーレベルが各レジスタ部に格納される。ここでは、説明の便宜上、エラーレベルには致命的（Fatal）なエラーレベルFatと、訂正不能（Uncorrectable）なエラーレベルUnと、訂正可能（Correctable）なエラーレベルCorとがあるものとする。エラーレベルの高さは、Fat＞Un＞Corなる関係にある。致命的なエラーレベルFatを格納するレジスタ部の出力は、オア回路６によりエラー割り込み信号ＥＲＲ２として出力される。訂正不能なエラーレベルUnを格納するレジスタ部の出力は、オア回路７によりエラー割り込み信号ＥＲＲ１として出力される。又、訂正可能なエラーレベルCorを格納するレジスタ部の出力は、オア回路８によりエラー割り込み信号ＥＲＲ０として出力される。ホームシステムボード３は、コンピュータシステムのパーティションを決定すると共に、上記エラー割り込み信号ＥＲＲ２，ＥＲＲ１，ＥＲＲ０をコンピュータシステム内の各ＣＰＵに通知する回路からなる。

コンピュータシステム内の各ＣＰＵのエラー処理ハンドラは、エラー割り込み信号ＥＲＲ２又はエラー割り込み信号ＥＲＲ１によるエラー通知を受けると、コンピュータシステムをシャットダウンする。又、コンピュータシステム内の各ＣＰＵのエラー処理ハンドラは、エラー割り込み信号ＥＲＲ０によるエラー通知を受けると、訂正可能なエラーCorはＥＣＣ等により訂正可能であるため、コンピュータシステムの継続運用を許可する。

尚、アドレス指数及び／又は障害要因指数に応じた障害復旧動作については、例えば特許文献１に記載されている。
特開２０００−２７６３６４号公報

ミラーモードの場合、システムボード１からはエラーレベルの高いエラー割り込み信号ＥＲＲ２又はエラー割り込み信号ＥＲＲ１が出力されていても、ミラーリングによりシステムボード２ではエラーが回避できることがある。つまり、システムボード２からは、エラーレベルの低いエラー割り込み信号ＥＲＲ０が出力されることも、エラー割り込み信号が出力されないこともある。しかし、コンピュータシステム内の各ＣＰＵのエラー処理ハンドラは上記の如く通常は変更できない構成であり、ホームシステムボード３はシステムボード１から高いエラーレベルのエラー通知を受けると、たとえシステムボード２からは低いエラーレベルのエラー通知しか受けていなくても、或いは、システムボード２からはエラー通知を受けていなくても、通常モードと同様に各ＣＰＵに対して高い方のエラーレベルのエラー通知を行うため、コンピュータシステムがシャットダウンされてしまうという問題があった。

尚、ミラーモード時にはミラーモード専用のエラー処理ハンドラに切り替えることも考えられるが、ＣＰＵのソフトウェア設計を変更しなければならないので、好ましくない。

そこで、本発明は、通常モード及びミラーモードにおいて最適なエラー通知を行うことのできるエラー通知方法及び情報処理装置を提供することを目的とする。

上記の課題は、通常モードで動作可能な第１のプロセッサシステム及びミラーモードで該第１のプロセッサと共に動作可能な第２のプロセッサシステムを備えたコンピュータシステムにおいて、該第１及び第２のプロセッサシステムで発生したエラーを該第１及び第２のプロセッサシステム内の各プロセッサに通知するエラー通知方法であって、該エラーを、複数あるエラーレベルのうちの対応するエラーレベルで示すエラー割り込み信号を生成し、該ミラーモード時に該第１のプロセッサシステム内のエラーを回避できると、対応するエラー割り込み信号のエラーレベルを減少させ、該エラー割り込み信号を用いて該第１及び第２のプロセッサシステム内の各プロセッサに該エラーを通知することを特徴とするエラー通知方法によって達成できる。

上記の課題は、通常モードで動作可能な第１のプロセッサシステムと、ミラーモードで該第１のプロセッサと共に動作可能な第２のプロセッサシステムと、該第１及び第２のプロセッサシステムの各々は、内部で発生したエラーを複数あるエラーレベルのうちの対応するエラーレベルで格納する格納手段を有し、該レジスタの出力に基づいて対応するエラーレベルのエラー割り込み信号を生成する第１の回路と、該ミラーモード時に該第１のプロセッサシステム内のエラーを回避できると、対応するエラー割り込み信号のエラーレベルを減少させる第２の回路と、該エラー割り込み信号を用いて該第１及び第２のプロセッサシステム内の各プロセッサに該エラーを通知する第３の回路とを備えたことを特徴とする情報処理装置によっても達成できる。

本発明によれば、通常モード及びミラーモードにおいて最適なエラー通知を行うことのできるエラー通知方法及び情報処理装置を実現可能である。

以下に、本発明になるエラー通知方法及び情報処理装置の各実施例を、図２以降と共に説明する。

図２は、本発明になる情報処理装置の概略構成を示すブロック図である。情報処理装置の本実施例は、本発明になるエラー通知方法の一実施例を採用する。本実施例では、本発明が図２に示す如きコンピュータシステムに適用されている。

図２に示すコンピュータシステム１０は、通常モードで使用されるシステムボード１１と、ミラーモードでシステムボード１１と共に使用されるシステムボード１２と、システムボード１１，１２で検出されたエラーを処理するホームシステムボード１３からなる。システムボード１１は、複数のＣＰＵ１４と、メモリ１４１と、複数の入出力（Ｉ／Ｏ）ポートからなるＩ／Ｏボード１４２とからなる。システムボード１２も、システムボード１１と同様の構成を有する。又、ホームシステムボード１３も、システムボード１１と同様の構成を有しても良い。各システムボード１１，１２，１３は、プロセッサシステムを構成する。

図３は、本発明になる情報処理装置の一実施例の要部を示すブロック図である。各システムボード１１，１２は、図３に示すように、エラー表示レジスタ１５と、オア回路１６〜１８とを含む。システムボード１２は、後述するエラー回避検出回路１９を更に含む。

エラー表示レジスタ１５は、エラーが発生した箇所に対応させたレジスタ部からなり、エラーレベルが各レジスタ部に格納される。ここでは、説明の便宜上、エラーレベルには致命的（Fatal）なエラーレベルFatと、訂正不能（Uncorrectable）なエラーレベルUnと、訂正可能（Correctable）なエラーレベルCorとがあるものとする。エラーレベルの高さは、Fat＞Un＞Corなる関係にある。致命的なエラーレベルFatを格納するレジスタ部の出力は、オア回路６によりエラー割り込み信号ＥＲＲ２として出力される。訂正不能なエラーレベルUnを格納するレジスタ部の出力は、オア回路７によりエラー割り込み信号ＥＲＲ１として出力される。又、訂正可能なエラーレベルCorを格納するレジスタ部の出力は、オア回路８によりエラー割り込み信号ＥＲＲ０として出力される。尚、エラー表示レジスタ１５は、後述するミラーモード時に使用されるレジスタ部１５Ａを更に有する。システムボード１１側のエラー表示レジスタ１５のレジスタ部１５Aは、省略しても良い。ホームシステムボード１３は、コンピュータシステム１０のパーティションを決定すると共に、上記エラー割り込み信号ＥＲＲ２，ＥＲＲ１，ＥＲＲ０をコンピュータシステム１０内の各ＣＰＵ４に通知する回路からなる。

エラー回避検出回路１９は、ミラーモード時にプロセッサシステム１１内のエラーを回避できると、対応するエラー割り込み信号のエラーレベルをコンピュータシステム１０の継続運用を許可するエラーレベルに減少させる機能を有する。具体的には、エラー回避検出回路１９は、プロセッサシステム１１内のエラーレベルＥＲＲ２又はＥＲＲ１のエラーがプロセッサシステム１２のミラーリングにより回避できることを検出すると、エラー割り込み信号ＥＲＲ２又はＥＲＲ１をエラー割り込み信号ＥＲＲ０としてホームシステムボード１３に出力する。

コンピュータシステム１０内の各ＣＰＵ１４のエラー処理ハンドラ１４Ａは、エラー割り込み信号ＥＲＲ２又はエラー割り込み信号ＥＲＲ１によるエラー通知を受けると、コンピュータシステム１０をシャットダウンする。又、各ＣＰＵ１４のエラー処理ハンドラ１４Ａは、エラー割り込み信号ＥＲＲ０によるエラー通知を受けると、訂正可能なエラーCorはＥＣＣ等により訂正可能であるため、コンピュータシステム１０の継続運用を許可する。

図４は、ＣＰＵ１４のソフトウェア構成を示す図である。同図に示すように、ＣＰＵ１４のソフトウェアは階層構造を有し、最上層のオペレーティングシステム（ＯＳ：Operating System）の下に、ＳＡＬ（System Abstraction Layer）、ＰＡＬ（Processor Abstraction Layer）等のＢＩＯＳ（Basic Input Output System）を含む。上記エラー処理ハンドラ１４Ａは、ＳＡＬに含まれる。

図５は、情報処理装置の実施例の要部を示す回路図である。同図中、図３と同一部分には同一符号を付し、その説明は省略する。

図５において、オアゲート１６−１，１７−１は、図３に示すシステムボード１２内のオアゲート１６，１７に対応し、オアゲート１６−２，１７−２は、図３に示すシステムボード１１内のオアゲート１６，１７に対応する。オアゲート１８−１は、図３に示すシステムボード１１，１２内の両方のオアゲート１８に対応する。アンドゲート２１〜２４及びインバータ２５は、図３に示すエラー回避検出回路１９に対応する。エラー回避検出回路１９には、コンピュータシステム１０の動作モードを示すモード信号MmodeがＣＰＵ１４から入力される。モード信号Mmodeは、例えばミラーモード時には「１」となり、通常モード時には「０」となる。又、エラー表示レジスタ１５のレジスタ部１５Aには、ミラーモード時のミラーリングがエラーの発生により崩れたことを示す情報MbがＣＰＵ１４からセットされる。この情報Mbは、例えばミラーリングが崩れると「１」となり、ミラーリングが維持されていると「０」になる。尚、システムボード１１側のエラー表示レジスタ１５にもレジスタ部１５Aが設けられている場合には、上記情報Mbをシステムボード１１側のエラー表示レジスタ１５のレジスタ部１５Aにセットし、このレジスタ部１５Aの出力をオアゲート１８−１に入力するようにしても良い。

ミラーモードの場合、システムボード１１からはエラーレベルの高いエラー割り込み信号ＥＲＲ２又はエラー割り込み信号ＥＲＲ１が出力されていても、ミラーリングによりシステムボード１２ではエラーが回避できることがある。つまり、システムボード１２からは、エラーレベルの低いエラー割り込み信号ＥＲＲ０が出力される。エラーが検出されたら、回避できたとしても、エラー回避できたことを割り込み信号は出力することによって通知する。ただし、エラー割り込み信号を出力しないように制御することはできる。このため、コンピュータシステム１０内の各ＣＰＵ１４のエラー処理ハンドラ１４Aを変更せずにシステムボード１１からのエラー通知をそのままホームシステムボード１３に出力すると、ホームシステムボード１３はシステムボード１１から高いエラーレベルのエラー通知を受けると、たとえシステムボード１２からは低いエラーレベルのエラー通知しか受けていなくても、通常モードと同様に各ＣＰＵ１４に対して高い方のエラーレベルのエラー通知を行うため、コンピュータシステム１０がシャットダウンされてしまう。しかし、本実施例では、エラー回避検出回路１９がプロセッサシステム１１内のエラーレベルＥＲＲ２又はＥＲＲ１のエラーがプロセッサシステム１２のミラーリングにより回避できることを検出すると、エラー割り込み信号ＥＲＲ２又はＥＲＲ１をエラー割り込み信号ＥＲＲ０としてホームシステムボード１３に出力するので、通常モードとは異なるエラー通知が行われることになる。従って、エラーが発生しても、ミラーリングによりコンピュータシステム１０をシャットダウンする必要がなくなれば、コンピュータシステムの継続運用が可能となる。

尚、上記ゲート１６〜１８及びエラー回避検出回路１９の少なくとも一部を、ホームシステムボード１３側に設ける構成としても良いことは、言うまでもない。

図６は、情報処理装置のハードウェア（システムボード１１，１２及びホームシステムボード１３）の処理を説明するフローチャートである。同図中、ステップＳ１は、エラーが検出されたか否かを判定する。ステップＳ１の判定結果がＹＥＳになると、ステップＳ２は、エラー表示レジスタ１５内のエラーが発生した箇所に対応させたレジスタ部に、検出されたエラーレベルをセットする。ステップＳ３は、検出されたエラーレベルを示すエラー割り込み信号によりＣＰＵ１４のエラー処理ハンドラ１４Ａに割り込みを発生することでエラー通知を行い、処理は終了する。

尚、ミラーモードは、システムボード単位で設定しても、パーティション単位で設定しても良い。

図７は、情報処理装置のＣＰＵ１４のソフトウェア（エラー処理ハンドラ１４Ａ）の処理を説明するフローチャートである。同図中、ステップＳ１１は、ホームシステムボード１３からエラー割り込み信号による割り込みが発生したか否か、即ち、エラー通知が入力されたか否かを判定する。ステップＳ１１の判定結果がＹＥＳになると、ステップＳ１２は、周知の方法でエラーログを入手すると共に、エラー箇所を特定する。ステップＳ１３は、エラー割り込み信号がＥＲＲ０であるか否かを判定する。ステップＳ１３の判定結果がＮＯであると、ステップＳ１４は、エラー割り込み信号がＥＲＲ１又はＥＲＲ２であるか否かを判定する。ステップＳ１４の判定結果がＮＯであると、処理はエラー割り込み信号に対応する他のエラー処理へ進む。他方、ステップＳ１４の判定結果がＹＥＳであると、ステップＳ１５は、コンピュータシステム１０をシャットダウンし、処理は終了する。又、ステップＳ１３の判定結果がＹＥＳであると、ステップＳ１６は、エラー表示レジスタ１５のレジスタ部をクリアし、処理は通常のエラー処理へ進むことで、訂正可能（Correctable）なエラーレベルCorのエラーが周知の方法で訂正される。

本発明は、通常モード及びミラーモードを有するコンピュータシステム等の情報処理装置におけるエラー通知に好適である。

尚、本発明は、以下に付記する発明をも包含するものである。
（付記１） 通常モードで動作可能な第１のプロセッサシステム及びミラーモードで該第１のプロセッサと共に動作可能な第２のプロセッサシステムを備えたコンピュータシステムにおいて、該第１及び第２のプロセッサシステムで発生したエラーを該第１及び第２のプロセッサシステム内の各プロセッサに通知するエラー通知方法であって、
該エラーを、複数あるエラーレベルのうちの対応するエラーレベルで示すエラー割り込み信号を生成し、
該ミラーモード時に該第１のプロセッサシステム内のエラーを回避できると、対応するエラー割り込み信号のエラーレベルを減少させ、
該エラー割り込み信号を用いて該第１及び第２のプロセッサシステム内の各プロセッサに該エラーを通知することを特徴とする、エラー通知方法。
（付記２） 該ミラーモード時に該エラーを回避できると、該第２のプロセッサシステムで発生したエラーを示すエラー割り込み信号に基づいて該エラーレベルを減少させることを特徴とする、付記１記載のエラー通知方法。
（付記３） 該ミラーモード時に該エラーを回避できると、該エラー割り込み信号のエラーレベルを該コンピュータシステムの継続運用を許可するエラーレベルに減少させることを特徴とする、付記１又は２記載のエラー通知方法。
（付記４） 該エラー割り込み信号の生成、該エラーレベルの減少及び該エラー割り込み信号によるエラー通知はハードウェアにより実行され、該エラー通知は各ＣＰＵのソフトウェアに対して行われることを特徴とする、付記１〜３のいずれか１項記載のエラー通知方法。
（付記５） 該ソフトウェアは、システムアブストラクションレイヤ（ＳＡＬ：System Abstraction Layer）内のエラー処理ハンドラであることを特徴とする、付記４記載のエラー通知方法。
（付記６） 通常モードで動作可能な第１のプロセッサシステムと、
ミラーモードで該第１のプロセッサと共に動作可能な第２のプロセッサシステムと、
該第１及び第２のプロセッサシステムの各々は、内部で発生したエラーを複数あるエラーレベルのうちの対応するエラーレベルで格納する格納手段を有し、
該レジスタの出力に基づいて対応するエラーレベルのエラー割り込み信号を生成する第１の回路と、
該ミラーモード時に該第１のプロセッサシステム内のエラーを回避できると、対応するエラー割り込み信号のエラーレベルを減少させる第２の回路と、
該エラー割り込み信号を用いて該第１及び第２のプロセッサシステム内の各プロセッサに該エラーを通知する第３の回路とを備えたことを特徴とする、情報処理装置。
（付記７） 該第２の回路は、該ミラーモード時に該エラーを回避できると、該第２のプロセッサシステムで発生したエラーを示すエラー割り込み信号に基づいて該エラーレベルを減少させることを特徴とする、付記６記載の情報処理装置。
（付記８） 該第２の回路は、該ミラーモード時に該エラーを回避できると、該エラー割り込み信号のエラーレベルを該コンピュータシステムの継続運用を許可するエラーレベルに減少させることを特徴とする、付記６又は７記載の情報処理装置。
（付記９） 該格納手段は、該ミラーモード時のミラーリングがエラーの発生により崩れたことを示す情報も格納することを特徴とする、付記６〜８のいずれか１項記載の情報処理装置。
（付記１０） 該第２の回路は、該レジスタの出力と該ミラーモードを示すモード信号とに基づいて、該対応するエラー割り込み信号のエラーレベルを減少させることを特徴とする、付記６〜９のいずれか１項記載の情報処理装置。
（付記１１） 該第３の回路は、該エラー通知を各ＣＰＵのソフトウェアに対して行うことを特徴とする、付記６〜１０のいずれか１項記載の情報処理装置。
（付記１２） 該ソフトウェアは、システムアブストラクションレイヤ（ＳＡＬ：System Abstraction Layer）内のエラー処理ハンドラであることを特徴とする、付記１１記載のエラー通知方法。
（付記１３） 該第３の回路は、該コンピュータシステムのパーティションを決定することを特徴とする、付記６〜１２のいずれか１項記載の情報処理装置。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、種々の変形及び改良が可能であることは、言うまでもない。

従来のエラー通知方法の一例を説明する図である。 本発明になる情報処理装置の概略構成を示すブロック図である。 本発明になる情報処理装置の一実施例の要部を示すブロック図である。 ＣＰＵのソフトウェア構成を示す図である。 情報処理装置の実施例の要部を示す回路図である。 情報処理装置のハードウェアの処理を説明するフローチャートである。 情報処理装置のＣＰＵのソフトウェアの処理を説明するフローチャートである。

符号の説明

１０ コンピュータシステム
１１，１２ システムボード
１３ ホームシステムボード
１４ ＣＰＵ
１５ エラー表示レジスタ
１９ エラー回避検出回路

Claims (10)

1. 通常モードで動作可能な第１のプロセッサシステム及びミラーモードで該第１のプロセッサと共に動作可能な第２のプロセッサシステムを備えたコンピュータシステムにおいて、該第１及び第２のプロセッサシステムで発生したエラーを該第１及び第２のプロセッサシステム内の各プロセッサに通知するエラー通知方法であって、
   該エラーを、複数あるエラーレベルのうちの対応するエラーレベルで示すエラー割り込み信号を生成し、
   該ミラーモードで動作している前記第２のプロセッサシステムにおいて前記第１のプロセッサシステム内のエラーを回避できることがエラー回避検出回路において検出されると、該第１のプロセッサシステムで発生したエラーに対応するエラー割り込み信号のエラーレベルを減少させ、
   前記エラーレベルを減少させたエラー割り込み信号を用いて該第１及び第２のプロセッサシステム内の各プロセッサに該エラーを通知する、エラー通知方法。
2. 該ミラーモードで動作している前記第２のプロセッサシステムにおいて前記第１のプロセッサシステム内のエラーを回避できることが前記エラー回避検出回路において検出されると、該第２のプロセッサシステムで発生したエラーを示すエラー割り込み信号に基づいて該エラーレベルを減少させる、請求項１記載のエラー通知方法。
3. 該ミラーモードで動作している前記第２のプロセッサシステムにおいて前記第１のプロセッサシステム内のエラーを回避できることが前記エラー回避検出回路において検出されると、該エラー割り込み信号のエラーレベルを該コンピュータシステムの継続運用を許可するエラーレベルに減少させる、請求項１又は２記載のエラー通知方法。
4. 該エラー割り込み信号の生成、該エラーレベルの減少及び該エラー割り込み信号によるエラー通知はハードウェアにより実行され、該エラー通知は各ＣＰＵのソフトウェアに対して行われる、請求項１〜３のいずれか１項記載のエラー通知方法。
5. 通常モードで動作可能な第１のプロセッサシステムと、
   ミラーモードで該第１のプロセッサと共に動作可能な第２のプロセッサシステムを備えた情報処理装置であって、
   該第１及び第２のプロセッサシステムの各々は、内部で発生したエラーを複数あるエラーレベルのうちの対応するエラーレベルで格納する格納手段と、該格納手段の出力に基づいて対応するエラーレベルのエラー割り込み信号を生成する第１の回路を有し、
   該ミラーモードで動作している前記第２のプロセッサシステムにおいて前記第１のプロセッサシステム内のエラーを回避できることを検出すると、該第１のプロセッサシステムで発生したエラーに対応するエラー割り込み信号のエラーレベルを減少させる第２の回路と、
   前記エラーレベルを減少させたエラー割り込み信号を用いて該第１及び第２のプロセッサシステム内の各プロセッサに該エラーを通知する第３の回路を更に備えた、情報処理装置。
6. 該第２の回路は、該ミラーモードで動作している前記第２のプロセッサシステムにおいて前記第１のプロセッサシステム内のエラーを回避できることを検出すると、該第２のプロセッサシステムで発生したエラーを示すエラー割り込み信号に基づいて該エラーレベルを減少させる、請求項５記載の情報処理装置。
7. 該第２の回路は、該ミラーモードで動作している前記第２のプロセッサシステムにおいて前記第１のプロセッサシステム内のエラーを回避できることを検出すると、該エラー割り込み信号のエラーレベルを該情報処理装置の継続運用を許可するエラーレベルに減少させる、請求項５又は６記載の情報処理装置。
8. 該格納手段は、該ミラーモード時のミラーリングがエラーの発生により崩れたことを示す情報も格納する、請求項５〜７のいずれか１項記載の情報処理装置。
9. 該第２の回路は、該格納手段の出力と該ミラーモードを示すモード信号とに基づいて、該対応するエラー割り込み信号のエラーレベルを減少させる、請求項５〜８のいずれか１項記載の情報処理装置。
10. 該第３の回路は、該エラー通知を各ＣＰＵのソフトウェアに対して行う、請求項５〜９のいずれか１項記載の情報処理装置。

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