JPH06289096A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06289096A JPH06289096A JP5075982A JP7598293A JPH06289096A JP H06289096 A JPH06289096 A JP H06289096A JP 5075982 A JP5075982 A JP 5075982A JP 7598293 A JP7598293 A JP 7598293A JP H06289096 A JPH06289096 A JP H06289096A
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- Japan
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- circuit
- output
- signal
- input
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Abstract
(57)【要約】
【目的】順序回路の伝達遅延時間を精度よく測定できる
半導体集積回路を提供する。 【構成】本発明の半導体集積回路は、所定の入力端子５
１ならびに出力端子５２の間に、被測定回路３を含む第
１の伝送経路と、被測定回路３を含まない第２の伝送経
路とが設定されており、入力端子５１に対する信号１０
１の入力に対応して、前記第１および第２の伝送経路を
経由して出力端子５２よりそれぞれ出力される出力信号
１０７の伝達遅延時間を測定して、被測定回路３の伝達
遅延時間を計測する機能を有する半導体集積回路におい
て、前記第１の伝送経路に対応する被測定回路３の出力
信号１０３と、前記第２の伝送経路に対応する被測定回
路３の入力信号１０２とを入力して、これらの両信号１
０２と１０３の論理演算処理を行うＥＸＯＲ回路４と、
このＥＸＯＲ回路４の出力を遅延させて出力する遅延回
路６と、ＥＸＯＲ回路４の出力と遅延回路６の出力との
論理演算処理を行うＥＸＯＲ回路７とを含む状態遷移検
出回路５とを少なくとも備えて構成される。
半導体集積回路を提供する。 【構成】本発明の半導体集積回路は、所定の入力端子５
１ならびに出力端子５２の間に、被測定回路３を含む第
１の伝送経路と、被測定回路３を含まない第２の伝送経
路とが設定されており、入力端子５１に対する信号１０
１の入力に対応して、前記第１および第２の伝送経路を
経由して出力端子５２よりそれぞれ出力される出力信号
１０７の伝達遅延時間を測定して、被測定回路３の伝達
遅延時間を計測する機能を有する半導体集積回路におい
て、前記第１の伝送経路に対応する被測定回路３の出力
信号１０３と、前記第２の伝送経路に対応する被測定回
路３の入力信号１０２とを入力して、これらの両信号１
０２と１０３の論理演算処理を行うＥＸＯＲ回路４と、
このＥＸＯＲ回路４の出力を遅延させて出力する遅延回
路６と、ＥＸＯＲ回路４の出力と遅延回路６の出力との
論理演算処理を行うＥＸＯＲ回路７とを含む状態遷移検
出回路５とを少なくとも備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、開発試作段階または製品製造段階において試作品
または製品の良否を判定するために用いられる半導体集
積回路に関する。
特に、開発試作段階または製品製造段階において試作品
または製品の良否を判定するために用いられる半導体集
積回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路の一例
のブロック図が図５に示される。図５に示されるよう
に、本従来例は、被測定回路３に対応して、入力バッフ
ァ１および１２と、論理回路２と、選択回路１１と、出
力バッファ８とを備えて構成されている。また、図６
（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）およ
び（ｇ）に示されるのは、本従来例における動作を示す
各部の信号波形図である。
のブロック図が図５に示される。図５に示されるよう
に、本従来例は、被測定回路３に対応して、入力バッフ
ァ１および１２と、論理回路２と、選択回路１１と、出
力バッファ８とを備えて構成されている。また、図６
（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）およ
び（ｇ）に示されるのは、本従来例における動作を示す
各部の信号波形図である。
【０００３】図５において、被測定回路３を含む入力端
子５１および出力端子５２間の伝送経路における伝達遅
延時間Ｔpd1 を測定するために、まず入力端子５３に
“Ｈ”レベルが設定される。次に、入力端子５１に遅延
時間測定用の信号１０１（図６（ａ）参照）が入力さ
れ、入力バッファ１および論理回路２を経由して信号１
０２（図６（ｂ）参照）として出力されて、被測定回路
３に入力されるとともに直接選択回路１１のＢ端子に入
力される。被測定回路３に入力された信号１０２は、当
該被測定回路３において遅延され、信号１０３（図６
（ｃ）参照）として出力されて選択回路１１のＡ端子に
入力される。選択回路１１においては、入力端子５３に
おいて設定され、入力バッファ１２を介して入力される
“Ｈ”レベルをＳ端子に受けて、Ａ端子に入力される被
測定回路３より出力された信号１０３が選択されて信号
１１３H （図６（ｄ）参照）として出力され、出力バッ
ファ８を介して信号１１４H （図６（ｆ）参照）として
出力端子５２より出力される。そして、この状態におけ
る被測定回路３を含む伝送経路の伝達遅延時間Ｔ
pd1 （図６参照）が測定される。
子５１および出力端子５２間の伝送経路における伝達遅
延時間Ｔpd1 を測定するために、まず入力端子５３に
“Ｈ”レベルが設定される。次に、入力端子５１に遅延
時間測定用の信号１０１（図６（ａ）参照）が入力さ
れ、入力バッファ１および論理回路２を経由して信号１
０２（図６（ｂ）参照）として出力されて、被測定回路
３に入力されるとともに直接選択回路１１のＢ端子に入
力される。被測定回路３に入力された信号１０２は、当
該被測定回路３において遅延され、信号１０３（図６
（ｃ）参照）として出力されて選択回路１１のＡ端子に
入力される。選択回路１１においては、入力端子５３に
おいて設定され、入力バッファ１２を介して入力される
“Ｈ”レベルをＳ端子に受けて、Ａ端子に入力される被
測定回路３より出力された信号１０３が選択されて信号
１１３H （図６（ｄ）参照）として出力され、出力バッ
ファ８を介して信号１１４H （図６（ｆ）参照）として
出力端子５２より出力される。そして、この状態におけ
る被測定回路３を含む伝送経路の伝達遅延時間Ｔ
pd1 （図６参照）が測定される。
【０００４】次に、入力端子５３には“Ｌ”レベルが設
定される。入力信号１０１が、入力バッファ１および論
理回路２を経由して、被測定回路３および選択回路１１
のＢ端子に入力される動作経緯については、前述の入力
端子５３に“Ｈ”レベルが設定される場合と同様であ
る。入力端子５３に“Ｌ”レベルが設定されることによ
り、選択回路１１においては、入力バッファ１２を介し
て入力される“Ｌ”レベルをＳ端子に受けて、Ｂ端子に
入力される論理回路２より出力された信号１０２（図６
（ｂ）参照）が選択されて、信号１１３L （図６（ｅ）
参照）として出力され、出力バッファ８を介して信号１
１４L （図６（ｇ）参照）として出力端子５２より出力
される。そして、この状態における被測定回路３を含ま
ない伝送経路の伝達遅延時間Ｔpd2 （図６参照）が測定
される。そして、上記の伝達遅延時間Ｔpd1 とＴpd2 と
の差（Ｔpd1 −Ｔpd2 ）を求めることにより、被測定回
路３の伝達遅延時間を推定しているのが通例である。
定される。入力信号１０１が、入力バッファ１および論
理回路２を経由して、被測定回路３および選択回路１１
のＢ端子に入力される動作経緯については、前述の入力
端子５３に“Ｈ”レベルが設定される場合と同様であ
る。入力端子５３に“Ｌ”レベルが設定されることによ
り、選択回路１１においては、入力バッファ１２を介し
て入力される“Ｌ”レベルをＳ端子に受けて、Ｂ端子に
入力される論理回路２より出力された信号１０２（図６
（ｂ）参照）が選択されて、信号１１３L （図６（ｅ）
参照）として出力され、出力バッファ８を介して信号１
１４L （図６（ｇ）参照）として出力端子５２より出力
される。そして、この状態における被測定回路３を含ま
ない伝送経路の伝達遅延時間Ｔpd2 （図６参照）が測定
される。そして、上記の伝達遅延時間Ｔpd1 とＴpd2 と
の差（Ｔpd1 −Ｔpd2 ）を求めることにより、被測定回
路３の伝達遅延時間を推定しているのが通例である。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、被測定回路がフリップフロップま
たはメモリのように順序回路である場合には、入力の状
態遷移方向に対して出力の状態遷移方向が同相状態にあ
るものとは限らない。入力の状態遷移方向に対して出力
の状態遷移方向が逆相状態にある場合には、図６
（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）およ
び（ｇ）に示されるように、被測定回路３を含む第１の
伝送経路、および被測定回路３を含まない第２の伝送経
路に対応する伝達遅延時間Ｔpd1 およびＴpd2 は、それ
ぞれ以下に示すような数式により表わされる。但し、同
式において、入力バッファ１および論理回路２における
出力の電位レベルが“Ｌ”レベルから“Ｈ”レベルに遷
移する時の伝達遅延時間を、それぞれΔＴLH1 およびΔ
ＴLH2 とし、被測定回路３、選択回路１１および出力バ
ッファ８における、出力の電位レベルが“Ｌ”レベルか
ら“Ｈ”レベルに遷移する時の伝達遅延時間を、それぞ
れΔＴHL3 、ΔＴHL11およびΔHL8 とし、また、電位レ
ベルが“Ｈ”レベルから“Ｌ”レベルに遷移する時の伝
達遅延時間を、それぞれΔＴLH3 、ΔＴLH11およびΔ
LH8 としている。
集積回路においては、被測定回路がフリップフロップま
たはメモリのように順序回路である場合には、入力の状
態遷移方向に対して出力の状態遷移方向が同相状態にあ
るものとは限らない。入力の状態遷移方向に対して出力
の状態遷移方向が逆相状態にある場合には、図６
（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）およ
び（ｇ）に示されるように、被測定回路３を含む第１の
伝送経路、および被測定回路３を含まない第２の伝送経
路に対応する伝達遅延時間Ｔpd1 およびＴpd2 は、それ
ぞれ以下に示すような数式により表わされる。但し、同
式において、入力バッファ１および論理回路２における
出力の電位レベルが“Ｌ”レベルから“Ｈ”レベルに遷
移する時の伝達遅延時間を、それぞれΔＴLH1 およびΔ
ＴLH2 とし、被測定回路３、選択回路１１および出力バ
ッファ８における、出力の電位レベルが“Ｌ”レベルか
ら“Ｈ”レベルに遷移する時の伝達遅延時間を、それぞ
れΔＴHL3 、ΔＴHL11およびΔHL8 とし、また、電位レ
ベルが“Ｈ”レベルから“Ｌ”レベルに遷移する時の伝
達遅延時間を、それぞれΔＴLH3 、ΔＴLH11およびΔ
LH8 としている。
【０００６】 Ｔpd1 ＝ΔＴLH1 ＋ΔＴLH2 ＋ΔＴHL3 ＋ΔＴHL11＋ΔHL8 ……………(1) Ｔpd2 ＝ΔＴLH1 ＋ΔＴLH2 ＋ΔＴHL111 ＋ΔHL8 ………………………(2) 上記(1) 式および(2) 式より、図６（ｃ）に示されるよ
うに、被測定回路３から出力される信号１０３が“Ｈ”
レベルから“Ｌ”レベルに変わる場合の伝達遅延時間Δ
ＴHL3 は、次式にて与えられる。
うに、被測定回路３から出力される信号１０３が“Ｈ”
レベルから“Ｌ”レベルに変わる場合の伝達遅延時間Δ
ＴHL3 は、次式にて与えられる。
【０００７】 ΔＴHL3 ＝（Ｔpd1 −Ｔpd2 ）＋ΔＴLH11−ΔＴHL11＋ΔLH8 −ΔHL8 …(3) 従って、上述のように、単純に伝達遅延時間Ｔpd1 より
伝達遅延時間Ｔpd2 を差引くことにより、被測定回路の
伝達遅延時間を推測する方法は、上記(3) 式に示される
ように誤差が介入し、被測定回路の伝達遅延時間を正確
に測定することができないという欠点がある。
伝達遅延時間Ｔpd2 を差引くことにより、被測定回路の
伝達遅延時間を推測する方法は、上記(3) 式に示される
ように誤差が介入し、被測定回路の伝達遅延時間を正確
に測定することができないという欠点がある。
【０００８】
【課題を解決するための手段】第１の発明の半導体集積
回路は、所定の入力端子ならびに出力端子の間に、被測
定回路を含む第１の伝送経路と、前記被測定回路を含ま
ない第２の伝送経路とが設定されており、前記入力端子
に対する信号の入力に対応して、前記第１および第２の
伝送経路を経由して前記入力端子よりそれぞれ出力され
る第１の信号および第２の信号の伝達遅延時間を測定し
て、前記被測定回路の伝達遅延時間を計測する機能を有
する半導体集積回路において、前記第１の伝送経路に対
応する前記被測定回路の出力信号と、前記第２の伝送経
路に対応する前記被測定回路の入力信号とを入力して、
当該両信号の論理演算処理を行う第１のＥＸＯＲ回路
と、前記第１のＥＸＯＲ回路の出力を遅延させて出力す
る遅延回路と、前記第１ＥＸＯＲ回路の出力と前記遅延
回路の出力との論理演算処理を行う第２のＥＸＯＲ回路
とを含む状態遷移検出回路と、を少なくとも備えること
を特徴としている。
回路は、所定の入力端子ならびに出力端子の間に、被測
定回路を含む第１の伝送経路と、前記被測定回路を含ま
ない第２の伝送経路とが設定されており、前記入力端子
に対する信号の入力に対応して、前記第１および第２の
伝送経路を経由して前記入力端子よりそれぞれ出力され
る第１の信号および第２の信号の伝達遅延時間を測定し
て、前記被測定回路の伝達遅延時間を計測する機能を有
する半導体集積回路において、前記第１の伝送経路に対
応する前記被測定回路の出力信号と、前記第２の伝送経
路に対応する前記被測定回路の入力信号とを入力して、
当該両信号の論理演算処理を行う第１のＥＸＯＲ回路
と、前記第１のＥＸＯＲ回路の出力を遅延させて出力す
る遅延回路と、前記第１ＥＸＯＲ回路の出力と前記遅延
回路の出力との論理演算処理を行う第２のＥＸＯＲ回路
とを含む状態遷移検出回路と、を少なくとも備えること
を特徴としている。
【０００９】また、第２の発明の半導体集積回路は、所
定の入力端子ならびに出力端子の間に、被測定回路を含
む第１の伝送経路と、前記被測定回路を含まない第２の
伝送経路とが設定されており、前記入力端子に対する信
号の入力に対応して、前記第１および第２の伝送経路を
経由して前記出力端子よりそれぞれ出力される第１の信
号および第２の信号の伝達遅延時間を測定して、前記被
測定回路の伝達遅延時間を計測する機能を有する半導体
集積回路において、前記第１の伝送経路に対応する前記
被測定回路の出力信号と、前記第２の伝送経路に対応す
る前記被測定回路の入力信号とを入力して、当該両信号
の論理演算処理を行う第１のＥＸＮＯＲ回路と、前記第
１のＥＸＮＯＲ回路の出力を遅延させて出力する遅延回
路と、前記第１のＥＸＮＯＲ回路の出力と前記遅延回路
の出力との論理演算処理を行う第２のＥＸＮＯＲ回路と
を含む状態遷移検出回路と、を少なくとも備えることを
特徴としている。
定の入力端子ならびに出力端子の間に、被測定回路を含
む第１の伝送経路と、前記被測定回路を含まない第２の
伝送経路とが設定されており、前記入力端子に対する信
号の入力に対応して、前記第１および第２の伝送経路を
経由して前記出力端子よりそれぞれ出力される第１の信
号および第２の信号の伝達遅延時間を測定して、前記被
測定回路の伝達遅延時間を計測する機能を有する半導体
集積回路において、前記第１の伝送経路に対応する前記
被測定回路の出力信号と、前記第２の伝送経路に対応す
る前記被測定回路の入力信号とを入力して、当該両信号
の論理演算処理を行う第１のＥＸＮＯＲ回路と、前記第
１のＥＸＮＯＲ回路の出力を遅延させて出力する遅延回
路と、前記第１のＥＸＮＯＲ回路の出力と前記遅延回路
の出力との論理演算処理を行う第２のＥＸＮＯＲ回路と
を含む状態遷移検出回路と、を少なくとも備えることを
特徴としている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、被測
定回路３に対応して、入力バッファ１と、論理回路２
と、ＥＸＯＲ回路４と、遅延回路６およびＥＸＯＲ回路
７を含む状態遷移検出回路５と、出力バッファ８とを備
えて構成される。また、図２（ａ），（ｂ），（ｃ），
（ｄ），（ｅ），（ｆ）および（ｇ）に示されるのは、
実施例における動作を示す各部の信号波形図である。
ク図である。図１に示されるように、本実施例は、被測
定回路３に対応して、入力バッファ１と、論理回路２
と、ＥＸＯＲ回路４と、遅延回路６およびＥＸＯＲ回路
７を含む状態遷移検出回路５と、出力バッファ８とを備
えて構成される。また、図２（ａ），（ｂ），（ｃ），
（ｄ），（ｅ），（ｆ）および（ｇ）に示されるのは、
実施例における動作を示す各部の信号波形図である。
【００１２】図１において、被測定回路３を含む入力端
子５１および出力端子５２間の伝送経路における伝達遅
延時間Ｔpd1 を測定するために、入力端子５１に対し
て、遅延時間測定用の“Ｌ”レベルから“Ｈ”レベルに
立ち上がる信号１０１（図２（ａ）参照）が入力され
る。この入力信号１０１に対応して、入力バッファ１お
よび論理回路２を経由して信号１０２（図２（ｂ）参
照）として出力されて、被測定回路３に入力されるとと
もに直接ＥＸＯＲ回路４の一方の入力端に入力される。
被測定回路３に入力された信号１０２は、当該被測定回
路３において遅延された後、信号１０３（図２（ｃ）参
照）として反転出力され、ＥＸＯＲ回路４のもう一方の
入力端に入力される。ＥＸＯＲ回路４においては、信号
１０２と信号１０３との排他的論理和がとられ、信号１
０４（図２（ｄ）参照）として出力されて状態遷移検出
回路５に入力される。状態遷移検出回路５においては、
信号１０４は直接ＥＸＯＲ回路７の一方の入力端に入力
されるとともに、遅延回路６を経由して所定時間遅延さ
れた信号１０５が、ＥＸＯＲ回路７のもう一方の入力端
に入力される。ＥＸＯＲ回路７においては、これらの信
号１０４および１０５の排他的論理和がとられて信号１
０６（図２（ｆ）参照）として出力され、入出力バッフ
ァ８を介して信号１０７（図２（ｇ）参照）として出力
端子５２より出力される。そして、この状態における被
測定回路３を含む伝送経路の伝達遅延時間Ｔpd1 （図６
参照）が測定される。
子５１および出力端子５２間の伝送経路における伝達遅
延時間Ｔpd1 を測定するために、入力端子５１に対し
て、遅延時間測定用の“Ｌ”レベルから“Ｈ”レベルに
立ち上がる信号１０１（図２（ａ）参照）が入力され
る。この入力信号１０１に対応して、入力バッファ１お
よび論理回路２を経由して信号１０２（図２（ｂ）参
照）として出力されて、被測定回路３に入力されるとと
もに直接ＥＸＯＲ回路４の一方の入力端に入力される。
被測定回路３に入力された信号１０２は、当該被測定回
路３において遅延された後、信号１０３（図２（ｃ）参
照）として反転出力され、ＥＸＯＲ回路４のもう一方の
入力端に入力される。ＥＸＯＲ回路４においては、信号
１０２と信号１０３との排他的論理和がとられ、信号１
０４（図２（ｄ）参照）として出力されて状態遷移検出
回路５に入力される。状態遷移検出回路５においては、
信号１０４は直接ＥＸＯＲ回路７の一方の入力端に入力
されるとともに、遅延回路６を経由して所定時間遅延さ
れた信号１０５が、ＥＸＯＲ回路７のもう一方の入力端
に入力される。ＥＸＯＲ回路７においては、これらの信
号１０４および１０５の排他的論理和がとられて信号１
０６（図２（ｆ）参照）として出力され、入出力バッフ
ァ８を介して信号１０７（図２（ｇ）参照）として出力
端子５２より出力される。そして、この状態における被
測定回路３を含む伝送経路の伝達遅延時間Ｔpd1 （図６
参照）が測定される。
【００１３】上記による伝達遅延時間の測定において
は、状態遷移検出回路５を用いることがなくても、原理
的には、図２（ｄ）に示される信号１０４のパルス幅を
測定することにより、被測定回路３の伝達遅延時間が求
められることになるが、出力バッファ８を介して出力端
子５２においてこのパルス幅を測定する場合には、当該
パルスの立ち上がりおよび立ち下がりの各状態遷移方向
の差異に伴ない、前述のように、出力バッファ８におけ
るΔLH8 とΔHL8 の差分だけ測定結果に誤差を含むこと
になる。この誤差の要因を排除するために、本発明にお
いては、ＥＸＯＲ回路４の次段に状態遷移検出回路５を
設けて、これにより、少なくとも、状態遷移検出回路５
以降については、同一の状態遷移方向において伝達遅延
時間を測定することができるように考慮されている。従
って、本実施例においては、前述の従来例の場合とは異
なり、被測定回路３の伝達遅延時間は、図２（ｇ）に示
される出力１０７の時間Ｔpd1 を測定することにより、
信号の立ち上がりおよび立ち去がりにおける時間遅延に
よる誤差は未然に回避される。
は、状態遷移検出回路５を用いることがなくても、原理
的には、図２（ｄ）に示される信号１０４のパルス幅を
測定することにより、被測定回路３の伝達遅延時間が求
められることになるが、出力バッファ８を介して出力端
子５２においてこのパルス幅を測定する場合には、当該
パルスの立ち上がりおよび立ち下がりの各状態遷移方向
の差異に伴ない、前述のように、出力バッファ８におけ
るΔLH8 とΔHL8 の差分だけ測定結果に誤差を含むこと
になる。この誤差の要因を排除するために、本発明にお
いては、ＥＸＯＲ回路４の次段に状態遷移検出回路５を
設けて、これにより、少なくとも、状態遷移検出回路５
以降については、同一の状態遷移方向において伝達遅延
時間を測定することができるように考慮されている。従
って、本実施例においては、前述の従来例の場合とは異
なり、被測定回路３の伝達遅延時間は、図２（ｇ）に示
される出力１０７の時間Ｔpd1 を測定することにより、
信号の立ち上がりおよび立ち去がりにおける時間遅延に
よる誤差は未然に回避される。
【００１４】しかし、状態遷移検出回路５においては、
前段より出力される信号の状態遷移方向に依存すること
なく、常時同一の信号が出力されるように形成されてい
るが、ＥＸＯＲ回路４においては、その入力信号が被測
定回路３を経由して入力される信号１０３（図２（ｃ）
参照）である場合においては、入力信号１０１に対して
逆相で入力され、また被測定回路３を経由しない場合に
は、信号１０２として同相で入力されている。これによ
るＥＸＯＲ回路４における伝達遅延時間の差異により、
被測定回路３の伝達遅延時間測定上の誤差が生じる可能
性があるが、ＥＸＯＲ回路子４における同相・逆相入力
に対応する伝達遅延時間の差異は、最新のＣＭＯＳ（相
補型金属酸化膜電界効果トランジスタ）半導体集積回路
の場合には高々０．１〜０．２ｎｓ程度であり、本半導
体集積回路による伝達遅延時間の測定上問題にはならな
い。
前段より出力される信号の状態遷移方向に依存すること
なく、常時同一の信号が出力されるように形成されてい
るが、ＥＸＯＲ回路４においては、その入力信号が被測
定回路３を経由して入力される信号１０３（図２（ｃ）
参照）である場合においては、入力信号１０１に対して
逆相で入力され、また被測定回路３を経由しない場合に
は、信号１０２として同相で入力されている。これによ
るＥＸＯＲ回路４における伝達遅延時間の差異により、
被測定回路３の伝達遅延時間測定上の誤差が生じる可能
性があるが、ＥＸＯＲ回路子４における同相・逆相入力
に対応する伝達遅延時間の差異は、最新のＣＭＯＳ（相
補型金属酸化膜電界効果トランジスタ）半導体集積回路
の場合には高々０．１〜０．２ｎｓ程度であり、本半導
体集積回路による伝達遅延時間の測定上問題にはならな
い。
【００１５】次に、図３は本発明の第２の実施例を示す
ブロック図である。図３に示されるように、本実施例
は、被測定回路３に対応して、入力バッファ１と、論理
回路２と、ＥＸＮＯＲ回路９と、遅延回路６およびＥＸ
ＮＯＲ回路１０を含む状態遷移検出回路５と、出力バッ
ファ８とを備えて構成される。また、図４（ａ），
（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）および（ｇ）
に示されるのは、本実施例における動作を示す各部の信
号波形図である。
ブロック図である。図３に示されるように、本実施例
は、被測定回路３に対応して、入力バッファ１と、論理
回路２と、ＥＸＮＯＲ回路９と、遅延回路６およびＥＸ
ＮＯＲ回路１０を含む状態遷移検出回路５と、出力バッ
ファ８とを備えて構成される。また、図４（ａ），
（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）および（ｇ）
に示されるのは、本実施例における動作を示す各部の信
号波形図である。
【００１６】図３において、前述の図１の第１の実施例
との対比により明らかなように、本実施例と第１の実施
例との相違点は、本実施例においては、図１のＥＸＯＲ
回路４および７が、本実施例においては、それぞれＥＸ
ＮＯＲ回路９および１０に置換えられていることであ
る。本実施例においても、被測定回路３を含む入力端子
５１および出力端子５２間の伝送経路における伝達遅延
時間Ｔpd1 を測定するために、入力端子５１に対して、
遅延時間測定用の“Ｌ”レベルから“Ｈ”レベルに立ち
上がる信号１０１（図４（ａ）参照）が入力される。こ
の入力信号１０１に対応して、入力バッファ１および論
理回路２を経由して信号１０２（図４（ｂ）参照）とし
て出力されて、被測定回路３に入力されるとともに直接
ＥＸＮＯＲ回路９の一方の入力端に入力される。被測定
回路３に入力された信号１０２は、当該被測定回路３に
おいて遅延された後、信号１０３（図４（ｃ）参照）と
して反転出力され、ＥＸＮＯＲ回路９のもう一方の入力
端に入力される。以上の信号１０２および１０３が出力
されるまでの動作については、第１の実施例の場合と同
様である。
との対比により明らかなように、本実施例と第１の実施
例との相違点は、本実施例においては、図１のＥＸＯＲ
回路４および７が、本実施例においては、それぞれＥＸ
ＮＯＲ回路９および１０に置換えられていることであ
る。本実施例においても、被測定回路３を含む入力端子
５１および出力端子５２間の伝送経路における伝達遅延
時間Ｔpd1 を測定するために、入力端子５１に対して、
遅延時間測定用の“Ｌ”レベルから“Ｈ”レベルに立ち
上がる信号１０１（図４（ａ）参照）が入力される。こ
の入力信号１０１に対応して、入力バッファ１および論
理回路２を経由して信号１０２（図４（ｂ）参照）とし
て出力されて、被測定回路３に入力されるとともに直接
ＥＸＮＯＲ回路９の一方の入力端に入力される。被測定
回路３に入力された信号１０２は、当該被測定回路３に
おいて遅延された後、信号１０３（図４（ｃ）参照）と
して反転出力され、ＥＸＮＯＲ回路９のもう一方の入力
端に入力される。以上の信号１０２および１０３が出力
されるまでの動作については、第１の実施例の場合と同
様である。
【００１７】ＥＸＮＯＲ回路９においては、信号１０２
と信号１０３との排他的論理和がとられ、信号１０８
（図４（ｄ）参照）として出力されて状態遷移検出回路
５に入力される。状態遷移検出回路５においては、信号
１０８は直接ＥＸＮＯＲ回路１０の一方の入力端に入力
されるとともに、遅延回路６を経由して所定時間遅延さ
れた信号１０９（図４（ｅ）参照）が、ＥＸＮＯＲ回路
１０のもう一方の入力端に入力される。ＥＸＮＯＲ回路
１０においては、これらの信号１０８および１０９の排
他的論理和がとられて信号１１０（図４（ｆ）参照）と
して出力され、出力バッファ８を介して信号１１１（図
４（ｇ）参照）として出力端子５２より出力される。そ
して、この状態における被測定回路３を含む伝送経路の
伝達遅延時間Ｔpd1 （図４（ｇ）参照）が測定される。
本実施例においては、信号１０８，１０９，１１０およ
び１１１が、これらの信号に対応する前述の第１の実施
例における信号１０４，１０５，１０６および１０７に
対して、それぞれ反転レベルの関係となるが、被測定回
路３の伝達遅延時間の測定にかかわる動作については同
様であり、本実施例においても、上述のように、図４
（ｇ）に示される出力信号１１１における時間Ｔpd1 を
測定することにより、被測定回路３の伝達遅延時間が、
高々０．２〜０．３ｎｓ程度の誤差範囲内において測定
される。
と信号１０３との排他的論理和がとられ、信号１０８
（図４（ｄ）参照）として出力されて状態遷移検出回路
５に入力される。状態遷移検出回路５においては、信号
１０８は直接ＥＸＮＯＲ回路１０の一方の入力端に入力
されるとともに、遅延回路６を経由して所定時間遅延さ
れた信号１０９（図４（ｅ）参照）が、ＥＸＮＯＲ回路
１０のもう一方の入力端に入力される。ＥＸＮＯＲ回路
１０においては、これらの信号１０８および１０９の排
他的論理和がとられて信号１１０（図４（ｆ）参照）と
して出力され、出力バッファ８を介して信号１１１（図
４（ｇ）参照）として出力端子５２より出力される。そ
して、この状態における被測定回路３を含む伝送経路の
伝達遅延時間Ｔpd1 （図４（ｇ）参照）が測定される。
本実施例においては、信号１０８，１０９，１１０およ
び１１１が、これらの信号に対応する前述の第１の実施
例における信号１０４，１０５，１０６および１０７に
対して、それぞれ反転レベルの関係となるが、被測定回
路３の伝達遅延時間の測定にかかわる動作については同
様であり、本実施例においても、上述のように、図４
（ｇ）に示される出力信号１１１における時間Ｔpd1 を
測定することにより、被測定回路３の伝達遅延時間が、
高々０．２〜０．３ｎｓ程度の誤差範囲内において測定
される。
【００１８】
【発明の効果】以上説明したように、本発明は、被測定
回路を含む第１の伝送経路と、前記被測定回路を含まな
い第２の伝送経路とに対応して、これらの２伝送経路よ
り出力される信号に対する排他的論理演算ならびにレベ
ルの状態遷移方向を検出する手段を備えることにより、
前記２伝送経路以降における信号の立ち上がり／立ち下
がりに起因する遅延差異を排除して、被測定回路の伝達
遅延時間を精度よく測定することができるという効果が
ある。
回路を含む第１の伝送経路と、前記被測定回路を含まな
い第２の伝送経路とに対応して、これらの２伝送経路よ
り出力される信号に対する排他的論理演算ならびにレベ
ルの状態遷移方向を検出する手段を備えることにより、
前記２伝送経路以降における信号の立ち上がり／立ち下
がりに起因する遅延差異を排除して、被測定回路の伝達
遅延時間を精度よく測定することができるという効果が
ある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における動作例を示す信号波形図
である。
である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】第２の実施例における動作例を示す信号波形図
である。
である。
【図５】従来例を示すブロック図である。
【図６】従来例における動作例を示す信号波形図であ
る。
る。
【符号の説明】 １，１２ 入力バッファ ２ 論理回路 ３ 被測定回路 ４，７ ＥＸＯＲ回路 ５ 状態遷移検出回路 ６ 遅延回路 ８ 出力バッファ ９，１０ ＥＸＮＯＲ回路 １１ 選択回路
Claims (2)
- 【請求項１】 所定の入力端子ならびに出力端子の間
に、被測定回路を含む第１の伝送経路と、前記被測定回
路を含まない第２の伝送経路とが設定されており、前記
入力端子に対する信号の入力に対応して、前記第１およ
び第２の伝送経路を経由して前記入力端子よりそれぞれ
出力される第１の信号および第２の信号の伝達遅延時間
を測定して、前記被測定回路の伝達遅延時間を計測する
機能を有する半導体集積回路において、 前記第１の伝送経路に対応する前記被測定回路の出力信
号と、前記第２の伝送経路に対応する前記被測定回路の
入力信号とを入力して、当該両信号の論理演算処理を行
う第１のＥＸＯＲ回路と、 前記第１のＥＸＯＲ回路の出力を遅延させて出力する遅
延回路と、前記第１のＥＸＯＲ回路の出力と前記遅延回
路の出力との論理演算処理を行う第２のＥＸＯＲ回路と
を含む状態遷移検出回路と、 を少なくとも備えることを特徴とする半導体集積回路。 - 【請求項２】 所定の入力端子ならびに出力端子の間
に、被測定回路を含む第１の伝送経路と、前記被測定回
路を含まない第２の伝送経路とが設定されており、前記
入力端子に対する信号の入力に対応して、前記第１およ
び第２の伝送経路を経由して前記出力端子よりそれぞれ
出力される第１の信号および第２の信号の伝達遅延時間
を測定して、前記被測定回路の伝達遅延時間を計測する
機能を有する半導体集積回路において、 前記第１の伝送経路に対応する前記被測定回路の出力信
号と、前記第２の伝送経路に対応する前記被測定回路の
入力信号とを入力して、当該両信号の論理演算処理を行
う第１のＥＸＮＯＲ回路と、 前記第１のＥＸＮＯＲ回路の出力を遅延させて出力する
遅延回路と、前記第１のＥＸＮＯＲ回路の出力と前記遅
延回路の出力との論理演算処理を行う第２のＥＸＮＯＲ
回路とを含む状態遷移検出回路と、 を少なくとも備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075982A JPH06289096A (ja) | 1993-04-01 | 1993-04-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075982A JPH06289096A (ja) | 1993-04-01 | 1993-04-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06289096A true JPH06289096A (ja) | 1994-10-18 |
Family
ID=13591985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075982A Withdrawn JPH06289096A (ja) | 1993-04-01 | 1993-04-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06289096A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011027462A (ja) * | 2009-07-22 | 2011-02-10 | Tokai Rika Co Ltd | 半導体検査方法 |
| WO2012059986A1 (ja) * | 2010-11-02 | 2012-05-10 | 富士通株式会社 | 遅延測定回路、および遅延測定方法 |
-
1993
- 1993-04-01 JP JP5075982A patent/JPH06289096A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011027462A (ja) * | 2009-07-22 | 2011-02-10 | Tokai Rika Co Ltd | 半導体検査方法 |
| WO2012059986A1 (ja) * | 2010-11-02 | 2012-05-10 | 富士通株式会社 | 遅延測定回路、および遅延測定方法 |
| US8624649B2 (en) | 2010-11-02 | 2014-01-07 | Fujitsu Limited | Delay measuring circuit and delay measuring method |
| JPWO2012059986A1 (ja) * | 2010-11-02 | 2014-05-12 | 富士通株式会社 | 遅延測定回路、および遅延測定方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |