JPH0352168A - 位相誤差検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディスク装置で使用される位相同期発振回路の
構戊要素である位相誤差検出回路に係り、特に入力デー
タ信号である、ディスクから読み出されるデータパルス
信号のデータレートが変［ヒする場合の位相誤差検出技
術に関する。

（従来の技術） ディスク装置で使用される位相同期発振回路は、楕成要
素的には周知の位相ロックループ（ＰＬＬ）と同様であ
って、例えば第２図に示すように、位相誤差検出回路３
１とローパスフィルタ３２と電圧制御発振回路３３とで
構成され、入力データ信号ＳＬ．に位相同期化すべく入
力データ信号Ｓｌ．とクロック信号Ｓｌｂ間の位相比較
を行い電圧制御発振回路３３の発振周波数を制御する動
作も同様であるが、位相誤差検出回路３１に特筆すべき
点がある。

即ち、入力データ信号ＳＬ．（ディスクから読み出され
たデータパルス信号）とクロック信号Ｓｌｂ（電圧制御
発振回路３３の出力クロック信号）間の位相誤差検出は
クロック信号Ｓｌｂの±πラジアンに相当する時間内に
おいて行う必要があるが、入力データ信号ＳＬ．には“
゜１゛゜パルス列に欠落がある． そこで、従来の位相誤差検出回路では、通常はインアク
テ冫ブで、入力データ信号Ｓ１ｌｌの入力があったとき
アクティブとなり位相誤差検出をなし得るようにするた
めにデータパルス検出回路を設けるとともに、検出信号
を所定時間宛遅延させる遅延回路を設け、当該遅延時間
としてクロック信号Ｓｌｂの例えばπラジアンに相当す
る時間を固定的に設定する．そして、例えば第３図に示
すように、入力データ信号ＳＬ．の検出後であって遅延
時間の経過前にクロック信号Ｓｌｂの入力があれば位相
遅れと判定し、また、遅延時間の経過後にクロック信号
Ｓ　１　ｂの入力があれば位相進みと判定し、クロック
信号Ｓｌｂの入力時点（即ち立ち上り時点）と遅延時間
の経過時点（即ち遅延回路出力信号の立ち下り時点）と
の時間差をパルス幅とする位相遅れ信号Ｓ２ｂ（第３図
（５〉）、位相進み信号Ｓ２１（第３図（４））を出力
する．なお、遅延時間は、２πラジアンに相当する時間
に設定される場合もある．また、位相誤差信号の出力方
式には各種の方式があることは良く知られている通りで
ある． （発明が解決しようとする課題〉 ところで、従来のディスクは一定のデータレートで書き
込みが行われるので、記録密度は外周に向かって順々に
疎になっている．そこで、近年、記憶容量を高める一方
策として線密度を一定にしようとする所謂ゾーンピット
レコード方式が提案され実用化されようとしている．つ
まり、この方式によると、データレートは一定とはなら
ず、読み出し位置によって異なるということになる．そ
うすると、位相同期発振回路では、入力データ信号の周
波数の変化に伴い、これに位相同期化すべく電圧制御発
振回路の発振周波数を変更するので、上述したように遅
延時間を固定的に設定すると、位相誤差検出領域が電圧
制御発振回路の出力クロック信号の±πラジアンとはな
らなくなるという問題がある． 本発明は、このような問題に鑑みなされたもので、その
目的は、位相同期発振回路の位相同期した周波数が変化
しても、それとは無関係に電圧制御発振回路の出力クロ
ック信号の±πラジアンを位相誤差検出領域とすること
ができる位相誤差検出回路を提供することにある． （　ｉ！！！題を解決するための手段）前記目的を達或
するために、本発明の位相誤差検出回路は次の如き構成
を有する． 即ち、本発明の位相誤差検出回路は、ディスク装置で使
用される位相同期発振回路の構成要素である位相誤差検
出回路であって、ディスクから読み出されたデータパル
ス信号の入力を検出するデータバルス検出回路とそのデ
ータパルス検出信号を所定時間遅延させる第１の遅延回
路とを備え、当該遅延時間内において前記位相同期発振
回路の楕成要素である電圧制御発振回路の出力クロック
信号の入力の有無を検出して位相の進遅を決定し、遅延
時間の経過時点と出力クロック信号の入力時点間の時間
差から位相誤差信号を形成出力する位相誤差検出回路に
おいて；　前記出力クロック信号を所定時間遅延させる
第２の遅延回路と；　前記出力クロック信号と前記第２
の遅延回路の出力信号間の位相差に応じた電圧制御信号
を形成出力する位相比較回路と；　を設け、前記第１お
よび第２の遅延回路は、信号路とアース間に介在するコ
ンデンサと；　当該信号路に介在し前記電圧制御信号が
ゲートに印加されるＭＯＳトランジスタと；　で構成さ
れる時定数回路の１個または複数個で以て前記遅延時間
を形成すること；　を特徴とするものである． （作　用） 次に、前記の如く構成される本発明の位相誤差検出回路
の作用を説明する． 例えば、第１の遅延回路は１＠の時定数回路を有し、第
２の遅延回路は直列に配置される２個の時定数回路を有
するとする．また、各時定数回路においてはコンデンサ
はそれぞれ同値であり、電圧制御信号によってゲート電
圧が制御されるＭＯＳトランジスタのオン抵抗もそれぞ
れ同値であるとする． 第２の遅延回路の出力信号の位相がクロック信号の位相
よりも進んでいるときは、位相比較回路の出力たる電圧
制御信号はオン抵抗を大きくすべく発生し、遅延時間を
増加させる．逆の場合にはオン抵抗を小さくし遅延時間
を減少させるようにすることができる． 要するに、データパルス信号の周波数が変化し、これに
伴い位相同期した周波数が変化しても、位相比較回路の
２人力の位相を一致させることができる．このとき、両
入力はクロック信号の１周期宛ずれた等しい位相関係と
なる．すると、前記の仮定から、第２の遅延回路におけ
る２つの時定数回路の遅延時間はそれぞれクロック信号
の１／２周期に相当する時間となり、その結果第１の遅
延回路の遅延時間もクロック信号の１／２周期、即ち、
πラジアンに相当する時間ということになる。

斯くして、第１の遅延回路における遅延時間は電圧制御
発振回路の発振周波数の変化に追随して変化し、しかも
、その変化したクロック信号におけるπラジアンあるい
は２πラジアンに相当する時間を遅延時間とすることが
できるので、クロック信号の±πラジアンの範囲内にお
いて位相誤差検出を行うとする要件を常に満足すること
ができることになる． （実　施　例） 以下、本発明の実施例を添付図面を参照して説明する． 第１図は本発明の一実施例に係る位相誤差検出回路を示
す．第１図において、１，２は（第２の）遅延回路、３
は（第１の）遅延回路、４は位相比較回路、５．６は所
謂データパルス検出回路を構成するフリップフロッ１回
路、７．８は位相誤差信号を形成出力するフリップフロ
ツプ回路、１５は論理和回路であり、遅延回路１〜同３
はＬＳＩ化を考慮してそれぞれ同一構成となっている．
即ち、遅延回路１〜同３は、入力段と出力段のインバー
タ回路９〜同１４の段間に介在するＭＯＳトランジスタ
１６〜同１８と、その出力端とアース間に介在するコン
デンサ１９〜同２１とからなる時定数回路を備える． クロック信号Ｓｌｂは、フリップフロツプ回路（以下、
ｒＦＦ』）８のデータ入力端子Ｄに印加される他、位相
比較回路４の一方の入力端子に直接印加され、また遅延
回路１と同２を介して位相比較回路４の他方の入力端子
に印加される．そして、位相比較回路４の出力（電圧制
御信号）Ｓ４が各ＭＯＳ｝ランジスタ（１６〜１８〉の
ゲートに印加される． 入力データ信号Ｓｌ．はＦＦ５のデータ入力端子Ｄに印
加され、ＦＦ５のＱ出力端子はＦＦ６のデータ入力端子
Ｄに接続され、Ｑ出力端子は遅延回路３の入力端とＦＦ
７のデータ入力端子に接続される，そして、このＦＦ５
のリセット端子Ｒには遅延回路３の出力信号が印加され
る．ＦＦ６のＱ出力端子はＦＦ７と同８のリセット端子
Ｒに接続される，ＦＦ７と同８のＱ出力端子の信号は論
理和回路１５を介してＦＦ６のリセット端子Ｒに印加さ
れる． なお、ＦＦ７のＱ出力端子がらは位相進み信号Ｓ２．が
、ＦＦ８のＱ出力端子からは位相遅れ信号Ｓ２ｂがそれ
ぞれ出力される． 以上の構成において、電圧ＩＩＩ御発振回路がら入力す
るクロック信号Ｓｌｂとこれが遅延回路１と同２で２段
に遅延された遅延信号Ｓ１２との位相比較が位相比較回
路４にて行われる．位相比較回路４は両入力の位相差に
比例した電圧値がらなる電圧制御信号Ｓ４を形成出力す
るが、遅延信号Ｓ１２の位相がクロック信号Ｓｌｂの位
相よりも進んでいるときは電圧値を低下させる．その結
果、ＭＯＳ｝ランジスタ１６と同１７のオン抵抗が増加
し、遅延回路ｌと同２における遅延時間がそれぞれ増加
し、遅延信号Ｓ１２の位相はクロック信号Ｓｌｂの位相
と等しくなる向きに遅らされる．逆に、遅延信号Ｓ１２
の位相がクロック信号Ｓｌｂの位相よりも遅れている場
合には、位相比較回路４は電圧制御信号Ｓ４の電圧値を
上げるように動作する．その結果、ＭＯＳ｝ランジスタ
１６と同１７のオン抵抗が減少し、遅延時間がそれぞれ
減少し、遅延信号Ｓ１２の位相はクロック信号Ｓｌｂと
等しくなる向きに進まされる．なお、遅延回路３におい
てもその遅延時間が同様に増減変更されることは言うま
でもない。

以上の動作の結果、遅延信号ＳＬ２とクロック信号Ｓｌ
ｂの位相が一致したとき、両者はクロック信号Ｓ１ｂの
１周期Ｔずれた位相関係にある．そこで、遅延回路１〜
同３の各構成要素の電気的特性を等しくすれば、遅延時
間は同一になるが、遅延回路１と同２で１周期Ｔの遅延
時間であるから、遅延回路３の遅延時間はＴ／２、即ち
、クロック信号Ｓｌｂのπラジアンに相当する時間とい
うことになる．これは従来例で固定的に設定した場合の
値と同じであるが、周波数の変化することがある実際の
クロック信号Ｓｌｂについての値である点で異なる． 次に、位相誤差検出動作を説明する．入カデータ信号Ｓ
ｌ．の入力以前では当該回路はインアクティブであり、
入力データ信号Ｓｌ．が入力すると、ＦＦ５はその立ち
上がりに応答してＱ出力端子に゛′１”を出力し、Ｑ出
力端子を“１″→”　ｏ　”とする．すると、ＦＦ５の
Ｑ出力端子の“０”→“１″の変化に応答してＦＦ６が
Ｑ出力端子を゛１″にし、これによりＦＦ７とＦＦ８は
リセット状態が解除され、位相誤差検出動作可能状態、
つまり、アクティブになる．一方、遅延回路３では、Ｆ
Ｆ５のＱ出力端子が″Ｏ′となったことに応答して計時
動作を開始し、クロック信号Ｓｌｂのπラジアンに相当
する時間を経過すると、ＦＦ５にリセット信号を出力す
る．つまり、ＦＦ５は遅延時間を経過した時点でリセッ
トされる．そこで、ＦＦ５がリセットされる以前の遅延
時間内においてクロック信号Ｓｌｂが入力すると、それ
に応答してＦＦ８はＱ出力端子を゛０“→゛″１”に、
Ｑ出力端子を“１”→゛０”にする．しかし、ＦＦ７の
Ｑ出力端子は“１”であるがら、論理和回路１５の出力
は“１”であり、ＦＦ６はこの時点ではリセットされな
い．その後遅延時間の経過時点でＦＦ５がリセットされ
ると、ＦＦ５はＱ出力端子を“０“→”　１　”にする
ので、ＦＦ７はＱ出力端子を“Ｏ”→゛１”に、Ｑ出力
端子を゜“１″→“０”にする．すると、論理和回路１
５の出力は“１″→“゜０”となるがら、この時点でＦ
Ｆ６はリセットされ、Ｑ出力端子が“１″→゛０”とな
り、ＦＦ７とＦＦ８が同時にリセットされる．その結果
、ＦＦ７はＱ出力端子を直ちに゛０゜“にするがＦＦ８
のＱ出力端子はクロック信号Ｓ１ｂの入力時点から遅延
時間の経過時点までの期間内“１”となり、その時間幅
をパルス幅とする位相遅れ信号Ｓ２ｂが出力されること
になる．以上が第３図（５）に相当する動作である．一
方，クロック信号Ｓ　１　ｂの入力以前に遅延時間が経
過すると、その経過時点でＦＦ５がリセットされＱ出力
端子が゛″Ｏ″→”　１　”となるので、それに応答し
てＦＦ７はＱ出力端子を“Ｏｎ→“１”に、Ｏ出力端子
を”１”→“Ｏ”にする．しかし、この時点ではＦＦ６
はリセットされないことは前述と同様である．その後ク
ロック信号Ｓｌｂが入力すると、それに応答してＦＦ８
はＱ出力端子を゛″０“→゛′１”に、Ｑ出力端子を゛
１”→″“０”にする．すると、論理和回路１５の出力
が゛１”→“０”となり、ＦＦ６がリセットされ、これ
によりＦＦ７とＦＦ８が同時にリセットされる．その結
果、ＦＦ８はＱ出力端子を直ちに“０”にするが、ＦＦ
７のＱ出力端子は遅延時間の経過時点からクロック信号
Ｓ　１　ｂの入力時点までの期間内“１”となり、その
時間幅をパルス幅とする位相進み信号Ｓ２．が出力され
ることになる．以上が第３図（４）に相当する動作であ
る．なお、第１図において、遅延回路１と同２を遅延回
路３の位置に設け、遅延回路３を遅延回路１と同２の位
置に設ける、さらには遅延回路の個数を増加させる等、
任意の構成が可能であることは言うまでもない． （発明の効果） 以上説明したように、本発明の位相誤差検出回路によれ
ば、第１の遅延回路における遅延時間を電圧制御発振回
路の発振周波数の変化に追随して変化させ得るようにし
たので、位相同期発振回路に入力されるデータパルス信
号の周波数が変化し、電圧制御発振回路の発振周波数が
変化しても、電圧制御発振回路の出力クロック信号の±
πラジアンの範囲内において位相誤差検出を行うとする
要件を常に満足することができる効果がある．なお、第
１および第２の遅延回路における時定数回路は、ＭｏＳ
トランジスタとコンデンサとからなるので、ＬＳＩ化に
適した位相誤差検出回路を提供できるという効果もある
．

【図面の簡単な説明】

第１図は本発明の一実施例に係る位相誤差検出回路の構
成ブロック図、第２図は位相同期発振回路の構成ブロッ
ク図、第３図は位相誤差動作のタイムチャートである． １，２・・・・・・（第２の〉遅延回路、　３・・・・
・・（第１の）遅延回路、　４・・・・・・位相比較回
路、　５，６，７．８・・・・・・フリップフロップ回
路、９〜１４・・・・・・インバータ回路、　　１５・
・・・・・論埋和回路、　　１６，１７．１８・・・・
・・ＭＯＳ？−ランジスタ、　　１９，２０．２１・・
・・・・コンデンサ、３１・・・・・・位相誤差検出回
路、　３２・・・・・・ローパスフィルタ回路、　３３
・・・・・・電圧制御発振回路。

Claims (1)

【特許請求の範囲】
1. ディスク装置で使用される位相同期発振回路の構成要素
   である位相誤差検出回路であって、ディスクから読み出
   されたデータパルス信号の入力を検出するデータパルス
   検出回路とそのデータパルス検出信号を所定時間遅延さ
   せる第１の遅延回路とを備え、当該遅延時間内において
   前記位相同期発振回路の構成要素である電圧制御発振回
   路の出力クロック信号の入力の有無を検出して位相の進
   遅を決定し、遅延時間の経過時点と出力クロック信号の
   入力時点間の時間差から位相誤差信号を形成出力する位
   相誤差検出回路において；前記出力クロック信号を所定
   時間遅延させる第２の遅延回路と；前記出力クロック信
   号と前記第２の遅延回路の出力信号間の位相差に応じた
   電圧制御信号を形成出力する位相比較回路と；を設け、
   前記第１および第２の遅延回路は、信号路とアース間に
   介在するコンデンサと；当該信号路に介在し前記電圧制
   御信号がゲートに印加されるＭＯＳトランジスタと；で
   構成される時定数回路の１個または複数個で以て前記遅
   延時間を形成すること；を特徴とする位相誤差検出回路
   。