JPS59135931A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS59135931A JPS59135931A JP58010741A JP1074183A JPS59135931A JP S59135931 A JPS59135931 A JP S59135931A JP 58010741 A JP58010741 A JP 58010741A JP 1074183 A JP1074183 A JP 1074183A JP S59135931 A JPS59135931 A JP S59135931A
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- JP
- Japan
- Prior art keywords
- circuit
- phase
- signal
- output
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 abstract description 4
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000010363 phase shift Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、磁気記憶装置の再生回路に使用する位相同期
回路に関する。
回路に関する。
従来、この種の磁気記憶装置に使用される位相同期回路
は、第１図に示すように１反転回路１とゲート回路２．
３． ４により構成される入力信号切換回路１位相比
較器５、フィルタ回路６．および電圧制御発振回路７で
構成されている。この回路は、 ａ、 ｂ二つの入力
信号パルスをＣの切換信号により選択し、ｄの信号とし
て出力し１位相比較器５により出力信号パルスｇと前記
入力信号パルスｄとの位相を比較し、その位相誤差信号
をフィルタ回路６を通して電圧制御発振器７に印加し、
ｄと位相同期した出力信号パルスｇを発生するものであ
る。この回路によると、当初ａで位相同期が安定した状
態で、ａと非同期であるｂに切換った場合、ｂとｇとの
位相差が位相比較器５の検出不能領域に入ることがあり
、位相誤差信号が生成できず位相同期が不可能になる欠
点がある。
は、第１図に示すように１反転回路１とゲート回路２．
３． ４により構成される入力信号切換回路１位相比
較器５、フィルタ回路６．および電圧制御発振回路７で
構成されている。この回路は、 ａ、 ｂ二つの入力
信号パルスをＣの切換信号により選択し、ｄの信号とし
て出力し１位相比較器５により出力信号パルスｇと前記
入力信号パルスｄとの位相を比較し、その位相誤差信号
をフィルタ回路６を通して電圧制御発振器７に印加し、
ｄと位相同期した出力信号パルスｇを発生するものであ
る。この回路によると、当初ａで位相同期が安定した状
態で、ａと非同期であるｂに切換った場合、ｂとｇとの
位相差が位相比較器５の検出不能領域に入ることがあり
、位相誤差信号が生成できず位相同期が不可能になる欠
点がある。
本発明の目的は１位相比較器の位相検出不能領域による
誤動作を除去した回路を提供することである。
誤動作を除去した回路を提供することである。
本発明の回路は入力信号パルスと位相が同期した出力信
号パルスを発生する位相同期回路で、印加された信号に
対応して前記の入力信号パルスと出力信号パルスとの位
相差を強制・的に変化させる手段を有する。
号パルスを発生する位相同期回路で、印加された信号に
対応して前記の入力信号パルスと出力信号パルスとの位
相差を強制・的に変化させる手段を有する。
位相同期回路の引込み動作は、入出力信号パルス間の初
期位相が１位相比較器の位相検出可能領域内であれば、
所定の時間後に必ず入出力信号パルス間の同期化が完了
するが、初期位相が位相検出不能領域内であれば同期化
に多大な時間を費す。
期位相が１位相比較器の位相検出可能領域内であれば、
所定の時間後に必ず入出力信号パルス間の同期化が完了
するが、初期位相が位相検出不能領域内であれば同期化
に多大な時間を費す。
本発明は、引込み動作の開始より前記の所定時間後に位
相検出不能領域を脱出するにたる小さな位相ステップを
入出力信号パルス間に加えることにより、いかなる場合
でも位相検出可能領域に入ることができるという原理に
基づく。
相検出不能領域を脱出するにたる小さな位相ステップを
入出力信号パルス間に加えることにより、いかなる場合
でも位相検出可能領域に入ることができるという原理に
基づく。
次に１本発明の実施例を図面を参照して詳細に説明する
。
。
第２図は、本発明の一実施例のブロック図を、また第３
図は第２図の実施例の入力の波形と主な部分の波形を示
す波形図である。
図は第２図の実施例の入力の波形と主な部分の波形を示
す波形図である。
第２図を参照すると、本実施例はインバータ回路１１，
１６、ＮＡＮＤ回路１２．１３．１４．１７゜１８．２
０．ワンショット回路１５、遅延回路１９、位相比較器
２１、フィルタ回路２２および電圧制御発振器２３を含
み、これらはそれぞれ第２図に示すように結線されてい
る。
１６、ＮＡＮＤ回路１２．１３．１４．１７゜１８．２
０．ワンショット回路１５、遅延回路１９、位相比較器
２１、フィルタ回路２２および電圧制御発振器２３を含
み、これらはそれぞれ第２図に示すように結線されてい
る。
さて、第２図および第３図を参照して本実施例の動作を
説明する。
説明する。
第２図および第３図のａ、 ｂは入力信号を示し。
またＣは切換え信号である。ｄはＣの立ち上がりにより
作られたワンショットの信号であり、ｅはＣにより出力
信号がｂからａにかわった信号である。ｆはｄがＶレベ
ルの時ｅの信号であり、ｄがＬ レベルの時ｅの信号を
遅延回路゛１９により所定時間遅らせた信号である。
作られたワンショットの信号であり、ｅはＣにより出力
信号がｂからａにかわった信号である。ｆはｄがＶレベ
ルの時ｅの信号であり、ｄがＬ レベルの時ｅの信号を
遅延回路゛１９により所定時間遅らせた信号である。
位相比較器２１の出力は、ＮＡＮＤ回路２０の出力信号
ｆと電圧制御発振器２３の出力との位相差に相当する電
圧を出力する。フィルタ回路２２は入力信号を平滑し、
電圧制御発振器２３は入力電圧により制御された周波数
の信号を出力する。ワンショット回路１５により作られ
るパルス幅は位相比較器２１、フィルタ回路２２１発振
器２３で構成される同期化回路が同期を開始してから初
めて同じ位相にいたるまでの時間に設定される。この時
間は同期化回路の回路定数により一義的に定まり、一定
である。遅延回路１９の遅延時間は位相検出不可能領域
の時間幅よりも長く、かつ、位相検出可能領域の中央か
ら位相検出可能領域の端までの時間幅より短かく設定さ
れている。
ｆと電圧制御発振器２３の出力との位相差に相当する電
圧を出力する。フィルタ回路２２は入力信号を平滑し、
電圧制御発振器２３は入力電圧により制御された周波数
の信号を出力する。ワンショット回路１５により作られ
るパルス幅は位相比較器２１、フィルタ回路２２１発振
器２３で構成される同期化回路が同期を開始してから初
めて同じ位相にいたるまでの時間に設定される。この時
間は同期化回路の回路定数により一義的に定まり、一定
である。遅延回路１９の遅延時間は位相検出不可能領域
の時間幅よりも長く、かつ、位相検出可能領域の中央か
ら位相検出可能領域の端までの時間幅より短かく設定さ
れている。
さて、制御信号Ｃが切換えるとｅの波形は今までｂと同
じであったがａの波形にかわる。この時信号ａとｂが非
同期であるため位相ずれが生じる。
じであったがａの波形にかわる。この時信号ａとｂが非
同期であるため位相ずれが生じる。
この位相ずれが位相比較器２１の位相検出可能領域外な
らば従来例においては所定時間内に同期化が完了しない
。
らば従来例においては所定時間内に同期化が完了しない
。
しかし、本実施例においては、制御信号Ｃが切換えた時
点から、ワンショット回路１５が作るパルス幅の間だけ
、信号ｅ（つまり信号ａ）から遅延回路１９の遅延時間
だけ遅れた信号ｆを位相比較器２１に入力する。従って
、制御信号Ｃが切換えた時点で、ａとｂとの位相のずれ
がちょうど位相比較器２１の位相検出不可能領域内にあ
ったとしても、ａの１６号が遅延回路１９の遅延時間だ
け遅れることになるので、信号ｆは位相検出可能領域内
に入ることにになる。従って１位相比較器２１、フィル
タ回路２２および電圧制御発振器２３からなる位相同期
化回路は同期引込みを開始し、ワンショット回路１５が
作るパルス幅の時間内にほぼ位相同期を完了する。この
パルス幅の時間が終ると、信号ｆから遅延回路１９の遅
延時間が除かれるので、再び位相ずれが生ずる力ξこの
位相ずれの大きさは位相同期位置から遅延回路１９の遅
延時間に相当する分だけなので、位相比較器２１の位相
検出可能領域内にあり、このため特定の時間後には位相
同期化回路は確実に位相同期を確立する。
点から、ワンショット回路１５が作るパルス幅の間だけ
、信号ｅ（つまり信号ａ）から遅延回路１９の遅延時間
だけ遅れた信号ｆを位相比較器２１に入力する。従って
、制御信号Ｃが切換えた時点で、ａとｂとの位相のずれ
がちょうど位相比較器２１の位相検出不可能領域内にあ
ったとしても、ａの１６号が遅延回路１９の遅延時間だ
け遅れることになるので、信号ｆは位相検出可能領域内
に入ることにになる。従って１位相比較器２１、フィル
タ回路２２および電圧制御発振器２３からなる位相同期
化回路は同期引込みを開始し、ワンショット回路１５が
作るパルス幅の時間内にほぼ位相同期を完了する。この
パルス幅の時間が終ると、信号ｆから遅延回路１９の遅
延時間が除かれるので、再び位相ずれが生ずる力ξこの
位相ずれの大きさは位相同期位置から遅延回路１９の遅
延時間に相当する分だけなので、位相比較器２１の位相
検出可能領域内にあり、このため特定の時間後には位相
同期化回路は確実に位相同期を確立する。
また、制御信号Ｃにより切換えた時点で、ａとｂとの位
相のづれが位相比較器２１の位相検出可能領域内に入っ
ている場合でも、本実施例によると、信号ｆは遅延回路
１９の遅延時間のために。
相のづれが位相比較器２１の位相検出可能領域内に入っ
ている場合でも、本実施例によると、信号ｆは遅延回路
１９の遅延時間のために。
場合によっては位相検出不可能領域内に入ってし才う場
合も起り得る。この場合には、ワンショット回路１５の
作るパルス幅の時間内（信号ｄがＬ レベルの間）には
前記位相同期化回路は引込みを開始することはできない
が、このパルス幅の時晶が終り遅延回路１９の遅延時間
が信号ｆから除去されると、信号ｆは確実に位相検出可
能領域内に入るため、それより特定時間の後に必らず位
相同期が確立する。
合も起り得る。この場合には、ワンショット回路１５の
作るパルス幅の時間内（信号ｄがＬ レベルの間）には
前記位相同期化回路は引込みを開始することはできない
が、このパルス幅の時晶が終り遅延回路１９の遅延時間
が信号ｆから除去されると、信号ｆは確実に位相検出可
能領域内に入るため、それより特定時間の後に必らず位
相同期が確立する。
また、制御信号Ｃにより切替えた時点で、ａとｂとの位
相のづれが位相比較器２１０位相検出可能な領域内に入
っていて、しかも、遅延回路１９の遅延時間が入っても
信号ｆが位相検出不可能領域内に入らない場合には、前
述の説明より、特定の時間後には確実に位相同期を確立
することは明らかである。
相のづれが位相比較器２１０位相検出可能な領域内に入
っていて、しかも、遅延回路１９の遅延時間が入っても
信号ｆが位相検出不可能領域内に入らない場合には、前
述の説明より、特定の時間後には確実に位相同期を確立
することは明らかである。
以上のように、本実施例によると、制御信号Ｃの切換え
により１位相比較器２１に入力する位相のずれが、位相
検出不可能領域内に入った場合でも、またその他の場合
でも、常に位相同期を回復し所定時間内に同期化を完了
させることができる。
により１位相比較器２１に入力する位相のずれが、位相
検出不可能領域内に入った場合でも、またその他の場合
でも、常に位相同期を回復し所定時間内に同期化を完了
させることができる。
なお、本実ｊＡＩｊ 例においては第２図に示す特定の
回路を用いたが、これは一実施例であり本発明はこれに
限定されるものではない。
回路を用いたが、これは一実施例であり本発明はこれに
限定されるものではない。
本発明は以上説明したように、入力信号を切換える時に
生じる位相ずれが位相比較器の位相検出不可能領域に入
り同期化が所定の時間に終了しないという誤動作を除去
する効果がある。
生じる位相ずれが位相比較器の位相検出不可能領域に入
り同期化が所定の時間に終了しないという誤動作を除去
する効果がある。
第１図は従来技術の回路図、第２図は本発明の一実施例
の回路図および第３図は前記実施例の主な部分の波形を
示す波形図である。 図において、１１．１６・・・・・・インバータ、１２
゜１３．１４，１７，１８．２０・・・・・・ＮＡＮＤ
回路、２１・・・・・・位相比較器、２２・・・・・・
フィルタ回路％２３・・・・・・電圧制御発振器、１５
・・・・・・ワンショット回路、１９・・・・・・遅延
回路。
の回路図および第３図は前記実施例の主な部分の波形を
示す波形図である。 図において、１１．１６・・・・・・インバータ、１２
゜１３．１４，１７，１８．２０・・・・・・ＮＡＮＤ
回路、２１・・・・・・位相比較器、２２・・・・・・
フィルタ回路％２３・・・・・・電圧制御発振器、１５
・・・・・・ワンショット回路、１９・・・・・・遅延
回路。
Claims (1)
- 入力信号パルスと位相が同期した出力信号パルスを発生
する位相同期回路において、印加された信号に対応して
前記の入力信号パルスと出力信号パルスとの位相差を変
化させる手段を有することを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58010741A JPS59135931A (ja) | 1983-01-26 | 1983-01-26 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58010741A JPS59135931A (ja) | 1983-01-26 | 1983-01-26 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59135931A true JPS59135931A (ja) | 1984-08-04 |
Family
ID=11758720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58010741A Pending JPS59135931A (ja) | 1983-01-26 | 1983-01-26 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135931A (ja) |
-
1983
- 1983-01-26 JP JP58010741A patent/JPS59135931A/ja active Pending
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