JP2002133861A - 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器 - Google Patents

半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器

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JP2002133861A JP2000320978A JP2000320978A JP2002133861A JP 2002133861 A JP2002133861 A JP 2002133861A JP 2000320978 A JP2000320978 A JP 2000320978A JP 2000320978 A JP2000320978 A JP 2000320978A JP 2002133861 A JP2002133861 A JP 2002133861A
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Abstract

(57)【要約】 【課題】 ＶＳＲＡＭのような半導体装置のリフレッシ
ュ方法を提供すること。 【解決手段】 半導体装置１は、メモリセルアレイ２０
が四つのブロック、すなわち、ブロックＡ、ブロック
Ｂ、ブロックＣ、ブロックＤに分割されている。あるブ
ロックにおいて、データの読み出しまたは書き込みが行
われている期間中に、残り全ての他のブロックにおい
て、リフレッシュが行われる。パワーダウン状態中のリ
フレッシュ周期をオペレーション状態中のリフレッシュ
周期と異ならせ、パワーダウン状態中のリフレッシュ周
期を長くしている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、リフレッシュによ
りデータを保持する半導体装置、そのリフレッシュ方
法、メモリシステムおよび電子機器に関する。
【０００２】
【背景技術】半導体メモリの一つに、ＶＳＲＡＭ（Ｖir
tually Ｓtatic ＲＡＭ）がある。ＶＳＲＡＭのメモリ
セルは、ＤＲＡＭのメモリセルと同じであるが、ＶＳＲ
ＡＭは、列アドレスと行アドレスとをマルチプレックス
する必要がない。また、ユーザは、リフレッシュを考慮
せずに、ＶＳＲＡＭを使用できる（リフレッシュの透過
性）。
【０００３】
【発明が解決しようとする課題】ところで、ＶＳＲＡＭ
の中には、例えば通常動作状態や省電力状態などのよう
に、複数の動作状態を取り得るものがある。このような
ＶＳＲＡＭにおいて、各動作状態においてどのように内
部リフレッシュを行えばよいかについては、十分な考慮
がなされていなかった。このような問題は、いわゆるＶ
ＳＲＡＭに限らず、リフレッシュタイマとリフレッシュ
制御部とを内蔵したダイナミック型の半導体メモリ装置
に共通する問題である。
【０００４】本発明は、上述した従来の課題を解決する
ためになされたものであり、半導体メモリ装置が取り得
る複数の動作状態にそれぞれ適したリフレッシュ動作を
実行することのできる技術を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】（１）本発明に係る半導
体装置のリフレッシュ方法は、複数のブロックに分割さ
れたメモリセルアレイを有する半導体装置のリフレッシ
ュ方法であって、前記半導体装置が外部アクセス可能な
状態にする、第１ステップと、前記半導体装置が外部ア
クセス可能な状態中、第１リフレッシュ周期により、前
記複数のブロックのうち外部アクセスすべきブロック以
外のブロックに対してリフレッシュをする、第２ステッ
プと、前記半導体装置が外部アクセス不可能な状態にす
る、第３ステップと、前記半導体装置が外部アクセス不
可能な状態中、前記第１リフレッシュ周期より長い周期
である第２リフレッシュ周期により、前記複数のブロッ
クの各々に対してリフレッシュをする、第４ステップ
と、を備える。
【０００６】本発明によれば、半導体装置が外部アクセ
ス不可能な状態（例えば、パワーダウン状態）中の消費
電力を抑えることができるので、低消費電力を図ること
ができる。この詳細は、発明の実施の形態で説明する。
なお、第１リフレッシュ周期、第２リフレッシュ周期
は、ともに、半導体装置の特性を考慮して決まり、例え
ば、第２リフレッシュ周期は、第１リフレッシュ周期の
２倍〜１０倍である。分周器（分周コントロール）によ
り、リフレッシュ周期を決めるときは、例えば、２倍、
４倍、８倍である。
【０００７】また、本発明によれば、半導体装置が外部
アクセス可能な状態では、外部アクセスすべきブロック
に対する外部アクセス中に、リフレッシュすべきブロッ
クに対してリフレッシュをするので、半導体装置を効率
的に動作させることができる。
【０００８】なお、半導体装置が外部アクセス可能な状
態とは、例えば、オペレーション状態のことである。半
導体装置が外部アクセス不可能な状態とは、例えば、パ
ワーダウン状態のこと、または、待機状態およびパワー
ダウン状態のことである。
【０００９】外部アクセスすべきブロックの数は、一
つ、または、それより多くすることができる。外部アク
セスすべきブロックの数は、半導体装置の設計において
任意に決めることができる。
【００１０】ブロックに対してリフレッシュをすると
は、例えば、ブロックのある行のメモリセルに対するリ
フレッシュを意味する。行は１行でもよいし、複数行で
もよい。これらは、半導体装置の設計において任意に決
めることができる。
【００１１】外部アクセスとは、例えば、メモリセルへ
のデータの読み出しまたは書き込みを意味する。
【００１２】（２）本発明に係る半導体装置のリフレッ
シュ方法は、以下のようにすることができる。
【００１３】前記第２ステップは、前記第１リフレッシ
ュ周期の基準となる、第１周期のリフレッシュタイミン
グ信号を発生するステップを含み、前記第４ステップ
は、前記第２リフレッシュ周期の基準となり、前記第１
周期より長い周期である、第２周期のリフレッシュタイ
ミング信号を発生するステップを含む。
【００１４】リフレッシュ周期は、リフレッシュタイミ
ング信号の周期を基準として決めることができる。本発
明によれば、第１周期のリフレッシュタイミング信号に
より第１リフレッシュ周期を決めることができ、第２周
期のリフレッシュタイミング信号により第２リフレッシ
ュ周期を決めることができる。リフレッシュ周期は、例
えば、リフレッシュタイミング信号がアクティブになる
タイミングで開始される。
【００１５】（３）本発明に係る半導体装置は、リフレ
ッシュによりデータを保持する半導体装置であって、複
数のブロックに分割された、メモリセルアレイと、前記
半導体装置が外部アクセス可能な状態中、第１リフレッ
シュ周期により、前記複数のブロックのうち、外部アク
セスすべきブロック以外のブロックに対してリフレッシ
ュをし、かつ、前記半導体装置が外部アクセス不可能な
状態中、前記第１リフレッシュ周期より長い周期である
第２リフレッシュ周期により、前記複数のブロックの各
々に対してリフレッシュをする、リフレッシュ制御回路
と、を備える。
【００１６】本発明によれば、（１）で説明したことと
同様のことが言える。
【００１７】（４）本発明に係る半導体装置は、前記メ
モリセルアレイが形成される半導体基板に印加する基板
電圧を発生する、基板電圧発生回路を備え、前記基板電
圧発生回路は、前記半導体装置が外部アクセス可能な状
態中、前記半導体装置が外部アクセス不可能な状態中の
いずれも、同じ値の電圧を発生する。
【００１８】なお、基板電圧は、半導体装置が外部アク
セス可能な状態中、第１リフレッシュ周期によりメモリ
セルがデータを保持でき、かつ、半導体装置が外部アク
セス不可能な状態中、第２リフレッシュ周期によりメモ
リセルがデータを保持できる値である。
【００１９】（５）本発明に係る半導体装置において、
前記リフレッシュ制御回路は、リフレッシュタイミング
信号を発生する、リフレッシュタイミング信号発生回路
と、前記複数のブロックの各々に対応して設けられ、前
記リフレッシュタイミング信号にもとづいて、各々に対
応する前記複数のブロックに対してリフレッシュ要求信
号を発生する、複数のリフレッシュ要求信号発生回路
と、前記複数のブロックの各々に対応して設けられ、前
記リフレッシュ要求信号にもとづいて、前記複数のブロ
ックの各々に対してリフレッシュ実施信号を発生する、
複数のブロックコントロールと、を含む。
【００２０】（６）本発明に係る半導体装置において、
前記リフレッシュタイミング信号発生回路は、前記半導
体装置が外部アクセス可能な状態中、前記第１リフレッ
シュ周期の基準となる第１周期の前記リフレッシュタイ
ミング信号を発生し、前記半導体装置が外部アクセス不
可能な状態中、前記第２リフレッシュ周期の基準となる
第２周期の前記リフレッシュタイミング信号を発生す
る。
【００２１】（７）本発明に係る半導体装置において、
前記リフレッシュタイミング信号発生回路は、前記リフ
レッシュタイミング信号を生成する、発振回路と、前記
第１周期および前記第２周期の前記リフレッシュタイミ
ング信号を生成するために、前記発振回路に印加する電
圧を調整する、電圧調整回路と、を含む。
【００２２】（８）本発明に係る半導体装置において、
前記リフレッシュタイミング信号発生回路は、発振回路
と、前記発振回路からの信号を分周することにより、前
記第１周期および前記第２周期の前記リフレッシュタイ
ミング信号、または、前記第２周期の前記リフレッシュ
タイミング信号を生成する、分周コントロールと、を含
む。
【００２３】分周コントロールにより、第１および第２
周期のリフレッシュタイミング信号を生成してもよい。
また、発振回路からの信号をそのまま第１周期のリフレ
ッシュタイミング信号とし、分周コントロールにより、
第２周期のリフレッシュタイミング信号を生成してもよ
い。
【００２４】（９）本発明に係る半導体装置は、以下の
ようにすることができる。
【００２５】前記半導体装置は、ＶＳＲＡＭ（Ｖirtual
ly Ｓtatic ＲＡＭ）を含む。
【００２６】（１０）本発明に係るメモリシステムは、
上記（３）〜（９）のいずれかに記載の前記半導体装置
を備える。
【００２７】（１１）本発明に係る電子機器は、上記
（３）〜（９）のいずれかの半導体装置を備える。
【００２８】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を用いて具体的に説明する。本実施形態
は、ＶＳＲＡＭに本発明を適用したものである。
【００２９】［半導体装置の構成］まず、本実施形態の
構成を説明する。図１は、本実施形態に係る半導体装置
１の回路ブロック図である。以下、各ブロックについて
説明する。
【００３０】（Ａ）データ入出力バッファ１０には、１
６ビットのデータ（Ｉ／Ｏ0〜Ｉ／Ｏ15）が入出力され
る。
【００３１】（Ｂ）メモリセルアレイ２０には、複数の
メモリセルがアレイ状に配置されている。メモリセル
は、ｎ型ＭＯＳトランジスタであるアクセストランジス
タと、データを保持するキャパシタと、を含む。メモリ
セルアレイ２０は、四つのブロック、つまり、ブロック
Ａ、ブロックＢ、ブロックＣ、ブロックＤ、に分けられ
ている。メモリセルアレイ２０が、例えば、１６Ｍビッ
トとすると、各ブロックは、それぞれ、例えば、４Ｍビ
ットとなる。なお、本発明においては、メモリセルアレ
イ２０は二以上のブロックに分割されていればよい。ブ
ロックの個数は、奇数個、偶数個、いずれでもよい。
【００３２】各ブロックは、それぞれ、複数のワード線
と、これらのワード線と交差する複数のビット線対と、
これらのワード線とこれらのビット線対との交点に対応
して設けられた上記メモリセルと、を備える。ワード線
は、それぞれ、ブロックの各行にあるメモリセルと対応
している。つまり、あるワード線を選択することによ
り、そのワード線と対応する行のメモリセルが選択され
る。
【００３３】各ブロックＡ〜Ｄは、それぞれに対応す
る、行デコーダ２４Ａ〜２４Ｄおよび列デコーダ２６Ａ
〜２６Ｄを備える。行デコーダにより、上記ワード線が
選択される。列デコーダにより、上記ビット線対が選択
される。
【００３４】（Ｃ）アドレスバッファ６０には、外部ア
クセス（例えば、読み出しまたは書き込み）のためのア
ドレス信号Ａ′0〜Ａ′19が外部から入力される。アド
レス信号Ａ′0、Ａ′1は、ブロックアドレス信号Ａ0、
Ａ1に割り当てられる。つまり、ブロックアドレス信号
Ａ0は、最下位のアドレス信号Ａ′0が割り当てられる。
ブロックアドレス信号Ａ1は、最下位より一つ上のアド
レス信号Ａ′1が割り当てられる。ブロックアドレス信
号Ａ0、Ａ1をもとにして、ブロックＡ〜Ｄのうち、外部
アクセスされるメモリセルが配置されているブロックが
選択される。
【００３５】アドレス信号Ａ′2〜Ａ′7は、列アドレス
信号Ａ2〜Ａ7に割り当てられる。列アドレス信号Ａ2〜
Ａ7は、列デコーダ２６Ａ〜２６Ｄに入力する。列アド
レス信号Ａ2〜Ａ7をもとにして、ブロックＡ〜Ｄの各々
の列アドレスが選択される。
【００３６】アドレス信号Ａ′8〜Ａ′19は、行アドレ
ス信号Ａ8〜Ａ19に割り当てられる。行アドレス信号Ａ8
〜Ａ19は、後で説明する行プリデコーダ３０Ａ〜３０Ｄ
に入力する。行アドレス信号Ａ8〜Ａ19をもとにして、
ブロックＡ〜Ｄの各々の行アドレスが選択される。な
お、ブロックアドレス信号、列アドレス信号、行アドレ
ス信号の順番で、アドレス信号Ａ′0〜Ａ′19が割り当
てられているが、これと異なる順番でもよい。
【００３７】（Ｄ）半導体装置１は、モードコントロー
ル１１０を備える。モードコントロール１１０の説明の
前に、オペレーション状態およびスタンバイ状態につい
て説明する。半導体装置１には、オペレーション状態と
スタンバイ状態とがある。オペレーション状態のとき
は、外部アクセスが可能となる。スタンバイ状態のとき
は、外部アクセスが不可能となる。スタンバイ状態でも
リフレッシュは行われる。
【００３８】スタンバイ状態には、待機状態とパワーダ
ウン状態とがある。待機状態とは、例えば、半導体装置
１を含むシステムは動作中であるが、半導体装置１はチ
ップセレクト信号／ＣＳにより選択されていない状態を
いう。パワーダウン状態とは、例えば、半導体装置１を
含むシステムが待機中である状態をいう。
【００３９】モードコントロール１１０には、外部から
チップセレクト信号／ＣＳ′、スヌーズ信号／ＺＺ′、
ライトイネーブル信号／ＷＥ′、アウトプットイネーブ
ル信号／ＯＥ′が入力される。そして、モードコントロ
ール１１０からは、チップセレクト信号／ＣＳ、スヌー
ズ信号／ＺＺ、ライトイネーブル信号／ＷＥ、アウトプ
ットイネーブル信号／ＯＥが出力される。
【００４０】チップセレクト信号／ＣＳがＬレベルで、
スヌーズ信号／ＺＺがＨレベルのとき、オペレーション
状態となる。チップセレクト信号／ＣＳがＨレベルで、
スヌーズ信号／ＺＺがＨレベルのとき、待機状態とな
る。チップセレクト信号／ＣＳがＨレベルで、スヌーズ
信号／ＺＺがＬレベルのとき、パワーダウン状態とな
る。パワーダウン状態では、半導体装置１の消費電流が
最少の状態となる。
【００４１】（Ｅ）基板電圧発生回路１２０は、半導体
装置１が形成される基板に印加する、基板電圧Ｖbbを発
生する回路である。基板電圧Ｖbbの絶対値を小さくする
と、パワーダウン状態中ではメモリセルのデータの保持
時間が長くなり、オペレーション状態中ではメモリセル
のデータの保持時間が短くなる。データの保持時間が長
いと、リフレッシュ周期を長くできるので、低消費電力
を図れる。本実施形態の特徴の一つとして、パワーダウ
ン状態中のリフレッシュ周期を、オペレーション状態中
のそれよりも長くすることにより、低消費電力化を図っ
ている。これについては、［リフレッシュ周期］の欄で
詳細に説明する。
【００４２】（Ｆ）ＲＦ（リフレッシュ）タイミング信
号発生回路７０は、リング発振回路を含み、ＲＦ（リフ
レッシュ）タイミング信号を発生する。ＲＦタイミング
信号発生回路７０は、定期的にＲＦタイミング信号をＨ
レベル（アクティブ）にする。ＲＦタイミング信号のＨ
レベルへの立ち上がりにもとづいて、次に述べるＲＦ
（リフレッシュ）要求信号Ａ〜ＤがＨレベル（アクティ
ブ）にされる。ＲＦタイミング信号の周期がリフレッシ
ュ周期となり、パワーダウン状態中のＲＦタイミング信
号の周期（リフレッシュ周期）を、オペレーション状態
中や待機状態中のそれよりも長くすることにより、低消
費電力化を図っている。なお、ＲＦタイミング信号発生
回路７０については、［ＲＦタイミング信号発生回路］
の欄で詳細に説明する。
【００４３】（Ｇ）ＲＦ要求信号Ａ発生回路５０Ａ〜Ｒ
Ｆ要求信号Ｄ発生回路５０Ｄは、それぞれ、ブロックＡ
〜Ｄに対応して設けられ、ＲＦタイミング信号発生回路
７０からのＲＦタイミング信号が入力する。ＲＦ要求信
号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０Ｄか
らは、それぞれ、ＲＦ要求信号Ａ〜Ｄが出力される。な
お、ＲＦ要求信号発生回路については、［ＲＦ要求信号
発生回路］の欄で詳細に説明する。
【００４４】（Ｈ）ブロック選択信号発生回路８０に
は、ブロックアドレス信号Ａ0、Ａ1が入力される。ブロ
ック選択信号発生回路８０からは、ブロックＡ〜Ｄ選択
信号が出力される。
【００４５】ブロックアドレス信号（Ａ0、Ａ1）が、
（Ｌレベル、Ｌレベル）のとき、ブロック選択信号発生
回路８０から、Ｈレベル（アクティブ）のブロックＡ選
択信号、および、ＬレベルのブロックＢ、Ｃ、Ｄ選択信
号が出力される。ＨレベルのブロックＡ選択信号をもと
に、ブロックＡが選択される。
【００４６】ブロックアドレス信号（Ａ0、Ａ1）が、
（Ｈレベル、Ｌレベル）のとき、ブロック選択信号発生
回路８０から、Ｈレベル（アクティブ）のブロックＢ選
択信号、および、ＬレベルのブロックＡ、Ｃ、Ｄ選択信
号が出力される。ＨレベルのブロックＢ選択信号をもと
に、ブロックＢが選択される。
【００４７】ブロックアドレス信号（Ａ0、Ａ1）が、
（Ｌレベル、Ｈレベル）のとき、ブロック選択信号発生
回路８０から、Ｈレベル（アクティブ）のブロックＣ選
択信号、および、ＬレベルのブロックＡ、Ｂ、Ｄ選択信
号が出力される。ＨレベルのブロックＣ選択信号をもと
に、ブロックＣが選択される。
【００４８】ブロックアドレス信号（Ａ0、Ａ1）が、
（Ｈレベル、Ｈレベル）のとき、ブロック選択信号発生
回路８０から、Ｈレベル（アクティブ）のブロックＤ選
択信号、および、ＬレベルのブロックＡ、Ｂ、Ｃ選択信
号が出力される。ＨレベルのブロックＤ選択信号をもと
に、ブロックＤが選択される。なお、ブロック選択信号
発生回路８０については、［ブロック選択信号発生回
路］の欄で詳細に説明する。
【００４９】（Ｉ）ブロックＡコントロール４０Ａ〜ブ
ロックＤコントロール４０Ｄは、それぞれ、ブロックＡ
〜Ｄに対応して設けられている。ブロックＡコントロー
ル４０Ａ〜ブロックＤコントロール４０Ｄには、それぞ
れに対応するＲＦ要求信号Ａ〜ＤおよびブロックＡ〜Ｄ
選択信号が入力される。
【００５０】ブロックＡコントロール４０Ａ〜ブロック
Ｄコントロール４０Ｄは、それぞれに対応するブロック
Ａ〜Ｄにおいて、外部アクセス実施またはリフレッシュ
実施のコントロールをするものである。つまり、あるタ
イミングで、各ブロックコントロールには、それぞれに
対応する、Ｈレベル（アクティブ）のＲＦ要求信号Ａ〜
Ｄが入力される。そして、アクティブ（Ｈレベル）のブ
ロック選択信号が入力された、いずれか一のブロックコ
ントロール（例えば、ブロックＡコントロール４０Ａ）
からは、Ｈレベル（アクティブ）の外部アクセス実施信
号Ａが出力される。この外部アクセス実施信号をもと
に、上記一のブロックコントロールと対応するブロック
（例えば、ブロックＡ）において、該当するメモリセル
で外部アクセスが行われる。
【００５１】一方、残り全ての他のブロックコントロー
ル（例えば、ブロックＢコントロール４０Ｂ、ブロック
Ｃコントロール４０Ｃ、ブロックＤコントロール４０
Ｄ）には、Ｌレベル（ノンアクティブ）のブロック選択
信号が入力されているので、これらのブロックコントロ
ールからは、Ｈレベル（アクティブ）のリフレッシュ実
施信号が出力される。これらのリフレッシュ実施信号を
もとに、上記残り全ての他のブロックコントロールと対
応するブロック（例えば、ブロックＢ、ブロックＣ、ブ
ロックＤ）において、該当する行のメモリセルのリフレ
ッシュが行われる。なお、ブロックコントロールについ
ては、［ブロックコントロール］の欄で詳細に説明す
る。
【００５２】（Ｊ）ＲＦカウンタコントロール９０に
は、ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発
生回路５０ＤからのＲＦ要求信号Ａ〜Ｄが入力される。
ＲＦカウンタコントロール９０は、カウントアップ信号
を出力する。カウントアップ信号はＲＦカウンタ１００
に入力する。なお、ＲＦカウンタコントロール９０につ
いては、［ＲＦカウンタコントロール］の欄で詳細に説
明する。
【００５３】（Ｋ）ＲＦカウンタ１００は、通常のカウ
ンタと同様の構成をしている。ＲＦカウンタ１００か
ら、リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19が出
力される。リフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ
19は、行プリデコーダ３０Ａ〜３０Ｄに入力する。リフ
レッシュアドレス信号ＲＦＡ8〜ＲＦＡ19をもとにし
て、ブロックＡ〜Ｄの各々に位置するリフレッシュすべ
き行にある複数のメモリセルが選択される。
【００５４】（Ｌ）行プリデコーダ３０Ａ〜３０Ｄは、
それぞれに対応する行デコーダ２４Ａ〜２４Ｄに、ワー
ド線を駆動するための信号を供給するものであり、以下
のような動作をする。行プリデコーダ３０Ａ〜３０Ｄに
は、ＲＦカウンタ１００からのリフレッシュアドレス信
号ＲＦＡ8〜ＲＦＡ19およびアドレスバッファ６０から
の行アドレス信号Ａ8〜Ａ19が入力されている。例え
ば、ブロックＡが外部アクセスすべきブロックのとき、
行プリデコーダ３０Ａには、Ｈレベル（アクティブ）の
外部アクセス実施信号Ａが入力し、行プリデコーダ３０
Ｂ〜３０Ｄには、それぞれ、Ｈレベル（アクティブ）の
ＲＦ実施信号Ｂ、Ｃ、Ｄが入力される。これにより、行
プリデコーダ３０Ａは、外部アクセスするメモリセルを
選択するワード線を駆動するための信号を、行デコーダ
２４Ａに供給する。一方、行プリデコーダ３０Ｂ〜３０
Ｄは、リフレッシュする行のメモリセルを選択するワー
ド線を駆動するための信号を、それぞれ、行デコーダ２
４Ｂ〜２４Ｄに供給する。なお、行プリデコーダ３０Ａ
〜３０Ｄについては、［行プリデコーダ］の欄で詳細に
説明する。
【００５５】（Ｍ）半導体装置１は、クロック１３０を
備える。クロック１３０から出力されるクロック信号
が、半導体装置１の外部アクセス、リフレッシュ等の動
作の際の基準信号となる。
【００５６】［半導体装置のリフレッシュ動作］半導体
装置１への外部アクセス（例えば、データの読み出しお
よび書き込み）は、通常のＳＲＡＭ（static random ac
cess memory）と同じなので説明を省略する。半導体装
置１のリフレッシュ動作について、オペレーション状
態、待機状態、パワーダウン状態、に分けて、説明す
る。
【００５７】｛オペレーション状態｝図１および図２を
用いて、半導体装置１のオペレーション状態中のリフレ
ッシュ動作を説明する。図２は、半導体装置１のオペレ
ーション状態を説明するためのタイミングチャートであ
る。チップセレクト信号／ＣＳはＬレベルであり、か
つ、スヌーズ信号／ＺＺはＨレベルであるので、オペレ
ーション状態となっている。
【００５８】アドレスとは、外部アクセスされるメモリ
セルのアドレスである。アドレスは、ブロックアドレス
信号Ａ0、Ａ1、列アドレス信号Ａ2〜Ａ7、行アドレス信
号Ａ 8〜Ａ19により特定される。
【００５９】ブロックアドレスとは、選択されるブロッ
ク（つまり、外部アクセスされるメモリセルが属するブ
ロック）のアドレスである。例えば、アドレスａ1はブ
ロックＢにあり、アドレスａ2、ａ3はブロックＡにあ
り、アドレスａ4はブロックＣにある。
【００６０】さて、時刻ｔ0で、ＲＦタイミング信号が
Ｈレベル（アクティブ）となる。ＲＦタイミング信号が
Ｈレベルの状態で、最初のクロック信号（ｃ1）にもと
づいて、ＲＦ要求信号Ａ〜ＤがＨレベル（アクティブ）
となる（時刻ｔ1）。この仕組みは、［ＲＦ要求信号発
生回路］の｛オペレーション状態および待機状態のとき
の動作｝の欄で説明している。
【００６１】時刻ｔ1では、ブロックＡが選択されてい
る。クロック信号（ｃ1）およびブロックＡの選択にも
とづいて、ブロックＡコントロール４０Ａから、Ｈレベ
ル（アクティブ）の外部アクセス実施信号Ａが出力され
る。一方、残りのブロックコントロールから、クロック
信号ｃ1およびＲＦ要求信号Ｂ、Ｃ、Ｄにもとづいて、
ＲＦ実施信号Ｂ、Ｃ、Ｄが出力される。これらの仕組み
は、［ブロックコントロール］の欄で説明している。
【００６２】時刻ｔ1後、外部アクセスすべきメモリセ
ル（このメモリセルはブロックＡに位置する）では、外
部アクセス実施信号Ａにより、外部アクセスがなされ
る。つまり、行デコーダ２４Ａと列デコーダ２６Ａとに
より選択されたメモリセルにおいて、外部アクセス（例
えば、書き込みまたは読み出し）動作がなされる。一
方、残りのブロックでは、ＲＦ実施信号Ｂ、Ｃ、Ｄによ
り、リフレッシュすべき行（例えば、第ｎ行）のメモリ
セルにおいて、リフレッシュがなされる。これらの仕組
みは、［行プリデコーダ］の欄で説明している。
【００６３】リフレッシュに必要な期間経過後、ＲＦ要
求信号Ｂ、Ｃ、ＤがＬレベル（ノンアクティブ）とな
る。これにより、ＲＦ実施信号Ｂ、Ｃ、ＤがＬレベル
（ノンアクティブ）となるので、リフレッシュが終了す
る（時刻ｔ2）。この仕組みは、［ブロックコントロー
ル］の欄で説明している。
【００６４】ブロックアドレスがブロックＡの選択期間
中、ブロックＡのリフレッシュすべき第ｎ行のメモリセ
ルでは、リフレッシュが延期される。ブロックアドレス
が、ブロックＡから他のブロックに変わったとき、ブロ
ックＡのリフレッシュすべき第ｎ行のメモリセルでは、
リフレッシュが行われる。これを詳細に説明する。時刻
ｔ3（クロック信号（ｃ2）発生）において、ブロックア
ドレスが、ブロックＡからブロックＣに変わる。ＲＦ要
求信号Ａは、Ｈレベル（アクティブ）状態なので、クロ
ック信号（ｃ2）およびＨレベルのＲＦ要求信号Ａにも
とづいて、ブロックＡコントロール４０Ａから、Ｈレベ
ルのＲＦ実施信号Ａが出力される。これにより、ブロッ
クＡでは、ブロックＡの選択期間に他の各ブロックでリ
フレッシュされた行と同じ行（第ｎ行）のメモリセルが
リフレッシュされる。そして、リフレッシュに必要な期
間経過後、ＲＦ要求信号ＡがＬレベルとなる。これによ
り、ＲＦ実施信号ＡがＬレベルとなるので、リフレッシ
ュが終了する（時刻ｔ4）。
【００６５】以上により、オペレーション状態中におけ
る、ブロックＡ〜Ｄの第ｎ行のワード線により選択され
るメモリセルに対するリフレッシュが終了する。
【００６６】なお、ブロックＡ〜Ｄの第ｎ行のワード線
には、次の二つの意味があるが、本実施形態ではいずれ
でもよい。第１の意味は、ブロックＡ〜Ｄにおいて、幾
何学的位置が同じ位置にあるワード線である。第２の意
味は、ブロックＡ〜Ｄにおいて、アドレス空間上の同じ
行、つまり、ブロックコントロールからみて同じ行にあ
るワード線である。第２の意味の場合、ブロックＡ〜Ｄ
の第ｎ行のワード線は、必ずしも、幾何学的位置が同じ
ではない。
【００６７】｛待機状態｝次に、図１および図３を用い
て、半導体装置１の待機状態中のリフレッシュ動作を説
明する。図３は、半導体装置１の待機状態を説明するた
めのタイミングチャートである。チップセレクト信号／
ＣＳはＨレベルであり、かつ、スヌーズ信号／ＺＺはＨ
レベルであるので、待機状態となっている。
【００６８】さて、時刻ｔ10で、ＲＦタイミング信号が
Ｈレベルとなる。ＲＦタイミング信号がＨレベルに立ち
上がった後の最初のクロック信号の立ち上がり（ｃ11）
にもとづいて、ＲＦ要求信号Ａ〜ＤがＨレベル（アクテ
ィブ）となる（時刻ｔ11）。この仕組みは、［ＲＦ要求
信号発生回路］の｛オペレーション状態および待機状態
のときの動作｝の欄で説明している。
【００６９】待機状態では、いずれのブロックＡ〜Ｄも
選択されないので、ブロックＡコントロール４０Ａ〜ブ
ロックＤコントロール４０Ｄから、それぞれ、Ｈレベル
のＲＦ実施信号Ａ〜Ｄが出力される。これにより、ブロ
ックＡ〜Ｄにおいて、リフレッシュすべき行のメモリセ
ルで、リフレッシュがなされる。そして、リフレッシュ
に必要な期間経過後、ＲＦ要求信号Ａ〜ＤがＬレベルと
なる。これにより、ＲＦ実施信号Ａ〜ＤがＬレベルとな
り、リフレッシュが終了する（時刻ｔ12）。
【００７０】以上により、待機状態中における、ブロッ
クＡ〜Ｄのリフレッシュすべき行（例えば、第ｎ行）の
ワード線と接続されたメモリセルに対するリフレッシュ
が終了する。
【００７１】｛パワーダウン状態｝次に、図１および図
４を用いて、半導体装置１のパワーダウン状態中のリフ
レッシュ動作を説明する。図４は、半導体装置１のパワ
ーダウン状態を説明するためのタイミングチャートであ
る。チップセレクト信号／ＣＳはＨレベルであり、か
つ、スヌーズ信号／ＺＺはＬレベルであるので、パワー
ダウン状態となっている。
【００７２】パワーダウン状態中、クロック信号は停止
している。このため、ＲＦタイミング信号の立ち上げを
もとにして、リフレッシュを行っている。すなわち、時
刻ｔ 20で、ＲＦタイミング信号がＨレベル（アクティ
ブ）に立ち上がる。これにより、ＲＦ要求信号Ａ〜Ｄが
Ｈレベル（アクティブ）となる。この仕組みは、［ＲＦ
要求信号発生回路］の｛パワーダウン状態のときの動
作｝の欄で説明している。この後の動作は、｛待機状
態｝の時刻ｔ11以後の説明と同じである。
【００７３】以上が半導体装置１のリフレッシュ動作で
ある。本実施形態では、ブロックＡ〜Ｄの各々の第ｎ行
のワード線で選択されるメモリセルにおいて、リフレッ
シュの動作が行われ、次に、ブロックＡ〜Ｄの各々の第
ｎ＋１行のワード線で選択されるメモリセルにおいて、
リフレッシュの動作が行われる。そして、最後の行（本
実施形態では、第４０９５行）のワード線で選択される
メモリセルにおいて、リフレッシュの動作が行われる
と、最初の行（第０行）のワード線で選択されるメモリ
セルにおいて、リフレッシュの動作が行われる。以上の
一連の動作が繰り返される。この動作の周期をリフレッ
シュ周期という。リフレッシュ周期は、例えば、あるＲ
Ｆタイミング信号の立ち上げから始まり、次のＲＦタイ
ミング信号の立ち上げまでの期間である（図２０参
照）。
【００７４】ここで、本実施形態の主な効果を説明す
る。図２に示すように、本実施形態では、オペレーショ
ン状態中、ある一のブロック（例えば、ブロックＡ）で
外部アクセス中に、そのブロック以外、残り全ての他の
ブロック（例えば、ブロックＢ、Ｃ、Ｄ）のリフレッシ
ュすべき行のメモリセルのリフレッシュをするので、半
導体装置１を効率的に動作させることができる。
【００７５】また、本実施形態では、ブロックＡ〜Ｄの
選択は、ブロックアドレス信号Ａ0、Ａ1によりなされ
る。つまり、外部からのアドレス信号Ａ′0〜Ａ′19の
うち、下位を、ブロックアドレス信号に割り当ててい
る。アドレス信号は下位になるほど、頻繁に変わるの
で、外部アクセスされるブロックは絶えず変わりやす
い。したがって、このように、ブロックアドレス信号を
割り当てると、あるブロックにおいて、リフレッシュが
延期され続けるのを防ぐことが可能となる。よって、全
てのブロックでのリフレッシュの確実性を高めることが
できる。
【００７６】［リフレッシュ周期］本実施形態の特徴の
一つとして、パワーダウン状態中のリフレッシュ周期を
オペレーション状態中のリフレッシュ周期と異ならせ、
パワーダウン状態中のリフレッシュ周期を長くしてい
る。これにより、パワーダウン状態中の消費電力を抑え
ることができ、低消費電力を図ることができる。以下、
これについて詳細に説明する。
【００７７】（Ａ）メモリセルアレイ２０のメモリセル
は、データを保持するためにリフレッシュをしなければ
ならない。半導体装置１は、所定のメモリセルに対して
リフレッシュをする動作をし、次に、他の所定のメモリ
セルに対してリフレッシュをする動作をし、この動作を
周期的に行うことにより、全てのメモリセルに対してリ
フレッシュをする。この周期をリフレッシュ周期とい
い、メモリセルがデータを保持できる時間を考慮して決
められる。リフレッシュ周期を長くすると、電力消費を
抑えることができるが、リフレッシュ周期を長くしすぎ
ると、メモリセルがデータを保持できなくなる。半導体
装置１がパワーダウン状態中でも、リフレッシュは必要
であり、パワーダウン状態中では、主に、リフレッシュ
のために電力が消費される。
【００７８】（Ｂ）基板電圧発生回路１２０の基板電圧
Ｖbbの絶対値を小さくすると、パワーダウン状態中では
メモリセルのデータの保持時間が長くなり、オペレーシ
ョン状態中ではメモリセルのデータの保持時間が短くな
る。これについて詳細に説明する。図５は、メモリセル
のデータの保持時間（ｍｓ）と基板電圧Ｖbb（Ｖ）との
関係の一例を示すグラフである。メモリセルは、ｎ型Ｍ
ＯＳトランジスタと、キャパシタと、で構成される。ｎ
型ＭＯＳトランジスタなので、基板電圧Ｖbbは、マイナ
スとなっている。ｐ型ＭＯＳトランジスタの場合、基板
電圧Ｖbbは、プラスとなる。実線はオペレーション状態
中を示し、点線はパワーダウン状態中を示している。
【００７９】先程述べたように、パワーダウン状態中
は、基板電圧Ｖbbの絶対値が小さくなるほど、メモリセ
ルのデータの保持時間が長くなる。この理由を図６で説
明する。図６は、パワーダウン状態中のメモリセルの断
面図であり、キャパシタに蓄積された電荷のリークの経
路を示している。基板電圧Ｖbbはマイナスなので、基板
電圧Ｖbbの絶対値が小さくなるほど、キャパシタに蓄積
された電荷が基板にリークしにくくなる。よって、メモ
リセルのデータの保持時間を長くすることができる。
【００８０】オペレーション状態中も、図５の実線に示
すように、基板電圧Ｖbbの絶対値が小さくなると、基板
電圧Ｖbbの絶対値が所定値（この例では、−１．０Ｖ）
になるまでは、データを保持できる時間が長くなる。し
かし、基板電圧Ｖbbの絶対値が所定値（この例では、−
１．０Ｖ）より小さくなると、データを保持できる時間
が短くなる。この理由を図７で説明する。図７は、オペ
レーション状態中のメモリセルの断面図であり、キャパ
シタに蓄積された電荷のリークの経路を示している。基
板電圧Ｖbbの絶対値が小さくなると、キャパシタに蓄積
された電荷が基板にリークしにくくなるのは、先程と同
じである。しかし、基板電圧Ｖbbの絶対値が所定値より
小さくなると、ｎＭＯＳトランジスタのしきい値
（Ｖth）が下がる。よって、オペレーション状態中、ビ
ット線ＢＬの電位が接地電位になると、キャパシタの電
荷はビット線ＢＬと接続した不純物領域にリークしやす
くなる。よって、基板電圧Ｖbbの絶対値を小さくしすぎ
ると、メモリセルのデータの保持時間が短くなる。
【００８１】（Ｃ）従って、リフレッシュ周期が一つの
場合、図５の実線（オペレーション状態中）と点線（パ
ワーダウン状態中）とが交わり、かつ、データ保持の時
間が最も長い時間（この例では、−１．０Ｖ）をもとに
して、リフレッシュ周期を決めなけらばらない。このた
め、基板電圧Ｖbbの絶対値を小さくすることによって、
パワーダウン状態中のリフレッシュ周期を長くする、と
いうことができない。
【００８２】本実施形態は、パワーダウン状態中のリフ
レッシュ周期をオペレーション状態中のリフレッシュ周
期と異ならせているので、基板電圧Ｖbbを、この例で言
えば、−１．０Ｖより絶対値が小さい−０．６Ｖ〜−
０．８Ｖにすることができる。例えば、−０．６Ｖの場
合、パワーダウン状態中のデータ保持時間は８００ｍｓ
となるので、パワーダウン状態中のリフレッシュ周期を
長くできる。なお、−０．６Ｖの場合、オペレーション
状態中のデータ保持時間は３００ｍｓになるので、オペ
レーション状態中ではリフレッシュ周期を短くしなけれ
ばらない。しかしながら、例えば、一日のうち、携帯機
器がオペレーション状態中は少しであり（例えば、３０
分）、大部分の時間は、パワーダウン状態中である（例
えば、２４時間−３０分）。よって、パワーダウン状態
中に電力消費を抑えることができる本発明によれば、低
消費電力を図ることができる。
【００８３】なお、本実施形態では、待機状態中のリフ
レッシュ周期もオペレーション状態中のリフレッシュ周
期と同じにしているが、待機状態中のリフレッシュ周期
をパワーダウン状態中のリフレッシュ周期と同じにする
こともできる。また、メモリセルのアクセストランジス
タがｐ型ＭＯＳトランジスタの場合でも本発明は適用で
きる。
【００８４】［ＲＦタイミング信号発生回路］次に、Ｒ
Ｆタイミング信号発生回路７０について説明する。［リ
フレッシュ周期］の欄で説明したように、パワーダウン
状態中のリフレッシュ周期を、オペレーション状態中の
リフレッシュ周期より長くすることにより、低消費電力
化を図っている。本実施形態では、ＲＦタイミング信号
の立ち上げのタイミングをリフレッシュの開始とし、Ｒ
Ｆタイミング信号の周期をリフレッシュ周期としてい
る。このため、パワーダウン状態中のＲＦタイミング信
号の周期を、オペレーション状態中のＲＦタイミング信
号の周期より長くすることにより、パワーダウン状態中
のリフレッシュ周期を、オペレーション状態中のリフレ
ッシュ周期より長くすることができる。これは、ＲＦタ
イミング信号発生回路７０により実現できる。ＲＦタイ
ミング信号発生回路７０には、例えば、以下の二つのタ
イプがある。
【００８５】（タイプ１）図８は、タイプ１のＲＦタイ
ミング信号発生回路７０である。ＲＦタイミング信号発
生回路７０は、電圧調整回路７２と、リング発振回路７
４と、を備える。図９は、電圧調整回路７２の一例の回
路図であり、図１０は、リング発振回路７４の一例の回
路図である。リング発振回路７４から発生したパルス信
号が、ＲＦタイミング信号発生回路７０の出力信号であ
るＲＦタイミング信号となる。
【００８６】電圧調整回路７２には、モードコントロー
ル１１０からのスヌーズ信号／ＺＺが入力する。電圧調
整回路７２から出力される電圧Ｖaは、図１１に示すよ
うに、スヌーズ信号／ＺＺがＨレベル（オペレーション
状態、待機状態）のとき、Ｖ aＨであり、スヌーズ信号
／ＺＺがＬレベル（パワーダウン状態）のとき、ＶaＨ
より小さいＶaＬである。電圧調整回路７２から出力さ
れる電圧Ｖaにより、図１０に示すリング発振回路７４
から出力されるＲＦタイミング信号の周期が変わる。つ
まり、電圧ＶaがＶaＬのときの方が、ＶaＨのときより
も、ＲＦタイミング信号の周期が長くなる。ＲＦタイミ
ング信号の周期の具体的な数値について説明する。
【００８７】本実施形態では、スヌーズ信号／ＺＺがＨ
レベル（オペレーション状態、待機状態）のとき、リン
グ発振回路７４から出力された信号は、図１２に示すよ
うに、例えば、周期７５μｓのＲＦタイミング信号とな
る。
【００８８】一方、スヌーズ信号／ＺＺがＬレベル（パ
ワーダウン状態）のとき、リング発振回路から出力され
た信号は、図１２に示すように、例えば、周期２００μ
ｓのＲＦタイミング信号となる。
【００８９】周期７５μｓ、２００μｓは、図５に示す
例における基板電圧Ｖbbが−０．６Ｖの場合から求めた
ものである。つまり、オペレーション状態中のメモリセ
ルのデータ保持時間は３００ｍｓである。図１に示すブ
ロックＡ〜Ｄの各々の行を０行〜４０９５行（ワード線
の本数が４０９６本）とすると、リフレッシュサイクル
数が約４０００回となる。ＲＦタイミング信号の周期
（リフレッシュ周期）は以下のとおりである。
【００９０】ＲＦタイミング信号の周期＝３００ｍｓ÷
４０００＝７５μｓ一方、パワーダウン状態中のデータ
保持時間は８００ｍｓなので、ＲＦタイミング信号の周
期（リフレッシュ周期）は以下のとおりである。
【００９１】ＲＦタイミング信号の周期＝８００ｍｓ÷
４０００＝２００μｓ （タイプ２）図１３は、タイプ２のＲＦタイミング信号
発生回路７０である。ＲＦタイミング信号発生回路７０
は、リング発振回路と、分周コントロールと、を備え
る。リング発振回路から発生したパルス信号は、分周コ
ントロールに入力する。分周コントロールから出力した
パルス信号が、ＲＦタイミング信号発生回路７０の出力
信号であるＲＦタイミング信号となる。分周コントロー
ルには、モードコントロール１１０からのスヌーズ信号
／ＺＺが入力する。
【００９２】スヌーズ信号／ＺＺがＨレベル（オペレー
ション状態や待機状態）のとき、リング発振回路から出
力された信号は、分周コントロールにより、図１４に示
すように、周期Ｔ（例えば、７５μｓ）のＲＦタイミン
グ信号となる。一方、スヌーズ信号／ＺＺがＬレベル
（パワーダウン状態）のとき、リング発振回路から出力
された信号は、分周コントロールにより、周期Ｔより長
い周期である、例えば、周期４ＴのＲＦタイミング信号
となる。
【００９３】なお、分周コントロールは、ＲＦタイミン
グ信号発生回路７０内に設けられているが、ＲＦタイミ
ング信号発生回路７０外であってもよい。
【００９４】［ブロック選択信号発生回路］次に、ブロ
ック選択信号発生回路８０について、図１５を用いて詳
細に説明する。図１５は、ブロック選択信号発生回路８
０の回路ブロック図である。ブロック選択信号発生回路
８０には、チップセレクト信号／ＣＳ、ブロックアドレ
ス信号Ａ0、Ａ1が入力される。ブロック選択信号発生回
路８０からは、ブロックＡ〜Ｄ選択信号が出力される。
ブロック選択信号発生回路８０は、次の（Ａ）〜（Ｅ）
になるように、その論理回路が構成されている。
【００９５】（Ａ）チップセレクト信号／ＣＳがＬレベ
ル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベ
ル、Ｌレベル）のとき、ブロック選択信号発生回路８０
から、Ｈレベル（アクティブ）のブロックＡ選択信号が
出力され、かつ、Ｌレベル（ノンアクティブ）のブロッ
クＢ選択信号、ブロックＣ選択信号、ブロックＤ選択信
号が出力される。
【００９６】（Ｂ）チップセレクト信号／ＣＳがＬレベ
ル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベ
ル、Ｌレベル）のとき、ブロック選択信号発生回路８０
から、Ｈレベル（アクティブ）のブロックＢ選択信号が
出力され、かつ、Ｌレベル（ノンアクティブ）のブロッ
クＡ選択信号、ブロックＣ選択信号、ブロックＤ選択信
号が出力される。
【００９７】（Ｃ）チップセレクト信号／ＣＳがＬレベ
ル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｌレベ
ル、Ｈレベル）のとき、ブロック選択信号発生回路８０
から、Ｈレベル（アクティブ）のブロックＣ選択信号が
出力され、かつ、Ｌレベル（ノンアクティブ）のブロッ
クＡ選択信号、ブロックＢ選択信号、ブロックＤ選択信
号が出力される。
【００９８】（Ｄ）チップセレクト信号／ＣＳがＬレベ
ル、ブロックアドレス信号（Ａ0、Ａ1）が、（Ｈレベ
ル、Ｈレベル）のとき、ブロック選択信号発生回路８０
から、Ｈレベル（アクティブ）のブロックＤ選択信号が
出力され、かつ、Ｌレベル（ノンアクティブ）のブロッ
クＡ選択信号、ブロックＢ選択信号、ブロックＣ選択信
号が出力される。
【００９９】（Ｅ）チップセレクト信号／ＣＳがＨレベ
ルのとき、ブロック選択信号発生回路８０から、Ｌレベ
ル（ノンアクティブ）のブロックＡ選択信号、ブロック
Ｂ選択信号、ブロックＣ選択信号、ブロックＤ選択信号
が出力される。
【０１００】［ブロックコントロール］次に、ブロック
コントロールについて、ブロックＡコントロール４０Ａ
を例として詳細に説明する。図１６は、ブロックＡコン
トロール４０Ａおよびこれに関連する回路の回路ブロッ
ク図である。ブロックＡコントロール４０Ａは、外部ア
クセス実施信号Ａ発生回路４２、ＲＦ実施信号Ａ発生回
路４４、遅延回路４６、ＡＮＤゲート４８およびインバ
ータ４９を備える。
【０１０１】ブロックＡが選択される（外部アクセスさ
れる）場合の動作を説明する。この場合、Ｈレベル（ア
クテッブ）のブロックＡ選択信号、および、Ｈレベル
（アクテッブ）のＲＦ要求信号Ａが、ブロックＡコント
ロール４０Ａに入力される。
【０１０２】これにより、ＡＮＤゲート４８には、Ｈレ
ベルのブロックＡ選択信号およびＨレベルのＲＦ要求信
号Ａが入力される。これにより、ＡＮＤゲート４８から
は、Ｌレベルの信号が出力され、このＬレベルの信号は
ＲＦ実施信号Ａ発生回路４４に入力される。
【０１０３】一方、外部アクセス実施信号Ａ発生回路４
２には、ＨレベルのブロックＡ選択信号が入力される。
【０１０４】クロック１３０からのクロック信号は、外
部アクセス実施信号Ａ発生回路４２およびＲＦ実施信号
Ａ発生回路４４に入力する。外部アクセス実施信号Ａ発
生回路４２には、ＨレベルのブロックＡ選択信号が入力
されているので、クロック信号にもとづいて、外部アク
セス実施信号Ａ発生回路４２からＨレベル（アクティ
ブ）の外部アクセス実施信号Ａが出力される。なお、Ｒ
Ｆ実施信号Ａ発生回路４４には、ＡＮＤゲート４８から
のＬレベルの信号が入力されているので、ＲＦ実施信号
Ａ発生回路４４からは、Ｌレベル（ノンアクティブ）の
ＲＦ実施信号Ａが出力される。Ｈレベルの外部アクセス
実施信号Ａが、ブロックＡコントロール４０Ａの出力信
号となる。
【０１０５】次に、ブロックＡが選択されない（外部ア
クセスされない）場合の動作を説明する。Ｌレベル（ノ
ンアクテッブ）のブロックＡ選択信号、および、Ｈレベ
ル（アクテッブ）のＲＦ要求信号Ａが、ブロックＡコン
トロール４０Ａに入力される。
【０１０６】これにより、ＡＮＤゲート４８には、Ｌレ
ベルのブロックＡ選択信号およびＨレベルのＲＦ要求信
号Ａが入力される。これにより、ＡＮＤゲート４８から
はＨレベルの信号が出力され、このＨレベルの信号はＲ
Ｆ実施信号Ａ発生回路４４に入力される。
【０１０７】一方、外部アクセス実施信号Ａ発生回路４
２には、ＬレベルのブロックＡ選択信号が入力される。
【０１０８】クロック１３０からのクロック信号は、外
部アクセス実施信号Ａ発生回路４２およびＲＦ実施信号
Ａ発生回路４４に入力する。ＲＦ実施信号Ａ発生回路４
４には、ＡＮＤゲート４８からのＨレベルの信号が入力
されているので、クロック信号にもとづいて、ＲＦ実施
信号Ａ発生回路４４からＨレベル（アクティブ）のＲＦ
実施信号Ａが出力される。なお、外部アクセス実施信号
Ａ発生回路４２には、ＬレベルのブロックＡ選択信号が
入力されているので、外部アクセス実施信号Ａ発生回路
４２からは、Ｌレベル（ノンアクティブ）の外部アクセ
ス実施信号Ａが出力される。Ｈレベル（アクティブ）の
ＲＦ実施信号Ａが、ブロックＡコントロール４０Ａの出
力信号となる。
【０１０９】なお、ＲＦ実施信号Ａは、遅延回路４６に
も入力されている。よって、ＨレベルのＲＦ実施信号Ａ
は、遅延回路４６に入力される。遅延回路４６は、リフ
レッシュに必要な時間（例えば、２０ｎｓ〜４０ｎｓ）
後、Ｈレベルのリセット信号Ａを出力する。このリセッ
ト信号Ａはインバータ４９で反転され、Ｌレベルのリセ
ット信号Ａとなり、ＲＦ要求信号Ａ発生回路５０Ａのリ
セット（／Ｒ）に入力される。この結果、ＲＦ要求信号
ＡがＬレベル（ノンアクティブ）となる。これにより、
ＲＦ実施信号ＡがＬレベル（ノンアクティブ）となるの
で、リフレッシュが終了する。
【０１１０】他のブロックコントロールも、ブロックＡ
コントロール４０Ａと同様の構成をし、同様の動作をす
る。以上のように、本実施形態では、オペレーション状
態中、クロック信号にもとづいて、あるブロックコント
ロールからの外部アクセス実施信号の発生（Ｈレベル）
と、残り全ての他のブロックコントロールからのＲＦ実
施信号の発生（Ｈレベル）と、を同期させている。
【０１１１】［ＲＦ要求信号発生回路］ＲＦ要求信号発
生回路について、ＲＦ要求信号Ａ発生回路５０Ａを用い
て説明する。図１７は、ＲＦ要求信号Ａ発生回路５０Ａ
の回路ブロック図である。ＲＦ要求信号Ａ発生回路５０
Ａには、クロック１３０からのクロック信号、モードコ
ントロール１１０からのスヌーズ信号／ＺＺ、ＲＦタイ
ミング信号発生回路７０からのＲＦタイミング信号、ブ
ロックＡコントロール４０Ａからのリセット信号Ａが、
それぞれ、入力される。そして、ＲＦ要求信号Ａ発生回
路５０Ａからは、ＲＦ要求信号Ａが出力される。ＲＦ要
求信号Ａ発生回路５０Ａの具体的動作について説明す
る。
【０１１２】｛オペレーション状態および待機状態のと
きの動作｝ＲＦタイミング信号の立ち上がり部分がパル
ス化回路５２に入力すると、Ｈレベルのパルスが発生す
る。このパルスがフリップフロップ５６の入力Ｓに加わ
ると、フリップフロップ５６の出力ＱからＨレベルの信
号が出力され、ＮＡＮＤゲート５３の入力端子５３ｂに
入力される。
【０１１３】一方、半導体装置１のオペレーション状態
および待機状態では、Ｈレベルのスヌーズ信号／ＺＺが
ＮＡＮＤゲート５５の入力端子５５ｂに入力している。
そして、ＲＦ要求信号発生回路５０にＨレベルのクロッ
ク信号が入力すると、Ｈレベルのクロック信号がインバ
ータ５７により反転され、Ｌレベルとなり、このＬレベ
ル信号がＮＡＮＤゲート５５の入力端子５５ａに入力す
る。これにより、ＮＡＮＤゲート５５から出力されたＨ
レベルの信号が、ＮＡＮＤゲート５３の入力端子５３ａ
に入力する。
【０１１４】入力端子５３ａ、５３ｂには、Ｈレベルの
信号が入力されているので、ＮＡＮＤゲート５３からは
Ｌレベルの信号が出力され、このＬレベル信号は、フリ
ップフロップ５１の入力／Ｓに加わる。これにより、フ
リップフロップ５１がセットされ、その出力ＱからＨレ
ベルの信号が出力される。この信号がＨレベル（アクテ
ィブ）のＲＦ要求信号Ａとなる。
【０１１５】なお、ＮＡＮＤゲート５３からのＬレベル
の信号は遅延回路５４を介してフリップフロップ５６の
入力／Ｒにも加わるので、フリップフロップ５６の出力
ＱはＬレベルになる。このようにしないと、フリップフ
ロップ５１がリセット信号Ａによりリセットされること
により、ＲＦ要求信号ＡがＬレベル（ノンアクティブ）
になっても、ＡＴＤ信号（Ｈレベル）が入力されると、
ＲＦタイミング信号の立ち上がり部分が入力していない
のにかかわらず、ＲＦ要求信号ＡがＨレベル（アクティ
ブ）となるからである。
【０１１６】｛パワーダウン状態のときの動作｝ＲＦタ
イミング信号の立ち上がり部分がパルス化回路５２に入
力することにより、オペレーション状態および待機状態
のときの動作と同様に、Ｈレベルの信号がＮＡＮＤゲー
ト５３の入力端子５３ｂに入力される。
【０１１７】一方、半導体装置１のパワーダウン状態
中、Ｌレベルのスヌーズ信号／ＺＺがＮＡＮＤゲート５
５の入力端子５５ｂに入力している。これにより、ＮＡ
ＮＤゲート５５からは、Ｈレベルの信号が出力される。
このＨレベルの信号は、ＮＡＮＤゲート５３の入力端子
５３ａに入力される。
【０１１８】入力端子５３ａ、５３ｂには、Ｈレベルの
信号が入力されているので、オペレーション状態および
待機状態のときの動作と同様に、ＲＦ要求信号Ａ発生回
路５０ＡからはＨレベル（アクティブ）のＲＦ要求信号
Ａが出力される。
【０１１９】他のＲＦ要求信号発生回路も、ＲＦ要求信
号Ａ発生回路５０Ａと同様の構成をし、同様の動作をす
る。
【０１２０】［行プリデコーダ］次に、行プリデコーダ
３０Ａ〜３０Ｄについて、行プリデコーダ３０Ａを例と
して詳細に説明する。図１８は、行プリデコーダ３０Ａ
およびこれに関連する回路の回路ブロック図である。行
プリデコーダ３０Ａは、行アドレス信号Ａ8〜Ａ1 9に対
応した数、つまり、１２個の選択部３２-１〜３２-１２
を備える。選択部３２-１〜３２-１２は、それぞれ、行
アドレス信号またはリフレッシュアドレス信号の選択を
する。
【０１２１】選択部３２-１〜３２-１２は、それぞれ、
スイッチ＆ラッチ回路３４、３６および判定回路３８を
備える。スイッチ＆ラッチ回路３４には、行アドレス信
号（選択部３２-１でいうと行アドレス信号Ａ8）が入力
する。スイッチ＆ラッチ回路３６には、ＲＦカウンタ１
００からのリフレッシュアドレス信号（選択部３２-１
でいうとリフレッシュアドレス信号ＲＦＡ8）が入力す
る。
【０１２２】判定回路３８には、ブロックＡコントロー
ル４０Ａ（図１）からの信号、つまり、Ｈレベルの外部
アクセス実施信号Ａ、または、ＨレベルのＲＦ実施信号
Ａのいずれかが入力される。判定回路３８に、Ｈレベル
の外部アクセス実施信号Ａが入力したことを、判定回路
３８が判定したとき、判定回路３８は、行アドレスラッ
チ信号を出力する。行アドレスラッチ信号は、スイッチ
＆ラッチ回路３４に入力するので、スイッチ＆ラッチ回
路３４には、行アドレス信号がラッチされ、出力され
る。これにより、行プリデコーダ３０Ａは、行アドレス
信号Ａ8〜Ａ19を出力する。これは、外部アクセスすべ
きメモリセルを選択するワード線を駆動するための信号
である。この駆動信号は、行デコーダ２４Ａに入力され
る。この駆動信号をもとに、行デコーダ２４Ａは、外部
アクセスすべきメモリセルが属する行のワード線を選択
する。
【０１２３】一方、判定回路３８に、ＨレベルのＲＦ実
施信号Ａが入力したことを、判定回路３８が判定したと
き、判定回路３８は、ＲＦアドレスラッチ信号を出力す
る。ＲＦアドレスラッチ信号は、スイッチ＆ラッチ回路
３６に入力するので、スイッチ＆ラッチ回路３６には、
リフレッシュアドレス信号がラッチされ、出力される。
これにより、行プリデコーダ３０Ａは、リフレッシュア
ドレス信号ＲＦＡ8〜ＲＦＡ19を出力する。これは、リ
フレッシュすべき行のメモリセルを選択するワード線を
駆動するための信号である。この駆動信号は、行デコー
ダ２４Ａに入力される。この駆動信号をもとに、行デコ
ーダ２４Ａは、リフレッシュすべき行のワード線を選択
する。
【０１２４】行プリデコーダ３０Ｂ〜３０Ｄも、行プリ
デコーダ３０Ａと同様の構成をし、同様の動作をする。
【０１２５】［ＲＦカウンタコントロール］上記の［半
導体装置のリフレッシュ動作］の｛オペレーション状
態｝で説明したように、本実施形態において、外部から
アクセスされているブロックではリフレッシュが延期さ
れる。本実施形態は、全てのブロックＡ〜Ｄでのリフレ
ッシュを確実にするため、図１に示すように、ＲＦカウ
ンタコントロール９０を設けている。
【０１２６】ＲＦカウンタコントロール９０は、全ての
ブロックＡ〜Ｄにおいて、第ｎ行のワード線により選択
されるメモリセルのリフレッシュ終了後、カウントアッ
プ信号を発生する。これにより、ＲＦカウンタ１００の
計数値が一つ増加し、ＲＦカウンタ１００は、それに対
応するリフレッシュアドレス信号ＲＦＡ8〜ＲＦＡ19を
出力する。ＲＦカウンタ１００からのこの出力により、
行プリデコーダ３０Ａ〜３０Ｄは、第ｎ＋１行のワード
線を駆動するための信号を供給する。
【０１２７】図１９は、ＲＦカウンタコントロール９０
の回路ブロック図である。ＲＦカウンタコントロール９
０は、ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅
延回路９６と、インバータ９８と、を備える。
【０１２８】ＮＯＲゲート９２には、ＲＦ要求信号Ａ〜
Ｄが入力される。ＮＯＲゲート９２の出力信号は、ＮＡ
ＮＤゲート９４に入力される。これには、二つの経路が
ある。一つは、ＮＯＲゲート９２の出力端子からＮＡＮ
Ｄゲート９４の入力端子９４ａへ直接つながる経路であ
る。他の一つは、遅延回路９６、インバータ９８を介し
て、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９
４の入力端子９４ｂへつながる経路である。ＮＡＮＤゲ
ート９４からは、アクティブロウのカウントアップ信号
が出力される。
【０１２９】ＲＦカウンタコントロール９０がカウント
アップ信号を出力する仕組みを、図１、図１９および図
２０を用いて説明する。図２０は、半導体装置１の、あ
る期間におけるオペレーション状態のタイミングチャー
トである。チップセレクト信号／ＣＳはＬレベルであ
り、オペレーション状態となっている。
【０１３０】時刻ｔ0〜時刻ｔ2までの半導体装置１の動
作は、図２に示すタイミングチャートの時刻ｔ0〜時刻
ｔ2までのそれの動作と同じである。つまり、ブロック
Ｂ、ブロックＣ、ブロックＤにおいて、第ｎ行のワード
線により選択されるメモリセルのリフレッシュが行われ
る。
【０１３１】次のＲＦタイミング信号がＨレベルとなっ
た（時刻ｔ5）後、最初のクロック信号（ｃ3）の発生に
もとづいて、ＲＦ要求信号Ｂ〜ＤがＨレベルとなる（時
刻ｔ6）。
【０１３２】時刻ｔ1から始まり、時刻ｔ6で終わる期間
（この期間中、各ブロックＡ〜Ｄにおいて、一回のリフ
レッシュが可能となる。）、ブロックＡが選択され続け
ているので、ブロックＡでは、第ｎ行のワード線により
選択されるメモリセルのリフレッシュが行われない（あ
るリフレッシュ周期でのリフレッシュの延期）。このた
め、このリフレッシュ周期では、ＲＦ要求信号ＡがＨレ
ベルのままであるので、ＮＯＲゲート９２はＬレベルの
信号を出力する。よって、このリフレッシュ周期では、
ＮＡＮＤゲート９４がＨレベルの信号を出力するので、
カウントアップ信号は発生しない。
【０１３３】よって、次のリフレッシュ周期において
も、各ブロックＡ〜Ｄで、同じ行、つまり、第ｎ行のワ
ード線で選択されるメモリセルのリフレッシュが行われ
る。詳しく説明すると、時刻ｔ6で、ブロックＢが選択
されるので、外部アクセス実施信号Ｂ、ＲＦ実施信号
Ａ、Ｃ、Ｄが、Ｈレベルとなる。これにより、ブロック
Ａ、Ｃ、Ｄにおいて、第ｎ行のワード線で選択されるメ
モリセルのリフレッシュが行われる。
【０１３４】時刻ｔ7において、ブロックアドレスが、
ブロックＢからブロックＣに変わる。ＲＦ要求信号Ｂ
は、Ｈレベルの状態なので、ＲＦ実施信号ＢがＨレベル
となる。このＲＦ実施信号Ｂにより、ブロックＢでは、
第ｎ行のワード線で選択されるメモリセルにおいて、リ
フレッシュが行われる。そして、所定時間経過後、ＲＦ
要求信号ＢがＬレベルとなる。これにより、ＲＦ実施信
号ＢがＬレベルとなり、リフレッシュが終了する（時刻
ｔ8）。以上により、ブロックＡ〜Ｄの第ｎ行のワード
線で選択されるメモリセルに対するリフレッシュが終了
する。
【０１３５】時刻ｔ8において、全てのＲＦ要求信号Ａ
〜ＤがＬレベルとなるので、ＮＯＲゲート９２からは、
Ｈレベルの信号が出力される。ＮＡＮＤゲート９４の入
力端子９４ａには、直ちに、Ｈレベルの信号が入力され
る。入力端子９４ｂには、Ｈレベルの信号が入力され続
けているので、ＮＡＮＤゲート９４からは、アクティブ
ロウ（Ｌレベル）のカウントアップ信号が出力される
（時刻ｔ9）。なお、ＮＯＲゲート９２から出力される
Ｈレベルの信号は、遅延回路９６を通り、インバータ９
８でＬレベルの信号となり、入力端子９４ｂに入力され
るので、ＮＡＮＤゲート９４から出力される信号は、直
ちにＨレベルとなる。
【０１３６】カウントアップ信号によりＲＦカウンタ１
００の計数値が一つ増加し、ＲＦカウンタ１００は、そ
れに対応するリフレッシュアドレス信号、つまり、次の
リフレッシュされるべき行に対応するアドレス信号を出
力する。ＲＦカウンタ１００からのこの出力により、リ
フレッシュ実施信号が入力された行プリデコーダ３０Ａ
〜３０Ｄからは、次のリフレッシュすべき行である第ｎ
＋１行のワード線で選択されるメモリセルのリフレッシ
ュをするための信号が供給される。
【０１３７】以上のように、本実施形態では、あるリフ
レッシュ周期に、ブロックＡ〜Ｄの全てにおいて、第ｎ
行のワード線で選択されるメモリセルのリフレッシュが
行われるまで、第ｎ＋１行のワード線で選択されるメモ
リセルにおいて、リフレッシュが行われない。このた
め、全ての行のメモリセルにおいて、リフレッシュを確
実にすることができる。
【０１３８】ところで、ＲＦカウンタコントロール９０
を設ける場合、リフレッシュの実力値（メモリセルがデ
ータを保持できる時間）と、リフレッシュサイクル数
（各ブロックＡ〜Ｄの行の数、つまり、ワード線数。本
実施形態では、４０９６）を考慮して、リフレッシュ周
期を決めなければならない。つまり、例えば、リフレッ
シュの実力値が２００ｍｓ、リフレッシュサイクル数が
約４０００回（行数が４０９６だから）の条件下で、Ｒ
Ｆタイミング信号の周期（リフレッシュ周期）を５０μ
ｓとする。
【０１３９】５０μｓ×４０００＝２００ｍｓ この条件では、一回でもリフレッシュが延期されると、
データを保持できなくなる。このため、例えば、ＲＦタ
イミング信号の周期（リフレッシュ周期）を４５μｓと
する。
【０１４０】４５μｓ×４０００＝１８０ｍｓ （２００ｍｓ−１８０ｍｓ）÷４５μｓ≒４４４回 ＲＦタイミング信号の周期（リフレッシュ周期）を４５
μｓとすれば、４４４回までリフレッシュの延期をして
も、データを保持できる。
【０１４１】なお、図２０に示すように、リフレッシュ
周期（時刻ｔ0〜時刻ｔ5）において、ブロックＡの第ｎ
行のワード線と接続されたメモリセルでは、まだ、リフ
レッシュが行われていない。本実施形態では、次のリフ
レッシュ周期（時刻ｔ5〜）において、第ｎ行（同じ
行）のワード線と接続されたメモリセルのリフレッシュ
を行っている。しかしながら、本発明はこれに限定され
ず、第ｎ＋１行のワード線と接続されたメモリセルのリ
フレッシュをしてもよい。
【０１４２】［半導体装置の電子機器への応用例］半導
体装置１は、例えば、携帯機器のような電子機器に応用
することができる。図２１は、携帯電話機のシステムの
一部のブロック図である。ＶＳＲＡＭが半導体装置１で
ある。ＣＰＵ、ＶＳＲＡＭ、フラッシュメモリ（flash
memory）は、アドレス信号Ａ′0〜Ａ′19のバスライン
により、相互に接続されている。また、ＣＰＵ、ＶＳＲ
ＡＭ、フラッシュメモリは、データ信号Ｉ／Ｏ0〜Ｉ／
Ｏ15のバスラインにより、相互に接続されている。さら
に、ＣＰＵは、バスラインにより、キーボードおよびＬ
ＣＤドライバと接続されている。ＬＣＤドライバは、バ
スラインにより、液晶表示部と接続されている。ＣＰ
Ｕ、ＶＳＲＡＭおよびフラッシュメモリでメモリシステ
ムを構成している。
【０１４３】図２２は、図２１に示す携帯電話機のシス
テムを備える携帯電話機６００の斜視図である。携帯電
話機６００は、キーボード６１２、液晶表示部６１４、
受話部６１６およびアンテナ部６１８を含む本体部６１
０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の回路ブロック図
である。
【図２】本実施形態に係る半導体装置のオペレーション
状態を説明するためのタイミングチャートである。
【図３】本実施形態に係る半導体装置の待機状態を説明
するためのタイミングチャートである。
【図４】本実施形態に係る半導体装置のパワーダウン状
態を説明するためのタイミングチャートである。
【図５】メモリセルのデータの保持時間（ｍｓ）と基板
電圧Ｖbb（Ｖ）との関係の一例を示すグラフである。
【図６】パワーダウン状態中のメモリセルの断面図であ
る。
【図７】オペレーション状態中のメモリセルの断面図で
ある。
【図８】本実施形態に係る半導体装置に備えられたＲＦ
タイミング信号発生回路のタイプ１のブロック図であ
る。
【図９】ＲＦタイミング信号発生回路のタイプ１に備え
られた電圧調整回路の回路図である。
【図１０】ＲＦタイミング信号発生回路のタイプ１に備
えられたリング発振回路の回路図である。
【図１１】電圧調整回路からの電圧Ｖaとスヌーズ信号
／ＺＺとの関係を示す波形図である。
【図１２】ＲＦタイミング信号発生回路のタイプ１にお
ける、ＲＦタイミング信号とスヌーズ信号／ＺＺとの関
係を示す波形図である。
【図１３】本実施形態に係る半導体装置に備えられたＲ
Ｆタイミング信号発生回路のタイプ２のブロック図であ
る。
【図１４】ＲＦタイミング信号発生回路のタイプ２にお
ける、ＲＦタイミング信号とスヌーズ信号／ＺＺとの関
係を示す波形図である。
【図１５】本実施形態に係る半導体装置に備えられたブ
ロック選択信号発生回路の回路ブロック図である。
【図１６】本実施形態に係る半導体装置に備えられたブ
ロックＡコントロールおよびこれに関連する回路の回路
ブロック図である。
【図１７】本実施形態に係る半導体装置に備えられたＲ
Ｆ要求信号Ａ発生回路の回路ブロック図である。
【図１８】本実施形態に係る半導体装置に備えられた行
プリデコーダおよびこれに関連する回路の回路ブロック
図である。
【図１９】本実施形態に係る半導体装置に備えられたＲ
Ｆカウンタコントロールの回路ブロック図である。
【図２０】本実施形態に係る半導体装置の、ある期間に
おけるオペレーション状態のタイミングチャートであ
る。
【図２１】本実施形態に係る半導体装置を備えた、携帯
電話機のシステムの一部のブロック図である。
【図２２】図２１に示す携帯電話機のシステムを備える
携帯電話機の斜視図である。
【符号の説明】
１ 半導体装置 １０ データ入出力バッファ ２０ メモリセルアレイ ２４Ａ〜２４Ｄ 行デコーダ ２６Ａ〜２６Ｄ 列デコーダ ３０Ａ〜３０Ｄ 行プリデコーダ ３２-１〜３２-１２ 選択部 ３４ スイッチ＆ラッチ回路 ３６ スイッチ＆ラッチ回路 ３８ 判定回路 ４０Ａ ブロックＡコントロール ４０Ｂ ブロックＢコントロール ４０Ｃ ブロックＣコントロール ４０Ｄ ブロックＤコントロール ４２ 外部アクセス実施信号Ａ発生回路 ４４ ＲＦ実施信号Ａ発生回路 ４６ 遅延回路 ４８ ＡＮＤゲート ４９ インバータ ５０Ａ ＲＦ要求信号Ａ発生回路 ５０Ｂ ＲＦ要求信号Ｂ発生回路 ５０Ｃ ＲＦ要求信号Ｃ発生回路 ５０Ｄ ＲＦ要求信号Ｄ発生回路 ５１ フリップフロップ ５２ パルス化回路 ５３ ＮＡＮＤゲート ５３ａ、５３ｂ 入力端子 ５４ 遅延回路 ５５ ＮＡＮＤゲート ５５ａ、５５ｂ 入力端子 ５６ フリップフロップ ５７ インバータ ６０ アドレスバッファ ７０ ＲＦタイミング信号発生回路 ７２ 電圧調整回路 ７４ リング発振回路 ８０ ブロック選択信号発生回路 ９０ ＲＦカウンタコントロール ９２ ＮＯＲゲート ９４ ＮＡＮＤゲート ９４ａ、９４ｂ 入力端子 ９６ 遅延回路 ９８ インバータ １００ ＲＦカウンタ １１０ モードコントロール １２０ 基板電圧発生回路 １３０ クロック
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１１月１６日（２００１．１１．
１６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】（１）本発明に係る半導
体装置のリフレッシュ方法は、複数のブロックに分割さ
れたメモリセルアレイを有する半導体装置のリフレッシ
ュ方法であって、前記半導体装置を外部アクセス可能な
状態にする、第１ステップと、前記半導体装置が外部ア
クセス可能な状態中、第１リフレッシュ周期により、前
記複数のブロックのうち外部アクセスすべきブロック以
外のブロックに対してリフレッシュをする、第２ステッ
プと、前記半導体装置を外部アクセス不可能な状態にす
る、第３ステップと、前記半導体装置が外部アクセス不
可能な状態中、前記第１リフレッシュ周期より長い周期
である第２リフレッシュ周期により、前記複数のブロッ
クの各々に対してリフレッシュをする、第４ステップ
と、を備える。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 複数のブロックに分割されたメモリセル
    アレイを有する半導体装置のリフレッシュ方法であっ
    て、 前記半導体装置が外部アクセス可能な状態にする、第１
    ステップと、 前記半導体装置が外部アクセス可能な状態中、第１リフ
    レッシュ周期により、前記複数のブロックのうち外部ア
    クセスすべきブロック以外のブロックに対してリフレッ
    シュをする、第２ステップと、 前記半導体装置が外部アクセス不可能な状態にする、第
    ３ステップと、 前記半導体装置が外部アクセス不可能な状態中、前記第
    １リフレッシュ周期より長い周期である第２リフレッシ
    ュ周期により、前記複数のブロックの各々に対してリフ
    レッシュをする、第４ステップと、 を備える、半導体装置のリフレッシュ方法。
  2. 【請求項２】 請求項１において、 前記第２ステップは、前記第１リフレッシュ周期の基準
    となる、第１周期のリフレッシュタイミング信号を発生
    するステップを含み、 前記第４ステップは、前記第２リフレッシュ周期の基準
    となり、前記第１周期より長い周期である、第２周期の
    リフレッシュタイミング信号を発生するステップを含
    む、半導体装置のリフレッシュ方法。
  3. 【請求項３】 リフレッシュによりデータを保持する半
    導体装置であって、 複数のブロックに分割された、メモリセルアレイと、 前記半導体装置が外部アクセス可能な状態中、第１リフ
    レッシュ周期により、前記複数のブロックのうち、外部
    アクセスすべきブロック以外のブロックに対してリフレ
    ッシュをし、かつ、 前記半導体装置が外部アクセス不可能な状態中、前記第
    １リフレッシュ周期より長い周期である第２リフレッシ
    ュ周期により、前記複数のブロックの各々に対してリフ
    レッシュをする、リフレッシュ制御回路と、 を備える、半導体装置。
  4. 【請求項４】 請求項３において、 前記メモリセルアレイが形成される半導体基板に印加す
    る基板電圧を発生する、基板電圧発生回路を備え、 前記基板電圧発生回路は、前記半導体装置が外部アクセ
    ス可能な状態中、前記半導体装置が外部アクセス不可能
    な状態中のいずれも、同じ値の電圧を発生する、半導体
    装置。
  5. 【請求項５】 請求項３または４において、 前記リフレッシュ制御回路は、 リフレッシュタイミング信号を発生する、リフレッシュ
    タイミング信号発生回路と、 前記複数のブロックの各々に対応して設けられ、前記リ
    フレッシュタイミング信号にもとづいて、各々に対応す
    る前記複数のブロックに対してリフレッシュ要求信号を
    発生する、複数のリフレッシュ要求信号発生回路と、 前記複数のブロックの各々に対応して設けられ、前記リ
    フレッシュ要求信号にもとづいて、前記複数のブロック
    の各々に対してリフレッシュ実施信号を発生する、複数
    のブロックコントロールと、 を含む、半導体装置。
  6. 【請求項６】 請求項５において、 前記リフレッシュタイミング信号発生回路は、 前記半導体装置が外部アクセス可能な状態中、前記第１
    リフレッシュ周期の基準となる第１周期の前記リフレッ
    シュタイミング信号を発生し、 前記半導体装置が外部アクセス不可能な状態中、前記第
    ２リフレッシュ周期の基準となる第２周期の前記リフレ
    ッシュタイミング信号を発生する、半導体装置。
  7. 【請求項７】 請求項６において、 前記リフレッシュタイミング信号発生回路は、 前記リフレッシュタイミング信号を生成する、発振回路
    と、 前記第１周期および前記第２周期の前記リフレッシュタ
    イミング信号を生成するために、前記発振回路に印加す
    る電圧を調整する、電圧調整回路と、 を含む、半導体装置。
  8. 【請求項８】 請求項６において、 前記リフレッシュタイミング信号発生回路は、 発振回路と、 前記発振回路からの信号を分周することにより、前記第
    １周期および前記第２周期の前記リフレッシュタイミン
    グ信号、または、前記第２周期の前記リフレッシュタイ
    ミング信号を生成する、分周コントロールと、 を含む、半導体装置。
  9. 【請求項９】 請求項３〜８のいずれかにおいて、 前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic
    ＲＡＭ）を含む、半導体装置。
  10. 【請求項１０】 請求項３〜９のいずれかに記載の前記
    半導体装置を備える、メモリシステム。
  11. 【請求項１１】 請求項３〜９のいずれかに記載の前記
    半導体装置を備える、電子機器。
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