KR20160025305A - 반도체 메모리 장치 및 리프레쉬 동작 방법 - Google Patents

반도체 메모리 장치 및 리프레쉬 동작 방법 Download PDF

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KR20160025305A
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Abstract

오픈 비트 라인 구조를 가지는 반도체 메모리 장치에 관한 것으로, 리던던시 워드 라인을 포함하고 있는 하나 또는 그 이상의 노말 메모리 매트를 구비하고 있는 다수의 노말 메모리 매트, 상기 다수의 노말 메모리 매트 중 액티브 동작시 가장자리에 배치되는 에지 메모리 매트와 쌍을 이루어 동작하는 더미 메모리 매트, 및 상기 다수의 노말 메모리 매트와 상기 더미 메모리 매트의 리프레쉬 동작을 제어하며, 상기 에지 메모리 매트의 리프레쉬 동작시 상기 리던던시 워드 라인의 활성화 동작을 제한하기 위한 리프레쉬 제어부를 구비하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 및 리프레쉬 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND REFRESH OPERATING METHOD}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 오픈 비트 라인 구조를 가지는 반도체 메모리 장치와 이 반도체 메모리 장치의 리프레쉬 동작 방법에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 뱅크를 구비하고 있다. 여기서, 메모리 뱅크는 데이터를 저장하는 최소 단위인 단위 메모리 셀의 집합체를 의미한다. 이러한 단위 메모리 셀의 구조는 설계에 따라 크게 8F2 와 6F2 로 구분되는데, 단위 메모리 셀의 구조에 따라 비트 라인이 배치되는 구조가 결정된다. 다시 말하면, 8F2 의 단위 메모리 셀 구조를 가지는 메모리 뱅크는 폴디드 비트 라인(folded bit line) 구조를 가지며, 6F2 의 단위 메모리 셀 구조를 가지는 메모리 뱅크는 오픈 비트 라인(open bit line) 구조를 가진다.
우선, 폴디드 비트 라인 구조는 반도체 메모리 장치의 메모리 영역에 배치되는 감지 증폭기를 기준으로 데이터가 구동되는 비트 라인(예컨대, 정 비트 라인)과 이 데이터를 비교하는데 기준이 되는 비트 라인(예컨대, 부 비트 라인)이 동일한 메모리 매트에 배치된다. 그리고, 오픈 비트 라인 구조는 감지 증폭기를 기준으로 정 비트 라인과 부 비트 라인이 서로 다른 메모리 매트에 배치된다. 여기서, 메모리 매트는 메모리 뱅크를 일정 크기로 구분하는 단위로써, 메모리 뱅크는 다수의 메모리 매트로 구분될 수 있다.
이하, 폴디드 비트 라인과 오픈 비트 라인의 장단점을 살펴보기로 한다.
우선, 폴디드 비트 라인 구조의 경우 위에서 설명한 바와 같이, 정 비트 라인과 부 비트 라인이 동일한 메모리 매트에 배치되기 때문에, 정 비트 라인과 부 비트 라인에는 동일한 노이즈가 반영된다. 따라서, 정 비트 라인의 노이즈와 부 비트 라인의 노이즈가 상쇄되고 결과적으로 폴디드 비트 라인 구조는 노이즈에 안정적인 동작을 보장한다. 이에 반하여, 오픈 비트 라인은 정 비트 라인과 부 비트 라인이 서로 다른 메모리 매트에 배치된다. 그래서, 정 비트 라인에 발생하는 노이즈와 부 비트 라인에 발생하는 노이즈가 서로 다르며, 때문에 오픈 비트 라인 구조는 폴디드 비트 라인 구조 보다 노이즈에 열악하다.
다음으로, 위에서 설명하였듯이 폴디드 비트 라인 구조의 경우 단위 메모리 셀 구조가 8F2 로 설계되며, 오픈 비트 라인 구조의 경우 단위 메모리 셀 구조가 6F2 로 설계된다. 이는 데이터 저장량을 기준으로 오픈 비트 라인 구조를 가지는 메모리 뱅크가 폴디드 비트 라인 구조를 가지는 메모리 뱅크보다 작게 설계할 수 있음을 의미한다. 즉, 오픈 비트 라인 구조를 채용하는 경우 면적적으로 이득을 볼 수 있다.
한편, 반도체 메모리 장치는 무수히 많은 단위 메모리 셀을 구비하고 있으며, 공정 기술이 발달함에 따라 집적도가 증가하여 그 개수가 더욱 증가하고 있다. 이러한 단위 메모리 셀들 중 1 개라도 불량이 발생하게 되면 이를 구비하는 반도체 메모리 장치는 원하는 동작을 수행하지 못하기 때문에 폐기 처분되어야 한다. 하지만, 요즈음 반도체 메모리 장치의 공정 기술이 발달함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생하며, 이러한 소량의 불량으로 인하여 반도체 메모리 장치 전체를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell)과 더불어 리던던시 메모리 셀(redundancy memory cell)을 추가적으로 구비한다.
리던던시 메모리 셀은 노말 메모리 셀에 불량이 발생하는 경우 이 불량이 발생한 메모리 셀(이하, '리페어 대상 메모리 셀'이라 칭함)을 리페어하기 위한 목적으로 구비되는 회로이다. 보다 자세히 설명하면, 예컨대 읽기 및 쓰기 동작시 리페어 대상 메모리 셀이 액세스 되는 경우 내부적으로 리페어 대상 메모리 셀이 아닌 정상적인 메모리 셀을 액세스하는데, 이때 액세스되는 메모리 셀이 리던던시 메모리 셀이다. 따라서, 반도체 메모리 장치는 리페어 대상 메모리 셀에 대응하는 어드레스가 입력되는 경우 리페어 대상 메모리 셀이 아닌 리던던시 메모리 셀을 액세스하기 위한 동작(이하, '리페어 동작'이라 칭함)을 수행하며, 이러한 리페어 동작을 통해 반도체 메모리 장치는 정상적인 동작을 보장받는다.
도 1 은 기존의 반도체 메모리 장치를 설명하기 위한 블록도이다. 설명의 편의를 위하여 도 1 의 반도체 메모리 장치는 메모리 뱅크가 오픈 비트 라인 구조를 가지며, 32 개의 메모리 매트로 구분된다고 가정하기로 한다.
도 1 을 참조하면, 반도체 메모리 장치는 제1 내지 제32 메모리 매트(MAT1, ... MAT32)와 더미 메모리 매트(MAT_DM)를 구비한다. 일반적으로 메모리 매트와 메모리 매트 사이에는 감지 증폭 회로가 배치되어 있다. 그래서, 읽기 동작시 해당 메모리 매트의 워드 라인이 활성화되면 활성화된 메모리 매트의 데이터는 해당하는 감지 증폭 회로로 전달되어 증폭 된다. 예컨대, 제2 메모리 매트(MAT2)의 워드 라인이 활성화되는 경우 제2 메모리 매트(MAT2)의 워드 라인에 대응하는 데이터는 제1 메모리 매트(MAT1)와 제2 메모리 매트(MAT2) 사이에 배치되는 감지 증폭 회로와, 제2 메모리 매트(MAT2)와 제3 메모리 매트(MAT3) 사이에 배치되는 감지 증폭 회로로 전달된다.
한편, 폴디드 비트 라인 구조를 가지는 메모리 뱅크의 경우 읽기/쓰기 동작시 하나의 워드 라인이 활성화되는 일반적이다. 위에서 설명하였듯이, 오픈 비트 라인 구조를 가지는 메모리 뱅크 역시 읽기/쓰기 동작시 하나의 워드 라인이 활성화된다. 하지만, 오픈 비트 라인 구조를 가지는 메모리 뱅크는 아래와 같은 구조적인 이유로 인하여 두 개의 워드 라인이 활성화되는 상황이 존재한다.
우선, 오픈 비트 라인 구조를 가지는 메모리 매트는 위쪽에 배치되는 감지 증폭 회로(이하, "위쪽 감지 증폭 회로"라 칭하기로 함)에 연결되는 비트 라인과 아래쪽에 배치되는 감지 증폭 회로(이하, "아래쪽 감지 증폭 회로"라 칭하기로 함)에 연결되는 비트 라인으로 나뉠 수 있다. 그래서, 읽기/쓰기 동작시 선행되는 액티브 동작시 하나의 메모리 매트에 하나의 워드 라인이 활성화되면 해당 데이터는 위쪽 감지 증폭 회로와 아래쪽 감지 증폭 회로로 전달된다. 하지만, 메모리 뱅크의 가장자리에 위치한 제32 메모리 매트(MAT32)의 경우 아래쪽 감지 증폭 회로가 존재하지 않는다. 때문에, 제32 메모리 매트(MAT32) 이외의 메모리 매트 즉, 제1 내지 제31 메모리 매트(MAT1, ... MAT31)에 비하여 액티브 동작시 활성화되는 비트 라인이 절반밖에 되지 않는다. 따라서, 액티브 동작시 제32 메모리 매트(MAT32)와 제1 내지 제31 메모리 매트(MAT1, ... MAT31) 각각이 서로 동일한 동작을 수행하게 하기 위해서는 제32 메모리 매트(MAT32)의 나머지 절반을 위한 동작이 이루어 져야 한다. 이를 위하여, 반도체 메모리 장치는 제32 메모리 매트(MAT32)의 워드 라인이 활성화될 때 이와 더불어 더미 메모리 매트(MAT_DM)의 워드 라인이 동시에 활성화되도록 제어하고 있다. 즉, 제32 메모리 매트(MAT32)에 대한 액티브 동작을 수행해야 하는 경우 제32 메모리 매트(MAT32)의 워드 라인과 더미 메모리 매트(MAT_DM)의 워드 라인이 동시에 활성화된다.
한편, 위에서 설명하였듯이, 반도체 메모리 장치의 메모리 뱅크에는 리던던시 워드 라인이 배치된다. 설명의 편의를 위하여 도 1 의 실시예에 따른 반도체 메모리 장치는 제1 메모리 매트(MAT1)와, 제9 메모리 매트(MAT9)와, 제 17 메모리 매트(MAT17), 및 제25 메모리 매트(MAT25) 각각에 다수의 리던던시 워드 라인(RED)이 배치된다고 가정하기로 한다.
도 2 는 도 1 의 반도체 메모리 장치의 리페어 동작을 설명하기 위한 블록도이다. 설명의 편의를 위하여, 제8 메모리 매트(MAT8)에 리페어 대상 메모리 셀이 발생하여 이를 제1 메모리 매트(MAT1)의 다수의 리던던시 워드 라인(RED)으로 리페어한 경우를 일례로 한다.
이 경우 제8 메모리 매트(MAT8)의 리페어 대상 메모리 셀에 대응하는 워드 라인(WL_TT, 이하, '리페어 대상 워드 라인'이라 칭함)이 액세스되면 이 리페어 대상 워드 라인(WL_TT) 대신에 다수의 리던던시 워드 라인(RED) 중 리던던시 워드 라인(WL_RED)이 활성화된다.
도 3 은 도 1 의 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 블록도이다. 설명의 편의를 위하여 리프레쉬 동작이 8K 단위로 동작한다고 가정하고, 제1 내지 제8 메모리 매트(MAT1, ... MAT8)가 8K 라고 가정하기로 한다. 참고로, 리프레쉬 동작은 워드 라인이 활성화되는 액티브 동작을 수반한다.
제1 메모리 매트(MAT1)가 리프레쉬 동작을 수행할 때 제9 메모리 매트(MAT9)와, 제17 메모리 매트(MAT17), 및 제25 메모리 매트(MAT25)는 동시에 리프레쉬 동작을 수행하고, 이후 제2 메모리 매트(MAT2)와, 제10 메모리 매트(MAT10)와, 제18 메모리 매트(MAT18), 및 제26 메모리 매트(MAT26)가 동시에 리프레쉬 동작을 수행한다. 이러한 순차적인 리프레쉬 동작은 제8 메모리 매트(MAT8)와, 제16 메모리 매트(MAT16), 제24 메모리 매트(MAT24), 및 제32 메모리 매트(MAT32)까지 수행되는데, 도면에서 볼 수 있듯이 이 경우에는 제8 메모리 매트(MAT8)와, 제16 메모리 매트(MAT16), 제24 메모리 매트(MAT24), 제32 메모리 매트(MAT32), 및 더미 메모리 매트(MAT_DM) 각각의 워드 라인(WL_REF)이 활성화된다. 즉, 제32 메모리 매트(MAT32)에 대응하는 리프레쉬 동작시 활성화되는 워드 라인(WL_REF)의 개수는 5 개가 된다.
도 4 는 도 1 의 반도체 메모리 장치가 가지고 있는 문제점을 설명하기 위한 블록도이다. 설명의 편의를 위하여 반도체 메모리 장치는 도 2 와 같이 리페어 되어 있으며 도 3 과 같이 리프레쉬 동작을 수행한다고 가정하기로 한다.
도 4 를 참조하면, 반도체 메모리 장치는 제8 메모리 매트(MAT8)와, 제16 메모리 매트(MAT16), 제24 메모리 매트(MAT24), 제32 메모리 매트(MAT32), 및 더미 메모리 매트(MAT_DM)가 동시에 리프레쉬 동작을 수행한다. 즉, 제8 메모리 매트(MAT8)와, 제16 메모리 매트(MAT16), 제24 메모리 매트(MAT24), 제32 메모리 매트(MAT32), 및 더미 메모리 매트(MAT_DM) 각각의 워드 라인(WL_REF)이 활성화된다. 그런데, 만약 제8 메모리 매트(MAT8)의 워드 라인(WL_REF)이 리페어 대상 메모리 셀에 대응하는 워드 라인(WL_TT)이라면 제8 메모리 매트(MAT8)의 워드 라인(WL_REF) 대신에 제1 메모리 매트(MAT1)에 배치된 리던던시 워드 라인(WL_RED)이 활성화된다. 즉, 리프레쉬 동작시 제16 메모리 매트(MAT16), 제24 메모리 매트(MAT24), 제32 메모리 매트(MAT32), 및 더미 메모리 매트(MAT_DM)) 각각의 워드 라인이 활성화되고, 리페어 동작에 의하여 제1 메모리 매트(MAT1)의 리던던시 워드 라인(WL_RED)이 활성화된다.
위에서 설명하였듯이, 더미 메모리 매트(MAT_DM)는 아래쪽 감지 증폭 회로를 이용하고, 제1 메모리 매트(MAT1)는 위쪽 감지 증폭 회로를 이용한다. 결국, 더미 메모리 매트(MAT_DM)와 제1 메모리 매트(MAT1)는 두 메모리 매트 사이에 배치되는 감지 증폭 회로를 동시에 이용해야 하는 상황이 발생하며, 이 경우 더미 메모리 매트(MAT_DM)의 데이터와 제1 메모리 매트(MAT1)의 데이터가 서로 충돌하게 된다. 이러한 데이터 충돌은 안정적인 리프레쉬 동작을 보장해 줄 수 없다. 결국, 기존의 반도체 메모리 장치는 리페어 동작이 수행된 상태에서 리프레쉬 동작을 수행하는 경우 오동작을 수행하게 된다.
오픈 비트 라인 구조를 가지며, 안정적인 리페어 동작 및 리프레쉬 동작을 수행할 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 리던던시 워드 라인을 포함하고 있는 하나 또는 그 이상의 노말 메모리 매트를 구비하고 있는 다수의 노말 메모리 매트; 상기 다수의 노말 메모리 매트 중 액티브 동작시 가장자리에 배치되는 에지 메모리 매트와 쌍을 이루어 동작하는 더미 메모리 매트; 및 상기 다수의 노말 메모리 매트와 상기 더미 메모리 매트의 리프레쉬 동작을 제어하며, 상기 에지 메모리 매트의 리프레쉬 동작시 상기 리던던시 워드 라인의 활성화 동작을 제한하기 위한 리프레쉬 제어부를 구비할 수 있다.
바람직하게, 상기 리프레쉬 동작은 상기 다수의 노말 메모리 매트 중 적어도 두개의 노말 메모리 매트가 동시에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
바람직하게, 상기 다수의 노말 메모리 매트 중 리던던시 워드 라인을 포함하는 노말 메모리 매트와 상기 더미 메모리 매트는 감지 증폭부를 공유하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리프레쉬 동작 방법은,
다수의 노말 메모리 매트가 오픈 비트 라인 구조로 연결되어 있는 반도체 메모리 장치의 리프레쉬 동작 방법에 있어서, 다수의 노말 메모리 매트의 리프레쉬 동작을 수행하는 단계; 상기 리프레쉬 동작을 수행하는 단계에서 에지 메모리 매트의 리프레쉬 동작시 리던던시 워드 라인의 활성화 동작을 제한하는 단계; 및 상기 리프레쉬 동작을 수행하는 단계 이후 상기 리던던시 워드 라인의 추가 리프레쉬 동작을 수행하는 단계를 포함할 수 있다.
바람직하게, 상기 추가 리프레쉬 동작을 수행하는 단계는 상기 에지 메모리 매트와 동시에 리프레쉬 동작을 수행하는 노말 메모리 매트에 대응하는 리던던시 워드 라인의 리프레쉬 동작을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 동작 방법.
본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템은, 제1항의 반도체 메모리 장치; 및 상기 반도체 메모리 장치의 리페어 개수 정보와 상기 반도체 메모리 장치의 메모리 매트 구조 정보에 따라 리프레쉬 동작의 활성화 시점을 제어하기 위한 컨트롤러를 구비할 수 있다.
바람직하게, 상기 반도체 메모리 장치는 상기 리페어 개수 정보와 상기 메모리 매트 구조 정보에 응답하여 노말 리프레쉬 동작과 추가 리프레쉬 동작을 수행하는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템의 리프레쉬 제어 방법은, 리페어 개수 정보에 응답하여 노말 리프레쉬 커맨드 구간과 추가 리프레쉬 커맨드 구간을 설정하는 단계; 상기 노말 리프레쉬 커맨드 구간 동안 리프레쉬 커맨드를 제1 간격으로 활성화시키는 단계; 상기 추가 리프레쉬 커맨드 구간 동안 상기 리프레쉬 커맨드를 제2 간격으로 활성화시키는 단계; 및 상기 리프레쉬 커맨드에 응답하여 리프레쉬 동작을 수행하는 단계를 포함할 수 있다.
바람직하게, 상기 제1 및 제2 간격은 상기 리페어 개수 정보에 따라 가변하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 오픈 비트 라인 구조를 가지며, 안정적인 리페어 동작 및 리프레쉬 동작을 수행하는 것이 가능하다. 특히, 더미 메모리 매트와 쌍을 이루어 동작하는 에지 메모리 매트가 활성화되는 경우 리던던시 워드 라인의 활성화 동작을 제한하는 것이 가능하다.
리페어 동작 이후에도 안정적인 리프레쉬 동작을 보장함으로써, 데이터가 오랫동안 저장되어 있더라도 데이터의 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
도 1 은 기존의 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2 는 도 1 의 반도체 메모리 장치의 리페어 동작을 설명하기 위한 블록도이다.
도 3 은 도 1 의 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 블록도이다.
도 4 는 도 1 의 반도체 메모리 장치가 가지고 있는 문제점을 설명하기 위한 블록도이다.
도 5 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 6 은 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 블록도이다.
도 7 은 도 5 의 반도체 메모리 장치의 리프레쉬 동작 방법을 설명하기 위한 순서도이다.
도 8 은 본 발명의 실시예에 따른 반도체 메모리 시스템을 설명하기 위한 블록도이다.
도 9 는 도 8 의 반도체 메모리 시스템의 리프레쉬 동작을 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5 를 참조하면, 반도체 메모리 장치는 리프레쉬 제어부(510)와, 메모리 뱅크(520)를 구비한다.
리프레쉬 제어부(510)는 메모리 뱅크(520)의 리프레쉬 동작을 제어 하기 위한 것으로, 리프레쉬 어드레스 생성부(511)와, 활성화 제어부(512), 및 리프레쉬 구동부(513)를 구비한다.
리프레쉬 어드레스 생성부(511)는 리프레쉬 커맨드(REF)에 응답하여 리프레쉬 어드레스(ATROW)를 생성한다. 여기서, 리프레쉬 커맨드(REF)는 리프레쉬 동작시 활성화되는 신호로써, 외부에서 인가되는 신호이거나 내부에서 생성되는 신호일 수 있다. 활성화 제어부(512)는 에지 메모리 매트 정보(INF_EG)에 대응하는 리프레쉬 어드레스(ATROW)에 응답하여 활성화 제어 신호(EN)를 생성한다. 여기서, 에지 메모리 매트 정보(INF_EG)는 이후 설명하겠지만, 더미 메모리 매트와 쌍을 이루어 동작하는 메모리 매트에 대응하는 정보를 의미한다. 리프레쉬 구동부(513)는 리프레쉬 어드레스(ATROW)에 응답하여 다수의 워드 라인(WL)을 선택적으로 활성하며, 이때 다수의 워드 라인(WL) 중 선택되는 워드 라인은 리페어 정보(INF_RF)가 반영된다. 여기서, 리페어 정보(INF_RF)는 제8 메모리 매트(MAT8)의 리페어 대상 메모리 셀에 대한 정보이다. 그리고 리프레쉬 구동부(513)는 활성화 제어 신호(EN)에 응답하여 리던던시 워드 라인의 활성화 동작을 제한한다. 이어서, 메모리 뱅크(520)는 위에서 설명한, 그리고 이후 설명될 다수의 메모리 매트를 포함하고 있으며, 다수의 메모리 매트 각각은 다수의 워드 라인(WL)이 배치되어 있다.
도 6 은 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 블록도이다. 설명의 편의를 위하여 반도체 메모리 장치는 도 2 와 같이 리페어 되어 있다고 가정하기로 한다. 그리고, 도 3 과 같이 리프레쉬 동작이 8K 단위로 동작한다고 가정하고, 제1 내지 제8 메모리 매트(MAT1, ... MAT8)가 8K 라고 가정하기로 한다.
도 6 을 참조하면, 반도체 메모리 장치는 제8 메모리 매트(MAT8)와, 제16 메모리 매트(MAT16), 제24 메모리 매트(MAT24), 및 제32 메모리 매트(MAT32)가 동시에 리프레쉬 동작을 수행한다. 그래서, 제8 메모리 매트(MAT8)와, 제16 메모리 매트(MAT16), 제24 메모리 매트(MAT24), 제32 메모리 매트(MAT32), 및 더미 메모리 매트(MAT_DM) 각각의 워드 라인(WL_REF)이 활성화된다. 그런데, 제8 메모리 매트(MAT8)의 워드 라인(WL_REF)이 리페어 대상 메모리 셀에 대응하는 워드 라인(WL_TT)이기 때문에 제8 메모리 매트(MAT8)의 워드 라인(WL_REF) 대신에 제1 메모리 매트(MAT1)에 배치된 리던던시 워드 라인(WL_RED)이 활성화되어야 한다. 하지만, 본 발명의 실시예에 따른 반도체 메모리 장치는 도 5 의 활성화 제어부(512)에서 생성되는 활성화 제어 신호(EN)에 의하여 리던던시 워드 라인(WL_RED)이 활성화되지 않는다.
다시 도 5 를 참조하면, 활성화 제어부(512)는 에지 메모리 매트 정보(INF_EG)에 대응하는 리프레쉬 어드레스(ATROW)에 응답하여 활성화 제어 신호(EN)를 생성한다. 여기서, 에지 메모리 매트 정보(INF_EG)는 더미 메모리 매트(MAT_DM)와 쌍을 이루어 동작하는 제32 메모리 매트(MAT32)에 대응하는 정보를 의미한다. 그리고, 리프레쉬 구동부(513)는 이 활성화 제어 신호(EN)에 응답하여 리던던시 워드 라인(WL_RED)의 활성화 동작을 제한한다.
다시 말하면, 리프레쉬 동작시 제8 메모리 매트(MAT8)와, 제16 메모리 매트(MAT16)와, 제24 메모리 매트(MAT24), 및 제32 메모리 매트(MAT32)가 활성화되고, 제32 메모리 매트(MAT32)와 쌍을 이루어 동작하는 더미 메모리 매트(MAT_DM)가 활성화된다. 이때, 제8 메모리 매트(MAT8)의 리페어 대상 워드 라인(WL_TT)은 리던던시 워드 라인(WL_RED)으로 대체되어 있기 때문에 제1 메모리 매트(MAT1)의 리던던시 워드 라인(WL_RED)이 활성화되어야 하지만, 활성화 제어 신호(EN)에 의하여 제1 메모리 매트(MAT1)에 대한 활성화 동작이 제한된다. 결국, 리프레쉬 동작시 제16 메모리 매트(MAT16)와, 제24 메모리 매트(MAT24)와, 제32 메모리 매트(MAT32) 및 더미 메모리 매트(MAT_DM)가 활성화되고, 제8 메모리 매트(MAT8)에 대응하는 리던던시 워드 라인(WL_RED)이 배치되는 제1 메모리 매트(MAT1)는 활성화되지 않는다.
본 발명의 실시예에 따른 반도체 메모리 장치는 에지 메모리 매트 정보(INF_EG)에 대응하는 메모리 매트가 활성화되는 경우 리던던시 워드 라인(WL_RED)이 배치되어 있는 메모리 매트의 활성화 동작을 제한함으로써, 리페어 동작으로 인한 리던던시 워드 라인(WL_RED)이 활성화되는 것을 제한하는 것이 가능하다.
도 7 은 도 5 의 반도체 메모리 장치의 리프레쉬 동작 방법을 설명하기 위한 순서도이다.
도 7 을 참조하면, 반도체 메모리 장치의 리프레쉬 동작은 노말 메모리 매트의 리프레쉬 단계(S710)와, 리던던시 워드 라인의 동작 제한 단계(S720), 및 리던던시 워드 라인의 리프레쉬 단계(S730)를 포함한다.
'S710' 단계는 노말 메모리 매트의 리프레쉬 동작을 수행하는 단계로써, 여기서, 노말 메모리 매트는 도 6 의 제1 내지 제32 메모리 매트(MAT1, ... MAT32), 및 더미 메모리 매트(MAT_DM)를 의미한다.
'S720' 단계는 리던던시 워드 라인의 활성화 동작을 제한하는 단계로써, 에지 메모리 매트인 제32 메모리 매트(MAT32)의 리프레쉬 동작시 제8 메모리 매트(MAT8)의 리페어 대상 워드 라인(WL_TT)에 대응하는 리던던시 워드 라인(WL_RED)이 활성화되지 않도록 제한한다. 이러한 동작은 곧, 리던던시 워드 라인(WL_RED)이 배치되는 제1 메모리 매트(MAT1)의 활성화 동작을 제한한다는 것을 의미하며, 더 나아가 더미 메모리 매트(MAT_DM)가 활성화되는 경우 더미 메모리 매트(MAT_DM)와 감지 증폭부를 공유하는 제1 메모리 매트(MAT1)가 활성화되지 않도록 제한한다는 것을 의미한다.
'S730' 단계는 리던던시 워드 라인의 추가 리프레쉬 동작을 수행하는 단계로써, 'S720' 단계에서 제한되어 비활성화된 리던던시 워드 라인(WL_RED)에 대하여 추가 리프레쉬 동작을 수행한다.
다시 도 6 및 도 7 을 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 동작을 살펴보기로 한다.
우선, 제1 메모리 매트(MAT1)가 리프레쉬 동작을 수행할 때 제9 메모리 매트(MAT9)와, 제17 메모리 매트(MAT17), 및 제25 메모리 매트(MAT25)는 동시에 리프레쉬 동작을 수행하고, 이후 제2 메모리 매트(MAT2)와, 제10 메모리 매트(MAT10)와, 제18 메모리 매트(MAT18), 및 제26 메모리 매트(MAT26)가 동시에 리프레쉬 동작을 수행한다. 이때, 제1 내지 제30 메모리 매트(MAT1, ... MAT30)의 리프레쉬 동작시 제1 내지 제30 제30 메모리 매트(MAT1, ... MAT30) 각각에는 리페어 대상 메모리 셀이 발생 할 수 있으며, 이 경우 제1 내지 제30 메모리 매트(MAT1, ... MAT30) 각각에 대응하는 리던던시 워드 라인에 대한 리프레쉬 동작이 수행된다. 이러한 동작은 도 7 의 'S710' 단계에 해당하며, 리페어된 리던던시 워드 라인의 리페어 동작 역시 'S710' 단계에 포함된다.
이후, 제8 메모리 매트(MAT8)와, 제16 메모리 매트(MAT16), 제24 메모리 매트(MAT24), 및 제32 메모리 매트(MAT32)의 리프레쉬 동작이 수행된다. 이때, 도 5 의 활성화 제어 신호(EN)가 활성화되고 제1 메모리 뱅크(MAT1)의 활성화 동작은 제한된다. 이러한 동작은 도 7 의 'S720' 단계에 해당한다. 도 6 에서 볼 수 있듯이, 제8 메모리 매트(MAT8)에 대응하여 리페어된 제1 메모리 매트(MAT1)의 리던던시 워드 라인(WL_RED)은 비활성화된다.
이어서, 제1 내지 제32 메모리 매트(MAT1, ... MAT32)의 리프레쉬 동작이 모두 수행된 이후 'S720' 단계에서 활성화가 제한되었던 제1 메모리 매트(MAT1)의 리던던시 워드 라인(WL_RED)의 추가 리프레쉬 동작을 수행하다. 이러한 동작은 도 7 의 'S730' 단계에 해당한다. 'S730' 단계는 설계에 따라 다양하게 제어될 수 있는데, 리프레쉬 어드레스 생성부(511)에서 제어될 수도 있고, 리프레쉬 구동부(513)에서 제어되는 것도 가능하다.
우선, 리프레쉬 어드레스 생성부(511)에서 'S730' 단계를 제어하는 경우에는 리프레쉬 어드레스 생성부(511)가 제1 내지 제32 메모리 매트(MAT1, ... MAT32)의 리프레쉬 동작을 위한 리프레쉬 어드레스(ATROW)를 생성하고, 이후 제1 메모리 매트(MAT1)의 리던던시 워드 라인의 추가 리프레쉬 동작을 위한 리프레쉬 어드레스(ATROW)를 생성하면 된다. 이후 리프레쉬 어드레스 생성부(511)는 다시 제1 내지 제32 메모리 매트(MAT1, ... MAT32)의 리프레쉬 동작을 위한 리프레쉬 어드레스(ATROW)를 생성하면 된다. 리프레쉬 어드레스 생성부(511)에서 이와 같은 리프레쉬 동작을 제어하기 위해서는 제8 메모리 매트(MAT8)의 리페어 대상 메모리 셀에 대한 정보를 알아야하는데, 이러한 정보는 도 5 의 리페어 정보(INF_RF)를 제공받으면 된다.
다음으로, 리프레쉬 구동부(513)에서 'S730' 단계를 수행하는 경우에는 리프레쉬 구동부((513)가 리프레쉬 어드레스 생성부(511)에서 제공되는 리프레쉬 어드레스(ATROW)에 따라 제1 내지 제32 메모리 매트(MAT1, ... MAT32)의 리프레쉬 동작을 수행하고, 이후 리페어 정보(INF_RF)에 따라 해당 리던던시 워드 라인(WL_RED)의 추가 리프레쉬 동작을 수행하면 된다. 참고로, 추가 리프레쉬 동작을 수행하는 구간에서 리프레쉬 어드레스 생성부(511)는 리프레쉬 어드레스(ATROW)를 생성하는 것을 멈추도록 제어받아야 하며, 위와 마찬가지로 이후 다시 제1 내지 제32 메모리 매트(MAT1, ... MAT32)의 리프레쉬 동작을 위한 리프레쉬 어드레스(ATROW)를 생성하면 된다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 노말 메모리 매트인 제1 내지 제32 메모리 매트(MAT1, ... MAT32)의 리프레쉬 동작을 수행한 이후 제1 메모리 매트(MAT1)의 리던던시 워드 라인(WL_RED)의 리프레쉬 동작을 추가적으로 수행한다. 이때 리던던시 워드 라인(WL_RED)은 제8 메모리 매트(MAT8)에서 리던던시 워드 라인(WL_RED)을 의미한다. 즉, 추가 리프레쉬 동작은 제8 메모리 매트(MAT8)에 대응하는 리던던시 워드 라인(WL_RED)에 한하여 이루어진다.
도 8 은 본 발명의 실시예에 따른 반도체 메모리 시스템을 설명하기 위한 블록도이다.
도 8 을 참조하면, 반도체 메모리 시스템은 컨트롤러(810)와, 반도체 메모리 장치(820)를 구비한다.
컨트롤러(810)는 반도체 메모리 장치(820)에 데이터(DAT)를 저장하거나 저장된 데이터(DAT)를 불러오기 위한 것으로, 커맨드(CMD)와 어드레스(ADD)와 데이터(DAT)를 생성하여 반도체 메모리 장치(820)에 제공한다.
반도체 메모리 장치(810)는 커맨드(CMD)에 따라 어드레스(ADD)에 대응하는 메모리 셀에 데이터(DAT)를 저장하거나 어드레스(ADD)에 대응하는 메모리 셀에 저장된 데이터를 출력한다. 여기서, 메모리 셀에 데이터(DAT)를 저장하기 위한 쓰기 동작과 메모리 셀에 저장된 데이터(DAT)를 출력하기 위한 쓰기 동작은 커맨드(CMD)에 따라 정의될 수 있으며, 이 커맨드(CMD)에는 리프레쉬 동작에 대응하는 신호(REF) 역시 포함된다. 여기서, 반도체 메모리 장치(810)는 도 1 내지 도7 의 실시예에 따른 반도체 메모리 장치에 대응할 수 있다. 즉, 반도체 메모리 장치(810)는 커맨드(CMD)에 따라 제1 내지 제32 메모리 매트(MAT1, ... MAT32)에 대응하는 노말 리프레쉬 동작을 수행하고, 이후 제1 메모리 매트(MAT1)의 리던던시 워드 라인에 대응하는 추가 리프레쉬 동작을 수행하는 것이 가능하다.
한편, 도 8 의 실시예에 따른 반도체 메모리 장치(820)는 컨트롤러(810)에 리페어 정보(INF_RF)와 에지 메모리 매트 정보(INF_EG)를 제공한다. 여기서, 리페어 정보(INF_RF)는 리페어된 워드 라인의 개수에 대한 정보를 의미하며, 특히 제8 메모리 매트(MAT8)에서 리페어된 리던던시 워드 라인의 개수에 대응한다. 그리고, 에지 메모리 매트 정보(INF_EG)는 더미 메모리 매트와 쌍을 이루어 동작하는 메모리 매트에 대응하는 정보를 의미하며, 예컨대 도 6 의 제32 메모리 메트(MAT32)를 의미한다.
본 발명의 실시예에 다른 반도체 메모리 시스템은 반도체 메모리 장치(820)에서 제공되는 리페어 정보(INF_RF)와 에지 메모리 매트 정보(INF_EG)에 따라 리프레쉬 동작의 활성화 시점을 제어하는 것이 가능하다.
도 9 는 도 8 의 반도체 메모리 시스템의 리프레쉬 동작을 설명하기 위한 도면이다. 설명의 편의를 위하여 반도체 메모리 장치는 도 3 과 같이 리프레쉬 동작이 8K 단위로 동작한다고 가정하고, 에지 메모리 매트 정보(INF_EG)는 제32 메모리 매트(MAT32)라 가정하기로 한다. 또한, 제8 메모리 매트(MAT8)의 리페어 대상 메모리 셀은 최대 4 개 까지 리페어 된다고 가정하기로 한다.
우선, 위에서 설명한 바와 같이 도 8 의 반도체 메모리 장치(820)는 리페어 정보(INF_RF)와 에지 메모리 매트 정보(INF_EG)에 따라 리프레쉬 동작의 활성화 시점이 제어된다. 이하, 도 6, 도 8 및 도 9 를 참조하여 각 상황에 따른 리프레쉬 동작시 커맨드(CMD)의 활성화 시점이 어떻게 달라지는지 살펴보기로 한다.
① 은 리페어 정보(INF_RF)가 4 인 경우 이다. 즉, 제8 메모리 매트(MAT8)에 리페어 대상 메모리 셀이 4 개 발생하여, 제1 메모리 매트(MAT1)의 리던던시 워드 라인(WL_RED)이 4 개 활성화되어야 하는 경우이다. 컨트롤러(810)는 제1 내지 제32 메모리 매트(MAT1, ... MAT32)에 대한 노말 리프레쉬 동작에 대응하는 커맨드, 즉 노말 리프레쉬 커맨드 구간(REF_NOR)에서 활성화되는 커맨드(CMD)를 생성하고, 이후 제1 메모리 매트(MAT1)의 리던던시 워드 라인(WL_RED)에 대한 추가 리프레쉬 동작에 대응하는 커맨드, 즉 추가 리프레쉬 커맨드 구간(REF_RED)에서 활성화되는 커맨드(CMD)를 생성한다. ① 의 경우에서 볼 수 있듯이, 추가 리프레쉬 커맨드 구간(REF_RED)에서 활성화되는 커맨드(CMD)는 리페어 정보(INF_RF)에 따라 4 개가 활성화 된다.
② 는 리페어 정보(INF_RF)가 2 인 경우이다. ② 의 경우 에서 볼 수 있듯이, 노말 리프레쉬 커맨드 구간(REF_NOR)에서 커맨드(CMD)가 활성화된 이후 추가 리프레쉬 커맨드 구간(REF_RED)에서 커맨드(CMD)가 2 개가 활성화 된다.
한편, 위에서 가정하였듯이 제8 메모리 매트(MAT8)의 리페어 대상 메모리 셀은 최대 4 개이다. 따라서, 노말 리프레쉬 커맨드 구간(REF_NOR)추가 리프레쉬 커맨드 구간(REF_RED)이 예정된 시간으로 고정되어 있다면, 추가 리프레쉬 커맨드 구간(REF_RED)에서 생성되는 커맨드(CMD)의 활성화 시점은 ① 의 경우와 ② 의 경우와 같이 제어되는 것이 가능하다.
③ 은 리페어 정보(INF_RF)가 ② 의 경우와 동일하게 2 인 경우이다. 하지만, ③ 의 경우에는 추가 리프레쉬 커맨드 구간(REF_RED)이 가변되는 것을 일례로 하였다. ③ 의 경우에서 볼 수 있듯이, 노말 리프레쉬 커맨드 구간(REF_NOR1)에서 커맨드(CMD)가 활성화되고, 추가 리프레쉬 커맨드 구간(REF_RED)에서 커맨드(CMD)가 2 개 활성화된 이후, 연속적으로 다시 노말 리프레쉬 커맨드 구간(REF_NOR2)에서 커맨드(CMD)가 활성화된다. 이하, 설명의 편의를 위하여, 추가 리프레쉬 커맨드 구간(REF_REF)을 기준으로 앞쪽을 첫번째 노말 리프레쉬 커맨드 구간(REF_NOR1)으로 정의하기로 하고, 뒤쪽을 두번째 노말 리프레쉬 커맨드 구간(REF_NOR2)으로 정의하기로 한다. ③ 의 경우에서는 첫번째 노말 리프레쉬 커맨드 구간(REF_NOR1)과 추가 리프레쉬 커맨드 구간(REF_RED)과 두번째 노말 리프레쉬 커맨드 구간(REF_NOR2)에서 활성화되는 커맨드(CMD)의 간격이 모두 동일하다.
④ 의 경우는 리페어 정보(INF_RF)가 0 인 경우이다. ④ 의 경우에서 볼 수 있듯이, 첫번째 노말 리프레쉬 커맨드 구간(REF_NOR1)에서 커맨드(CMD)가 활성화되되고, 추가 리프레쉬 커맨드 구간(REF_RED) 없이 두번째 노말 리프레쉬 커맨드 구간에서 커맨드(CMD)가 활성화된다. ④ 의 경우는 기존의 반도체 메모리 장치의 동작에 대응될 수 있다.
⑤ 의 경우는 리페어 정보(INF_RF)가 0 이고, 첫번째 노말 리프레쉬 커맨드 구간(REF_NOR1)을 ② 의 경우의 추가 리프레쉬 커맨드 구간(REF_RED) 까지 확장한 경우이다. ⑤ 의 경우에서 볼 수 있듯이, 첫번째 노말 리프레쉬 커맨드 구간(REF_NOR1)이 추가적으로 더 확보될 수 있다. 첫번째 노말 리프레쉬 커맨드 구간(REF_NOR1)의 확보는 곧 첫번째 노말 리프레쉬 커맨드 구간(REF_NOR1)에서 활성화되는 커맨드(CMD)와 커맨드(CMD)의 사이 간격을 보다 넓게 제어할 수 있음을 의미한다. 그리고, 이는 리프레쉬 동작 이후 다음 리프레쉬 동작 사이에 리프레쉬 동작 이외의 다른 동작을 보다 많이 수행할 수 있음을 의미한다.
⑥ 의 경우는 ② 의 경우와 동일하게 리페어 정보(INF_RF)가 2 인 경우이다. ⑥ 의 경우에서 볼 수 있듯이, 추가 리프레쉬 커맨드 구간(REF_RED)은 커맨드(CMD)가 2 개 활성화되는 만큼에 해당한다. ⑥ 의 경우는 ② 의 경우와 비교하여 활성화되는 커맨드(CMD)가 두번째 노말 리프레쉬 커맨드 구간(REF_NOR2) 바로 앞에 위치한다. 따라서, ⑥ 의 경우는 ② 의 경우보다 첫 번째 노말 리프레쉬 커맨드 구간(REF_NOR1)을 더 확보할 수 있으며, ⑤ 의 경우와 마찬가지로 이는 첫번째 노말 리프레쉬 커맨드 구간(REF_NOR)에서 리프레쉬 동작 이후 다음 리프레쉬 동작 사이에 리프레쉬 동작 이외의 다른 동작을 보다 많이 수행할 수 있음을 의미한다.
한편, 도 9 에서는 노말 리프레쉬 커맨드 구간에서 활성화되는 커맨드(CMD)와 커맨드(CMD)의 사이 간격이 리페어 정보(INF_RF)에 따라 조절되는 것을 일례로 하였다. 하지만, 본 발명의 실시예에 따른 반도체 메모리 시스템은 리페어 정보(INF_RF)에 따라 추가 리프레쉬 커맨드 구간에서 활성화디는 커맨드(CMD)와 커맨드(CMD)의 사이 간격이 조절되는 것도 가능할 것이다.
본 발명의 실시예에 따른 반도체 메모리 시스템은 리페어 정보(INF_RF)와 에지 메모리 매트 정보(INF_EG)에 따라 리프레쉬 동작의 활성화 시점을 제어하는 것이 가능하다. 특히, 리페어 정보(INF_RF)에 따라 리프레쉬 커맨드 구간을 확보하도록 제어할 수 있기 때문에 리프레쉬 동작 이외의 동작을 보다 유연하게 제어하는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 에지 메모리 매트 정보(INF_EG)와 리페어 정보(INF_RF)에 응답하여 리던던시 워드 라인의 활성화 동작을 제한하는 것이 가능하고, 또한, 리프레쉬 동작의 활성화 시점을 제어하는 것이 가능하다. 이러한 제어 동작을 통해 리프레쉬 동작의 안정성을 보다 높여 줄 수 있는데, 본 발명의 실시예에 따른 반도체 메모리 장치는, 특히 리페어 동작 이후에도 리프레쉬 동작이 가능하다. 이어서, 안정적인 리프레쉬 동작의 확보는 데이터를 보다 오랫동안 저정할 수 있는 기틀이된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
510 : 리프레쉬 제어부
511 : 리프레쉬 어드레스 생성부
512 : 활성화 제어부
513 : 리프레쉬 구동부

Claims (19)

  1. 리던던시 워드 라인을 포함하고 있는 하나 또는 그 이상의 노말 메모리 매트를 구비하고 있는 다수의 노말 메모리 매트;
    상기 다수의 노말 메모리 매트 중 액티브 동작시 가장자리에 배치되는 에지 메모리 매트와 쌍을 이루어 동작하는 더미 메모리 매트; 및
    상기 다수의 노말 메모리 매트와 상기 더미 메모리 매트의 리프레쉬 동작을 제어하며, 상기 에지 메모리 매트의 리프레쉬 동작시 상기 리던던시 워드 라인의 활성화 동작을 제한하기 위한 리프레쉬 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 리프레쉬 동작은 상기 다수의 노말 메모리 매트 중 적어도 두개의 노말 메모리 매트가 동시에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 리프레쉬 제어부는,
    상기 리프레쉬 동작시 리프레쉬 어드레스를 생성하기 위한 어드레스 생성부;
    상기 에지 메모리 매트에 대응하는 상기 리프레쉬 어드레스에 응답하여 활성화 제어 신호를 생성하기 위한 활성화 제어부; 및
    상기 활성화 제어 신호에 응답하여 상기 노말 메모리 매트의 활성화 동작을 제한하기 위한 리프레쉬 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 리프레쉬 제어부는 상기 다수의 메모리 매트의 리프레쉬 동작을 제어하며, 리페어 정보에 응답하여 상기 리던던시 워드 라인의 활성화 동작을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 리프레쉬 제어부는 상기 다수의 메모리 매트의 리프레쉬 동작을 제어한 이후 상기 리페어 정보에 응답하여 추가 리프레쉬 동작을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 추가 리프레쉬 동작은 상기 에지 메모리 매트와 동시에 리프레쉬 동작을 수행하는 노말 메모리 매트에 대응하는 리던던시 워드 라인의 리프레쉬 동작을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 다수의 노말 메모리 매트 중 리던던시 워드 라인을 포함하는 노말 메모리 매트와 상기 더미 메모리 매트는 감지 증폭부를 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 다수의 노말 메모리 매트의 리프레쉬 동작을 수행하는 단계;
    상기 리프레쉬 동작을 수행하는 단계에서 에지 메모리 매트의 리프레쉬 동작시 리던던시 워드 라인의 활성화 동작을 제한하는 단계; 및
    상기 리프레쉬 동작을 수행하는 단계 이후 상기 리던던시 워드 라인의 추가 리프레쉬 동작을 수행하는 단계
    를 포함하는 반도체 메모리 장치의 리프레쉬 동작 방법.
  9. 제8항에 있어서,
    상기 리프레쉬 동작을 수행하는 단계는 상기 다수의 노말 메모리 매트 중 적어도 두개의 노말 메모리 매트가 동시에 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 동작 방법.
  10. 제8항에 있어서,
    상기 리프레쉬 동작을 수행하는 단계는 상기 에지 메모리 매트와 동시에 리프레쉬 동작을 수행하는 노말 메모리 매트를 제외한 노말 메모리 매트에 대응하는 리던던시 워드 라인의 리프레쉬 동작을 포함한는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 동작 방법.
  11. 제8항에 있어서,
    상기 리프레쉬 동작을 수행하는 단계는 상기 에지 메모리 매트의 리페어 정보에 따라 활성화 여부가 결정되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 동작 방법.
  12. 제8항에 있어서,
    상기 추가 리프레쉬 동작을 수행하는 단계는 상기 에지 메모리 매트와 동시에 리프레쉬 동작을 수행하는 노말 메모리 매트에 대응하는 리던던시 워드 라인의 리프레쉬 동작을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 동작 방법.
  13. 제1항의 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 리페어 개수 정보와 상기 반도체 메모리 장치의 메모리 매트 구조 정보에 따라 리프레쉬 동작의 활성화 시점을 제어하기 위한 컨트롤러
    를 구비하는 반도체 메모리 시스템.
  14. 제13항에 있어서,
    상기 반도체 메모리 장치는 상기 리페어 개수 정보와 상기 메모리 매트 구조 정보에 응답하여 노말 리프레쉬 동작과 추가 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 시스템.
  15. 제13항에 있어서,
    상기 컨트롤러는 상기 노말 리프레쉬 동작과 상기 추가 리프레쉬 동작을 위한 리프레쉬 커맨드를 생성하여 상기 반도체 메모리 장치에 제공하는 것을 특징으로 하는 반도체 메모리 시스템.
  16. 제13항에 있어서,
    상기 리페어 개수는 상기 에지 메모리 매트와 동시에 리프레쉬 동작을 수행하는 노말 메모리 매트에 대응하는 리던던시 워드 라인의 개수를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  17. 리페어 개수 정보에 응답하여 노말 리프레쉬 커맨드 구간과 추가 리프레쉬 커맨드 구간을 설정하는 단계;
    상기 노말 리프레쉬 커맨드 구간 동안 리프레쉬 커맨드를 제1 간격으로 활성화시키는 단계;
    상기 추가 리프레쉬 커맨드 구간 동안 상기 리프레쉬 커맨드를 제2 간격으로 활성화시키는 단계; 및
    상기 리프레쉬 커맨드에 응답하여 리프레쉬 동작을 수행하는 단계
    를 포함하는 반도체 메모리 시스템의 리프레쉬 제어 방법.
  18. 제17항에 있어서,
    상기 제1 및 제2 간격은 상기 리페어 개수 정보에 따라 가변하는 것을 특징으로 하는 반도체 메모리 시스템의 리프레쉬 제어 방법.
  19. 제17항에 있어서,
    상기 노말 리프레쉬 커맨드 구간 동안 예정된 개수의 상기 리프레쉬 커맨드가 활성화되고,
    상기 추가 리프레쉬 커맨드 구간 동안 상기 리페어 개수 정보에 대응하는 개수의 상기 리프레쉬 커맨드가 활성화되는 것을 특징으로 하는 반도체 메모리 시스템의 리프레쉬 제어 방법.
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