CN107039069A - 半导体存储器装置 - Google Patents

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Abstract

本发明实施例提供一种半导体存储器装置。存储器单元阵列以行和列布置，且包括第一子阵列和第二子阵列。第一对互补位线CBL沿着列从所述阵列的第一侧延伸，且终止于所述第一与第二子阵列之间。第二对CBL从所述阵列的所述第一侧沿着所述列延伸到所述阵列的第二侧。所述第二对CBL中的CBL在所述第一与第二子阵列之间具有阶梯式轮廓。第三对CBL和第四对CBL沿着所述列延伸。所述第一和第三对CBL电耦合到所述第一子阵列中的存储器单元，且所述第二和第四对CBL电耦合到所述第二子阵列中的存储器单元。

Description

半导体存储器装置
技术领域
本发明实施例涉及半导体技术领域，特别涉及半导体存储器装置。
背景技术
半导体存储器为基于半导体的集成电路上实施的电子数据存储装置。半导体存储器具有许多不同类型，且具有比其它数据存储技术快的存取时间。举例来说，数据的字节通常可在数纳秒内写入到半导体存储器或从半导体存储器读取，而旋转存储装置(例如硬盘)的存取时间处于毫秒范围内。出于(尤其)这些原因，半导体存储器用作供计算机保存计算机当前正作用于的数据(以及其它用途)的主存储机构。
发明内容
本发明的一实施例为提供一种半导体存储器装置，其包括：
存储器单元阵列，其以行和列布置，其中阵列包含第一存储器单元子阵列和第二存储器单元子阵列；
第一对互补位线CBL，其沿着阵列的列从阵列的第一侧延伸，且终止于第一与第二子阵列之间，其中第一对CBL电耦合到列中的第一子阵列的存储器单元；
第二对CBL，其从阵列的第一侧沿着列延伸到阵列的第二侧，其中第二对CBL电耦合到列中的第二子阵列的存储器单元，且其中第二对CBL中的CBL在第一与第二子阵列之间具有阶梯式轮廓；以及
第三对CBL和第四对CBL，其沿着列延伸，其中第三和第四对CBL分别电耦合到列中的第一子阵列的存储器单元和列中的第二子阵列的存储器单元。
本发明的另一实施例为提供一种半导体存储器装置，其包括：
存储器单元阵列，其以行和列布置，其中阵列包含第一存储器单元子阵列和第二存储器单元子阵列；
第一对互补位线CBL，其沿着阵列的列从阵列的第一侧延伸，且终止于第一与第二子阵列之间，其中第一对CBL电耦合到列中的第一子阵列的存储器单元；
第二对CBL，其从阵列的第一侧沿着列延伸到阵列的第二侧，其中第二对CBL电耦合到列中的第二子阵列的存储器单元；
第三对CBL和第四对CBL，其沿着列延伸，其中第三和第四对CBL分别电耦合到列中的第一子阵列的存储器单元和列中的第二子阵列的存储器单元；以及
扭曲单元，其经配置以扭曲分别来自沿着列延伸的两对CBL的一对相邻位线，其中两对CBL对应于第一、第二、第三和第四对CBL中的两者。
本发明的又一实施例为提供一种半导体存储器装置，其包括：
存储器单元阵列，其以行和列布置，其中阵列包含第一存储器单元子阵列和第二存储器单元子阵列；
第一对互补位线CBL，其沿着阵列的列从阵列的第一侧延伸，且终止于第一与第二子阵列之间，其中第一对CBL电耦合到列中的第一子阵列的存储器单元；
第二对CBL，其从阵列的第一侧沿着列延伸到阵列的第二侧，其中第二对CBL电耦合到列中的第二子阵列的存储器单元，且其中第二对CBL中的CBL在第一与第二子阵列之间具有阶梯式轮廓；
第三对CBL和第四对CBL，其沿着列延伸，其中第三和第四对CBL分别电耦合到第一子阵列的存储器单元和第二子阵列的存储器单元，且其中第三或第四对CBL中的CBL在第一与第二子阵列之间具有阶梯式轮廓；以及
扭曲单元，其经配置以分别扭曲一对相邻位线，其中相邻位线分别来自沿着列延伸的两对CBL，且其中两对CBL对应于第一、第二、第三和第四对CBL中的两者。
附图说明
当结合附图阅读时，从以下详细描述最佳地理解本发明实施例的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1说明具有跨接单元的双端口静态随机存取存储器(DP SRAM)装置的一些实施例的框图。
图2A说明图1的DP SRAM装置的列内的位线的一些实施例的布局图。
图2B说明图2A的列内的跨接单元的一些实施例的横截面图。
图3A说明图1的DP SRAM装置内的存储器单元的一些实施例的示意图。
图3B说明图3A的存储器单元的一些更详细实施例的示意图。
图4说明具有扭曲单元的图1的DP SRAM装置的一些其它实施例的框图。
图5A说明图4的DP SRAM装置的列内的位线的一些实施例的布局图。
图5B说明图5A的列内的跨接单元的一些实施例的横截面图。
图5C说明图5A的列内的扭曲单元的一些实施例的横截面图。
图5D说明图5A的列内的扭曲单元的一些实施例的另一横截面图。
图6说明图1的DP SRAM装置的一些其它实施例的框图，其中输入/输出(I/O)分布在DP SRAM装置的相对侧之间。
图7A说明图6的DP SRAM装置的列内的位线的一些实施例的布局图。
图7B说明图7A的列内的跨接单元的一些实施例的横截面图。
图8说明具有扭曲单元的图6的DP SRAM装置的一些其它实施例的框图。
图9A说明图8的DP SRAM装置的列内的位线的一些实施例的布局图。
图9B说明图9A的列内的跨接单元的一些实施例的横截面图。
图9C说明图9A的列内的扭曲单元的一些实施例的横截面图。
图9D说明图9A的列内的扭曲单元的一些实施例的另一横截面图。
图10A说明多存储体DP SRAM装置的一些实施例的框图。
图10B说明图10A的多存储体DP SRAM装置的一些其它实施例的框图，其中I/O分布在多存储体DP SRAM装置的相对侧之间。
图11说明用于利用飞跨和/或扭曲位线架构读取和/或写入数据的方法的一些实施例的流程图。
具体实施方式
本揭示提供用于实施本揭示的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭示内容。当然，这些组件以及布置仅为实例且并不希望进行限制。举例来说，在以下描述中，第一特征在第二特征之上或上的形成可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可以不直接接触的实施例。此外，本揭示可在各种实例中重复参考数字和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
此外，本文为易于描述可使用例如“下方”、“下面”、“下部”、“上方”、“上部”等等空间相对术语，来描述一个要素或特征与另一要素或特征的关系(如图式中所说明)。除图中所描绘的定向以外，空间相对术语还希望涵盖装置或设备在使用或操作中的不同定向。装置或设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。此外，术语“第一”、“第二”、“第三”、“第四”等等仅为通用识别符，且由此可在各种实施例中互换。举例来说，在一些实施例中，当一要素(例如，一对位线)可被称为“第一”要素时，在其它实施例中所述要素可被称为“第二”要素。
一种类型的半导体存储器为双端口(DP)静态随机存取存储器(SRAM)。DP SRAM装置允许两个存储器存取分别经由两个“端口”同时发生或接近同时发生。DP SRAM装置包括存储器单元的一或多个存储体，其中存储器单元的每一存储体包括布置于行和列中的多个存储器单元。两个字线对应于两个端口且沿着每一行延伸，从而与行中的每一存储器单元电耦合。两对互补位线(CBL)对应于两个端口且沿着每一列延伸，从而与列中的每一存储器单元电耦合。每一端口的字线允许逐行对所述存储器单元的存取，且每一端口的CBL允许逐列将数据状态写入到所存取的存储器单元或从所存取的存储器单元读取数据状态。
存储器单元的记忆体常常具有128行与512行之间的行数。然而，此产生长位线，以及因此位线上的高负载。位线上的高负载又可导致位线上的高最小读取电压和高最小写入电压。低于所述高最小读取电压和所述高最小写入电压的读取电压和写入电压导致从所述存储器单元读取和向所述存储器单元写入时的不稳定性。此外，所述高最小读取电压和所述高最小写入电压又可导致高动态功率消耗。缓解长位线的效应的一个解决方案是使用存储器单元的较小存储体。举例来说，具有128行的存储器单元的一个大存储体可被各自具有64行的存储器单元的两个小存储体替换。然而，增加存储体的数目会增加由存储器单元使用的面积，这可能增加成本。
此外，位线常常彼此平行地延伸且彼此分离仅小空间。随着技术改进且特征大小变得较小，邻近位线将更紧密间隔。然而，此紧密间隔导致大量电容耦合，对于沿着存储体的整个列连续延伸的长位线来说尤其如此。所述电容耦合又可导致缓慢的读取和写入时间，且可进一步导致信噪比容限的降级。
鉴于上文，本申请案针对一种用于DP SRAM的飞跨和/或扭曲位线架构。在一些实施例中，一种DP SRAM装置包括布置于行和列中的存储器单元阵列，其中所述阵列包含存储器单元的第一子阵列和存储器单元的第二子阵列。第一对CBL沿着所述阵列的列从阵列的第一侧延伸，且在第一与第二子阵列之间端接。此外，第一对CBL电耦合到所述列中的第一子阵列的存储器单元。第二对CBL沿着所述列从所述阵列的所述第一侧延伸到所述阵列的第二侧。第二对CBL电耦合到所述列中的第二子阵列的存储器单元。此外，在一些实施例中，第二对CBL的CBL具有第一与第二子阵列之间的阶梯形型面。第三对CBL和第四对CBL沿着所述列延伸。第三和第四对CBL分别电耦合到第一子阵列的存储器单元和第二子阵列的存储器单元。此外，在一些实施例中，第三或第四对CBL的CBL具有第一与第二子阵列之间的阶梯形型面。
有利的是，第二对CBL的阶梯形型面允许第二对的CBL在第一子阵列上方“飞跨”，且随后步降到第二子阵列用于与第二子阵列的存储器单元电耦合。类似地，第三或第四对CBL的阶梯形型面允许第三或第四对的CBL在第一和第二子阵列中的一者上方“飞跨”到第一和第二子阵列中的另一者用于与第一和第二子阵列中的另一者中的存储器单元电耦合。此外，将阵列划分为多个片段(各自具有个别对的CBL)有利地促进CBL上的低负载，因为每对CBL携载用于相应列的总负载的一部分。所述低负载又可导致CBL上的低最小读取电压和低最小写入电压。所述低最小读取电压和所述低最小写入电压又可导致低动态功率消耗。此外，所述低负载又可允许DP SRAM装置针对给定存储器大小使用小区域，因为个别存储体可能较大。
在一些实施例中，DP SRAM装置进一步包括一对扭曲单元，其经配置以分别使第一对相邻位线和第二对相邻位线扭曲。第一对相邻位线的相邻位线分别来自沿着列延伸的两对CBL，且第二对相邻位线的相邻位线分别来自所述两对CBL。此外，所述两对CBL对应于第一、第二、第三和第四对的CBL中的两个。举例来说，所述两对CBL可对应于第一和第三对CBL。作为另一实例，所述两对CBL可对应于第二和第四对CBL。有利的是，扭曲单元促进相邻位线之间的低电容耦合，因为扭曲单元打破相邻位线的平行表面。所述低电容耦合又可导致CBL对之间的高电容性匹配、高读取和/或写入时间，以及良好的信噪比容限。
参看图1，提供DP SRAM装置102的一些实施例的框图100。DP SRAM装置102包括存储器单元阵列104。存储器单元阵列104包括布置于X列和N行中的多个存储器单元106，其中X和N为大于零的整数且可相同或不同。为了清晰起见，图1中，存储器单元106个别地标记为MC<列>,<行>。此外，存储器单元阵列104包括容纳行1到M中的存储器单元的顶部存储器单元子阵列108，且进一步包括容纳行M+1到N中的存储器单元的底部存储器单元子阵列110，其中M为大于零且小于N的整数。在一些实施例中，M为N的一半。举例来说，M可为256且N可为512。
存储器单元106位于相应列与相应行的交叉点处，且分别具有内部数据状态。举例来说，存储器单元106中的每一者可具有表示数据的单一位的内部数据状态。此外，在一些实施例中，内部数据状态由双稳态锁存电路界定。如下文将更详细地论述，在DP SRAM装置102的操作期间，存储器单元106可逐行存取以读取数据和/或将数据写入到所存取存储器单元的内部数据状态。此外，两个存储器存取可分别经由DP SRAM装置102的两个“端口”同时实行或接近同时实行。为了清晰起见，图1中，所述端口由下标“A”和“B”识别。
一组字线112促进逐行对存储器单元106的存取。字线112包括针对每一行的一对字线，其中所述对包括用于端口A的第一字线(即，端口A字线)和用于端口B的第二字线(即，端口B字线)。举例来说，字线112可包括用于行1的字线WL1,A和WL1,B。此外，字线112沿着相应行从行解码器114横向延伸，以与相应行中的存储器单元电耦合。为了清晰起见，图1中，字线112个别地标记为WL<行>,<端口>。
行解码器114经配置以基于分别针对所述端口的地址信号116选择性地启用字线112。为了清晰起见，地址信号116标记为ADDR<端口>。地址信号116携载相应的Y位地址，其中Y为大于零的整数值。针对一端口的Y位地址识别存储器单元阵列104的一行以及存储器单元阵列104的Z列，借此识别所述行与所述Z列的交叉点处的Z个存储器单元。举例来说，Y位地址中的最高或最低有效位的预定数目可识别存储器单元阵列104的所述行，然而Y位地址中的剩余位可识别存储器单元阵列104的所述Z列。Z为大于零的整数，例如(举例来说)1、8、16、32、64、128或X。此外，所述Z个存储器单元可例如界定一数据单位，例如字。
用于顶部存储器单元子阵列108的一组顶部位线118和用于底部存储器单元子阵列110的一组底部位线120促进从所存取存储器单元读取和/或向所存取存储器单元写入。顶部位线118包括针对每一列的两对互补位线(CBL)，其中所述两对包括针对端口A的第一对CBL(即，顶部端口A CBL对)和针对端口B的第二对CBL(即，顶部端口B CBL对)。举例来说，顶部位线118可包括针对列2的位线BL2,TP,A和BL'2,TP,A，以及位线BL2,TP,B和BL'2,TP,B。类似地，底部位线120包括针对每一列的两对CBL，其中所述两对包括针对端口A的第三对CBL(即，底部端口A CBL对)和针对端口B的第四对CBL(即，底部端口B CBL对)。举例来说，底部位线120可包括针对列1的位线BL1,BT,A和BL'1,BT,A，以及位线BL1,BT,B和BL'1,BT,B。一对CBL的两个位线(例如，BLX,TP,A/BL'X,TP,A)互补：在DP SRAM装置102的操作期间，两个位线中的一者偏置以携载对应于逻辑“1”的第一电压电平，而两个位线中的另一者偏置以携载对应于逻辑“0”的第二电压电平。为了清晰起见，图1中，每对CBL的所述两个位线分别标记为BL<行>,<子阵列>,<端口>和BL'<行>,<子阵列>,<端口>。
有利的是，针对顶部存储器单元子阵列108和底部存储器单元子阵列110使用单独位线产生顶部和底部位线118、120上的低负载。举例来说，在M为N的一半的情况下，顶部和底部位线118、120具有为相应列的总负载的约一半的负载。顶部和底部位线118、120上的低负载又可导致顶部和底部位线118、120上的低最小读取电压和低最小写入电压。此外，低最小读取电压和低最小写入电压又可导致低动态功率消耗。此外，针对顶部存储器单元子阵列108和底部存储器单元子阵列110使用单独位线有利地允许DPSRAM装置102针对给定存储器大小使用小区域，因为个别存储体(下文论述)可较大。
顶部位线118沿着相应列从存储器单元阵列104的第一侧横向延伸到与所述第一侧相对的存储器单元阵列104的第二侧。此外，顶部位线118与顶部存储器单元子阵列108的存储器单元(例如，列1中的MC1,1到MC1,M)电耦合，所述存储器单元在相应列中以允许每一端口逐列从顶部存储器单元子阵列108的所存取存储器单元读取和/或向顶部存储器单元子阵列108的所存取存储器单元写入。顶部位线118各自包括飞跨位线片段122、局部位线片段124和跨接单元126。
顶部位线118的飞跨位线片段122沿着存储器单元阵列104的相应列从存储器单元阵列104的第一侧延伸，且在顶部与底部存储器单元子阵列108、110之间端接。顶部位线118的局部位线片段124从顶部与底部存储器单元子阵列108、110之间沿着相应列延伸到存储器单元阵列104的第二侧。在一些实施例中，局部位线片段124在大体上平行于行的方向上分别与飞跨位线片段122横向间隔。
虽然图1中不可见，在一些实施例中，局部位线片段124在大体上与行和列正交的方向上在飞跨位线片段122上方或下方间隔，使得顶部位线118在从飞跨位线片段122转变到局部位线片段124时具有步降或步升。举例来说，飞跨位线片段122可在后段工艺(BEOL)互连结构的金属2层中，且局部位线片段124可在BEOL互连结构的金属0层中。作为另一实例，飞跨位线片段122可在BEOL互连结构的金属0层中，且局部位线片段124可在BEOL互连结构的金属2层中。作为又一实例，飞跨位线片段122和局部位线片段124可在BEOL互连结构的不同金属层中。或者，在其它实施例中，飞跨位线片段122和局部位线片段124在BEOL互连结构的相同金属层中。
顶部位线118的跨接单元126在顶部与底部存储器单元子阵列108、110之间，且将飞跨位线片段122分别电耦合到局部位线片段124。跨接单元126与列成角度地(例如，与所述列大体上正交)分别从飞跨位线片段122的端部分别横向延伸到局部位线片段124的端部。此外，跨接单元126与行和列正交(例如，垂直)地分别从飞跨位线片段122的端部分别延伸到局部位线片段124的端部。
底部位线120沿着相应列从存储器单元阵列104的第一侧横向延伸，且在行M+1与跨接单元126之间端接。与顶部位线118相比，底部位线120并不具有飞跨位线片段。此外，底部位线120与底部存储器单元子阵列110的存储器单元(例如，列2中的MC2,M+1到MC2,N)电耦合，所述存储器单元在相应列中以允许每一数据端口逐列从底部存储器单元子阵列110的所存取存储器单元读取和/或向底部存储器单元子阵列110的所存取存储器单元写入。在一些实施例中，底部位线120在大体上平行于行的方向上分别从飞跨位线片段122横向间隔，和/或对准到局部位线片段124。
虽然图1中不可见，在一些实施例中，底部位线120在大体上与行和列正交的方向上在飞跨位线片段122上方或下方间隔。此间隔可例如为与大体上与行和列正交的方向上局部位线片段124与飞跨位线片段122之间的间隔相同的量或不同的量。举例来说，底部位线120和局部位线片段124可在BEOL互连结构的金属0层中，然而飞跨位线片段122可在BEOL互连结构的金属2层中。作为另一实例，底部位线120和局部位线片段124可为BEOL互连结构的金属2层，然而飞跨位线片段122可在BEOL互连结构的金属0层中。作为又一实例，底部位线120可在BEOL互连结构的金属1层中，局部位线片段124可为BEOL互连结构的金属0层，且飞跨位线片段122可在BEOL互连结构的金属2层中。或者，在其它实施例中，底部位线120和飞跨位线片段122BEOL互连结构的相同金属层中。
如上所述，顶部和底部位线118、120上的负载有利地为低。在一些实施例中，顶部位线118上的负载约等于顶部位线118的本征负载(例如，归因于内电阻)加上由顶部存储器单元子阵列108的存储器单元强加的负载。举例来说，位线BL1,TP,A可具有约等于位线BL1,TP,A的本征负载加上列1中的存储器单元MC1,1到存储器单元MC1,M的负载的负载。类似地，在一些实施例中，底部位线120上的负载约等于底部位线120的本征负载加上底部存储器单元子阵列110的存储器单元强加的负载。举例来说，位线BL2,BT,B可具有约等于位线BL2,BT,B的本征负载加上列2中的存储器单元MC2,M+1到存储器单元MC2,N的负载的负载。因此，在M为N的一半的情况下，顶部和底部位线118、120具有约相同的负载，但顶部位线118归因于飞跨位线片段122而具有稍高的负载。
输入/输出(I/O)阵列130经配置以使用顶部和/或底部位线118、120从由字线112和行解码器114存取的存储器单元读取和/或向所述存储器单元写入。此外，在一些实施例中，I/O阵列130经配置以分别针对所述端口将从所存取的存储器单元读取的数据输出到数据信号132，和/或将数据信号132上输入的数据写入到所存取的存储器单元。数据信号132携载Z位数据值且标记为DATA<端口>。I/O阵列130由控制器134经由控制信号136控制，且包括多个I/O单元138。I/O单元138对应于存储器单元阵列104的列且标记为I/O<列>。此外，I/O单元138与对应列的顶部和底部位线电耦合。举例来说，I/O1可与BL1,TP,B、BL1,TP,A、BL'1,TP,B和BL'1,TP,A以及BL1,BT,B、BL1,BT,A、BL'1,BT,B和BL'1,BT,A电耦合。I/O单元138各自包括选择电路140和读取/写入(R/W)电路142。
选择电路140经配置以选择对应于地址信号116上的Y位地址的CBL对。举例来说，在端口A地址信号(即，ADDRA)上的Y位地址识别行1和列1的情况下，针对列1的选择电路140a选择位线BL1,TP,A/BL'1,TP,A，因为此对CBL对应于Y位地址。此外，选择电路140经配置以基于来自控制器134的控制信号136选择CBL对。举例来说，控制器134可经配置以解码Y位地址，且产生控制信号136，如此选择电路140选择对应于Y位地址的CBL对。
在一些实施例中，选择电路140各自包括一对子阵列多路复用器144和一端口多路复用器146。子阵列多路复用器144经配置以在相应顶部位线(即，顶部存储器单元子阵列108的位线)与相应底部位线(即，底部存储器单元子阵列110的位线)之间进行选择。举例来说，针对列X的第一子阵列多路复用器144a可经配置以选择以下任一者：BLX,BT,B和BLX,BT,A；或BLX,TP,B和BLX,TP,A，然而，针对列X的第二子阵列多路复用器144b可经配置以选择以下任一者：BL'X,BT,B和BL'X,BT,A；或BL'X,TP,B和BL'X,TP,A。端口多路复用器146经配置以在针对端口A的相应位线与针对端口B的相应位线之间进行选择。举例来说，针对列X的端口多路复用器146a可经配置以选择BLX,BT,B和BL'X,BT,B；或BLX,BT,A和BL'X,BT,A。在一些实施例中，端口多路复用器146电耦合到子阵列多路复用器144，使得端口多路复用器146从由子阵列多路复用器144选择的位线进行选择。此外，在一些实施例中，子阵列多路复用器144和端口多路复用器146由控制信号136控制。举例来说，控制信号136可包括针对子阵列多路复用器144和端口多路复用器146的个别选择信号。
R/W电路142经配置以基于R/W信号148从对应于选定对的CBL(例如，BL2,TP,B/BL'2,TP,B)的所存取存储器单元读取和/或向所述存储器单元写入。R/W信号148对应于端口且识别在对应端口上执行读取还是写入操作。此外，为了清晰起见，R/W信号148标记为R/W<端口>。在一些实施例中，R/W电路142进一步经配置以将从所存取的存储器单元读取的数据输出到数据信号132和/或将数据信号132上输入的数据写入到所存取的存储器单元。R/W电路142由控制器134控制，且分别包括用于从选定对的CBL读取和向选定对的CBL写入的电路。控制器134可例如经配置以产生控制信号136以基于R/W信号148控制R/W电路142。
为从选定对的CBL读取数据，在一些实施例中，R/W电路142包括相应感测放大器(未图示)。感测放大器经配置以检测由字线112所存取的存储器单元驱动到选定对的CBL的差分偏置。所述差分偏置表示由字线112(例如，WLM,A)存取的存储器单元(例如，MC1,M和MC2,M)的内部数据状态。举例来说，第一差分偏置可对应于逻辑“1”，而第二差分偏置可对应于逻辑“0”。此外，感测放大器经配置以锁存或以其它方式存储差分偏置的数据值。为将数据写入到选定对的CBL，在一些实施例中，R/W电路142包括相应差分驱动器(未图示)。差分驱动器经配置以将差分偏置驱动到选定对的CBL上。差分偏置表示待存储在由字线112存取的存储器单元中的数据状态，且重写存储器单元的内部数据状态。差分偏置可例如对应于数据信号132的位。
在一些实施例中，数据信号132经由列解码器150传递到I/O阵列130。举例来说，在Z(即，数据信号132中的每一者上携载的位数目)小于X(即，存储器单元阵列104的列数目)的情况下，数据信号132可经由列解码器150传递到I/O阵列130。列解码器150经配置以将数据信号132电耦合到对应于地址信号116上的Y位地址的I/O单元138。此外，列解码器150经配置以将数据信号132电耦合到I/O单元138，使得数据信号132的位利用一对一映射分别映射到I/O单元138。举例来说，在针对端口A的地址信号(例如，ADDRA)上的Y位地址识别列1到X的情况下，针对端口A的数据信号(例如，DATAA)具有分别映射到列1到X处的I/O单元(例如，I/O1到I/OX)的X位。
控制器134经配置以控制I/O阵列130以及(在一些实施例中)行解码器114和/或列解码器150，以在两个端口上执行读取和/或写入操作。此外，如上所述，可使用两个端口同时或接近同时执行两个读取和/或写入操作。举例来说，存储器单元的第一行(例如，存储器单元MC1,1到MX,1)可经由端口A字线(例如，WL1,A)存取，而存储器单元的第(M+1)行(例如，存储器单元MC1,M+1到MCX,M+1)可经由端口B字线(例如，WLM+1,B)同时存取。其后，当存取第一行的存储器单元时，端口A的顶部位线(例如，BL1,TP,A/BL'1,TP,A到BLX,TP,A/BL'X,TP,A)可用于从所存取的存储器单元的第一行读取或向其写入。类似地，当存取第(M+1)行的存储器单元时，端口B的底部位线(例如，BL1,BT,B/BL'1,BT,B到BLX,BT,B/BL'X,BT,B)可用于同时从所存取的存储器单元的第(M+1)行读取或向其写入。
作为更详细实例，假定经由端口A到存储器单元的第一行的写入操作，且进一步假定与所述写入操作同时执行经由端口B到存储器单元的第(M+1)行的读取操作。为经由端口A将数据写入到存储器单元的第一行(例如，存储器单元MC1,1到MX,1)，将针对端口A的R/W信号(例如，R/WA)在指示写入操作即将发生的第一状态(例如，逻辑“0”)中提供到DP SRAM装置102。此外，将针对端口A的数据信号(例如，DATAA)与第一Z位数据值一起提供到DP SRAM装置102，且将针对端口A的地址信号(例如，ADDRA)与识别第一行中的Z个连续存储器单元的第一Y位地址一起提供到DP SRAM装置102。
在接收端口A信号后，行解码器114即刻启用对应于第一Y位地址的端口A字线(例如，WL1,A)，且列解码器150将针对端口A的数据信号电耦合到对应于第一Y位地址的所述一或多个I/O单元(例如，I/O1到I/OX)。此外，控制器134控制I/O阵列130以选择对应于第一Y位地址的一或多个端口A CBL对(例如，BL1,TP,1/BL'1,TP,A到BLX,TP,A/BL'X,TP,A)，且启用I/O阵列130中的写入电路。此又将差分偏置分别施加到端口A CBL对以将第一Z位数据值写入到第一行中的Z个连续存储器单元。
在与数据经由端口A写入到第一行同时，数据可同时从存储器单元的第(M+1)行读取(例如，存储器单元MC1,M+1到MCX,M+1)。针对端口B的R/W信号(例如，R/WB)在指示读取操作即将发生的第二状态(例如，逻辑“1”)中提供到DP SRAM装置102。此外，针对端口B的地址信号(例如，ADDRB)与识别第(M+1)行中的Z个连续存储器单元的第二Y位地址一起提供到DPSRAM装置102。基于端口B信号，列解码器150将针对端口B的数据信号(例如，DATAB)电耦合到对应于第二Y位地址的所述一或多个I/O单元(例如，I/O1到I/OX)。此外，控制器134控制I/O阵列130以选择对应于第二Y位地址的所述一或多个端口B CBL对(例如，BL1,BT,B/BL'1,BT,B到BLX,BT,B/BL'X,BT,B)，且启用I/O阵列130中的读取电路。更进一步，控制器134可例如控制I/O阵列130以使端口BCBL对浮动，和/或将端口B CBL对预充电到逻辑“0”与逻辑“1”之间的电压电平。
行解码器114和控制器134随后启用对应于第二Y位地址的端口B字线(例如，WLM+1,B)。此又触发所存取的存储器单元(例如，存储器单元MC1,M+1到MCX,M+1)以将差分偏置驱动到端口B CBL对的对应者上，其中差分偏置表示所存取的存储器单元的内部数据状态。举例来说，如果存储器单元MC1,M+1存储逻辑“1”且MCX,M+1存储逻辑“0”，那么BL1,2,B/BL'1,2,B上的第一差分偏置表示逻辑“1”，且BLX,2,B/BL'X,2,B上的第二不同差分偏置表示逻辑“0”。此外，(分别)I/O单元138的感测放大器随后存储端口B CBL对上的对应数据状态，且第(M+1)行中的Z个连续存储器单元的数据状态作为第二Z位数据值输出到针对端口B的数据信号(例如，DATAB)。
虽然上文聚焦于DP SRAM，但应了解，可容许其它类型的双端口半导体存储器。此外，虽然上文聚焦于一个I/O配置，但可容许其它I/O配置。举例来说，I/O阵列130可具有不同配置，例如针对端口A和端口B的单独R/W电路。作为另一实例，行解码器114、列解码器150、I/O阵列130与控制器134之间的关系可变化。更进一步，虽然顶部和底部存储器单元子阵列108、110分别描述为“顶部”和“底部”，但顶部和底部存储器单元子阵列108、110或者可分别被称作第一存储器单元子阵列和第二存储器单元子阵列。
参看图2A，提供图1的DP SRAM装置102的列内的位线118'、120'的一些实施例的布局图200A。位线118'、120'表示图1的DP SRAM装置102的每一列内的位线，且根据上文描述的记法，列由下标“x”识别，下标“x”为大于或等于1且小于或等于X的整数值。此外，为了清晰起见，在布局图200A的底部处提供图例以识别内部可布置位线118'、120'的各种片段的BEOL金属层。
如布局图200A说明，位线118'、120'包括顶部位线118'(例如，BLx,TP,A/BL'x,TP,A和BLx,TP,B/BL'x,TP,B)和底部位线120'(例如，BLx,BT,A/BL'x,BT,A和BLx,BT,B/BL'x,BT,B)。顶部位线118'分别从列的第一端上的子阵列多路复用器144a'、144b'沿着所述列横向延伸到与第一端相对的列的第二端。在一些实施例中，子阵列多路复用器144a'、144b'包括针对每一端口的两个子阵列多路复用器(例如，TP/BT MUX B和TP/BT MUX B')。此外，顶部位线118'各自包括飞跨位线片段122'、局部位线片段124'和跨接单元126'。
顶部位线118'的飞跨位线片段122'沿着列分别从子阵列多路复用器144a'、144b'延伸，且端接在顶部存储器单元子阵列108与底部存储器单元子阵列110之间。此外，飞跨位线片段122'分别经由第一通孔202电耦合到子阵列多路复用器144a'、144b'。顶部位线118'的局部位线片段124'沿着列从顶部与底部存储器单元子阵列108、110之间延伸到列的第二端。此外，局部位线片段124'电耦合到顶部存储器单元子阵列108的在所述列中的存储器单元106a'(例如，MCx,1到MCx,M)。
在一些实施例中，飞跨位线片段122'和局部位线片段124'沿着列在BEOL互连结构的相同金属层中延伸。在替代实施例中，飞跨位线片段122'和局部位线片段124'沿着列在BEOL互连结构的不同金属层中延伸。举例来说，飞跨位线片段122'可沿着列在BEOL互连结构的金属2层中延伸，然而局部位线片段124'可沿着列在BEOL互连结构的金属0层中延伸。作为另一实例，飞跨位线片段122'可沿着列在BEOL互连结构的金属0层中延伸，然而局部位线片段124'可沿着列在BEOL互连结构的金属2层中延伸。
顶部位线118'的跨接单元126'在顶部与底部存储器单元子阵列108、110之间且将飞跨位线片段122'分别电耦合到局部位线片段124'。跨接单元126'各自包括转变位线片段203和第二通孔204。转变位线片段203与所述列成角度地(例如，大体上与所述列正交)分别从飞跨位线片段122'的端部分别横向延伸到局部位线片段124'的端部。此外，转变位线片段203经由第二通孔204电耦合到飞跨位线片段122'和局部位线片段124'。在一些实施例中，转变位线片段203在容纳飞跨位线片段122'的BEOL互连结构的第一金属层与容纳局部位线片段124'的BEOL互连结构的第二金属层之间垂直间隔。举例来说，转变位线片段203可在BEOL互连结构的金属1层中，此时飞跨位线片段122'在BEOL互连结构的金属2层中且局部位线片段124'在BEOL互连结构的金属0层中。
底部位线120'沿着所述列分别从子阵列多路复用器144a'、144b'横向延伸，且端接在顶部与底部存储器单元子阵列108、110之间。此外，底部位线120'分别经由第一通孔202电耦合到子阵列多路复用器144a'、144b'，且电耦合到底部存储器单元子阵列110的在所述列中的存储器单元106b'(例如，MCx,M+1和MCx,N)。更进一步，在一些实施例中，底部位线120'在BEOL互连结构的与局部位线片段124'相同或不同的金属层中横向延伸。举例来说，底部位线120'和局部位线片段124'可在BEOL互连结构的金属0层中横向延伸。作为另一实例，底部位线120'可在BEOL互连结构的金属2层中横向延伸，然而局部位线片段124'可在BEOL互连结构的金属0层中横向延伸。
同样由布局图200A说明，一或多个电压源源(Vss)线206从所述列的第一端横向延伸到所述列的第二端，且与所述列的存储器单元106a'、106b'电耦合(例如，MCx,1到MCx,N)。在一些实施例中，Vss行206在BEOL互连结构的金属0层中横向延伸和/或由飞跨位线片段(例如，BLx,TP,A和BL'x,TP,A的飞跨位线片段)重叠。或者，在其它实施例中，Vss行206在BEOL互连结构的金属2层中横向延伸和/或与飞跨位线片段(例如，BLx,TP,A和BL'x,TP,A的飞跨位线片段)重叠。在一些其它实施例中，Vss行206更一般地说为电力和/或接地线。
参看图2B，提供图2A的列内的跨接单元126”的一些实施例的横截面图200B。横截面图200B可例如在图2A中沿着线A-A'截取，且跨接单元126”表示图2A的列内的跨接单元126'。如所说明，半导体衬底208支撑图2A(未图示)的BEOL互连结构210和存储器单元106a'、106b'。半导体衬底208可为例如块体半导体衬底(例如，块体硅衬底)或绝缘体上硅(SOI)衬底。BEOL互连结构210包括第一电介质层212，其内交替地堆叠多个金属层M0、M1、M2与多个通孔层V1、V2。此外，在一些实施例中，BEOL互连结构210包括将金属0层(即，M0)与半导体衬底208间隔的第二电介质层214。
金属层M0、M1、M2和通孔层V1、V2界定分别针对端口A和端口B的一组顶部位线118”(例如，在图2A中，BLx,TP,A和BLx,TP,B)。顶部位线118”各自包括飞跨位线片段122”、转变位线片段203'和局部位线片段124”。飞跨位线片段122”和局部位线片段124”在不同金属层中，且转变位线片段203'在这些不同金属层之间的金属层中。举例来说，飞跨位线片段122”可在金属2层(即，M2)中，转变位线片段203'可在金属1层(即，M1)中，且局部位线片段124”可在金属0层(即，M0)中。作为另一实例，飞跨位线片段122”可在金属2层中，转变位线片段203'可在金属1层中，且局部位线片段124”可在金属0层中。此外，顶部位线118”各自包括第一通孔204a'和第二通孔204b'。第一通孔204a'在例如通孔1层(即，V1)中将局部位线片段124”电耦合到转变位线片段203'。第二通孔204b'在例如通孔2层(即，V2)将转变位线片段203'电耦合到飞跨位线片段122”。在一些实施例中，金属层进一步在例如金属0层中界定转变位线片段203'中的一者下方交叉的Vss行206'。
参看图3A，提供图1的DP SRAM装置102内的存储器单元106”的一些实施例的示意图300A。存储器单元106”表示图1的DP SRAM装置102内的每一存储器单元，且根据上文描述的记法，存储器单元106”的列和存储器单元106”的行分别由下标“x”和下标“n”识别。“x”为大于或等于1且小于或等于X的整数值，且“n”为大于或等于1且小于或等于N的整数值。此外，下标“<TP/BT>”表示存储器单元106”处于图1的顶部还是底部存储器单元子阵列108、110中。
如所说明，存储器单元106”包含由第一反相器304和第二反相器306组成的数据存储元件302。第一和第二反相器304、306彼此交叉耦合以建立第一数据存储节点308a(SN)和第二数据存储节点308b(SN’)。第一和第二数据存储节点308a、308b互补。一个数据存储节点偏置以携载对应于逻辑“1”的第一电压，而另一数据存储节点偏置以携载对应于逻辑“0”的第二电压。因此，第一和第二反相器304、306以互相增强的方式存储数据位。
若干存取晶体管310、312、314、316基于字线112'(例如，WLn,A和WLn,B)是否经启用而选择性地将第一和第二数据存储节点308a、308b分别耦合到位线318(例如，BLx,<TP/BT>,A和BL'x,<TP/BT>,A)，借此允许选择性地从数据存储元件302读取和/或向数据存储元件302写入。依据存储器单元106”位于图1的DP SRAM装置102内何处，位线318可对应于图1的顶部位线118或图1的底部位线120。
关于端口A，第一存取晶体管310(AT1)电耦合到第一数据存储节点308a，且第二存取晶体管312(AT2)电耦合到第二数据存储节点308b。第一存取晶体管310基于字线WLn,A的电压选择性地将第一数据存储节点308a耦合到位线BLx,<TP/BT>,A，然而第二存取晶体管312基于字线WLn,A的电压选择性地将第二数据存储节点308b耦合到位线BL'x,<TP/BT>,A。位线BLx,<TP/BT>,A和BL'x,<TP/BT>,A互补且因此形成CBL对。关于端口B，第三存取晶体管314(AT3)电耦合到第一数据存储节点308a，且第四存取晶体管316(AT4)电耦合到第二数据存储节点308b。第三存取晶体管314基于字线WLn,B的电压选择性地将第一数据存储节点308a耦合到位线BLx,<TP/BT>,B，然而第四存取晶体管316基于字线WLn,B的电压选择性地将第二数据存储节点308b耦合到位线BL'x,<TP/BT>,B。位线BLx,<TP/BT>,B、BL'x,<TP/BT>,B互补且因此形成CBL对。
参看图3B，提供图3A的存储器单元106”的一些更详细实施例的示意图300B。如所说明，第一反相器304包含第一上拉晶体管320(PU1)和第一下拉晶体管322(PD1)。此外，第二反相器306包含第二上拉晶体管324(PU2)和第二下拉晶体管326(PD2)。
参看图4，提供图1的DP SRAM装置102的一些其它实施例的框图400。如所说明，顶部位线118分别包括行1与行M之间的顶部存储器单元子阵列108中的顶部扭曲单元402、403，且底部位线120分别包括行M+1与行N之间的底部存储器单元子阵列110中的底部扭曲单元404、405。举例来说，顶部扭曲单元402、403可在行1与行M之间的中部，和/或底部扭曲单元404、405可在行M+1与行N之间的中部。顶部和底部扭曲单元402、403、404、405各自经配置以使一对相邻位线扭曲，且各自由一对交叉片段406(其在下文详细论述和说明)组成。
使一对相邻位线(例如，BL'1,TP,A和BL'1,TP,B)扭曲包括使所述对的第一位线(例如，BL'1,TP,B)在所述对的第二位线(例如，BL'1,TP,A)上方交叉。虽然图4中不可见，但第一位线在与行和列大体上正交的方向上与第二位线间隔而与第二位线交叉，以便不会接触第二位线。举例来说，第一位线可在BEOL互连结构的金属2层中，且第二位线可在BEOL互连结构的金属0层中，同时第一和第二位线交叉。此外，在一些实施例中，使一对相邻位线(例如，BL1,BT,A和BL1,BT,B)扭曲包括调换位线沿着其延伸的轴线。举例来说，假定在扭曲单元(例如，扭曲单元408)之前，所述对的第一位线(例如，BL1,BT,A)沿着第一轴线横向延伸，且所述对的第二位线(例如，BL1,BT,B)沿着平行于第一轴线的第二轴线横向延伸。在扭曲单元之后，第一位线(例如，BL1,BT,A)可沿着第二轴线横向延伸，且第二位线(例如，BL1,BT,B)可沿着第一轴线横向延伸。
有利的是，顶部和底部扭曲单元402、403、404、405促进顶部与底部位线118、120之间的低电容耦合，因为顶部和底部扭曲单元402、403、404、405打破顶部和底部位线118、120的平行表面。这又产生CBL对(例如，BL1,TP,A/BL'1,TP,A)之间的高电容性匹配，以及高读取和写入时间和良好的信噪比容限。
顶部扭曲单元402、403包括相应列的左侧上的左上扭曲单元402和相应列的右侧上的右上扭曲单元403。在一些实施例中，顶部扭曲单元402、403包括针对每一列的一对顶部扭曲单元402a、403a，其中所述对包括左上扭曲单元402a和右上扭曲单元403a。类似地，底部扭曲单元404、405包括相应列的左侧上的左下扭曲单元404和相应列的右侧上的右下扭曲单元405。在一些实施例中，底部扭曲单元404、405包括针对每一列的一对底部扭曲单元404a、405a，其中所述对包括左下扭曲单元404a和右下扭曲单元405a。
在一些实施例中，扭曲单元对(例如，402a/403a或404a/405a)的左扭曲单元410使列的左侧上相邻的端口A和B位线(例如，BL1,TP,A和BL1,TP,B)扭曲。列的左侧上相邻的端口A和B位线对应于顶部扭曲单元402、403的顶部位线118，且对应于底部扭曲单元404、405的底部位线120。扭曲单元对的右扭曲单元412使所述列的右侧上相邻的且与所述列的左侧上相邻的端口A和B位线互补的端口A和B位线(例如，BL'1,TP,A和BL'1,TP,B)扭曲。类似于左扭曲单元410，所述列的右侧上相邻的端口A和B位线对应于顶部扭曲单元402、403的顶部位线118，且对应于底部扭曲单元404、405的底部位线120。
飞跨位线片段414在底部扭曲单元404、405中的每一者的相邻位线(例如，BL'1,BT,A和BL'1,BT,B)之间横向间隔。举例来说，假定扭曲单元(例如，扭曲单元408)的第一位线(例如，BL1,BT,A)沿着第一轴线横向延伸，且扭曲单元的第二位线(例如，BL1,BT,B)沿着平行于第一轴线的第二轴线横向延伸。在此实例中，飞跨位线片段414可沿着平行于第一和第二轴线且在第一与第二轴线之间横向间隔的第三轴线横向延伸。在一些实施例中，虽然图4中不可见，但飞跨位线片段414在大体上与存储器单元阵列104的行和列正交的方向上与底部扭曲单元404、405进一步间隔，使得飞跨位线片段414在底部扭曲单元404、405上方“飞跨”。
参考图5A，提供图4的DP SRAM装置102的列内的位线118'、120'的一些实施例的布局图500A。如所说明，图5A是图2A的变体，其中顶部位线118'包括顶部存储器单元子阵列108上方的顶部扭曲单元402'、403'，且其中底部位线120'包括底部存储器单元子阵列110上方的底部扭曲单元404'、405'。顶部和底部扭曲单元402'、403'、404'、405'各自经配置以扭曲一对相邻位线(例如，BLx,TP,A和BLx,TP,B)，其包括端口A位线和相邻于端口A位线的端口B位线。此外，顶部和底部扭曲单元402'、403'、404'、405'各自由下方交叉片段406a'和上方交叉片段406b'组成。下方交叉片段406a'是所述对相邻位线中的第一位线(例如，BL'x,BT,B)在所述对相邻位线中的第二位线(例如，BL'x,BT,A)下方交叉的片段，且上方交叉片段406b'是所述第二位线的在所述第一位线上方交叉的片段。
在一些实施例中，由顶部和底部扭曲单元402'、403'、404'、405'扭曲的每对相邻位线(例如，BL'x,BT,A和BL'x,BT,B)在BEOL互连结构的金属0层中横向地延伸到相应扭曲单元(例如，扭曲单元501)。在所述扭曲单元处，相邻位线分别交叉通过下方交叉片段(例如，下方交叉片段502)和上方交叉片段(例如，上方交叉片段503)。
举例来说，相邻位线(例如，BL'x,BT,A和BL'x,BT,B)通过第一通孔504从BEOL互连结构的金属0层逐步向上到金属2层，且沿着金属2层中的列横向地延伸。相邻位线中的第一位线(例如，BL'x,BT,A)在金属2层中延伸超过所述相邻位线中的第二位线(例如，BL'x,BT,B)，且相邻位线随后通过第二通孔506逐步下降到BEOL互连结构的金属1层。在金属1层内，第一位线(例如，BL'x,BT,A)朝向第二位线横向地延伸，反之亦然。在朝向第一位线延伸之后，第二位线(例如，BL'x,BT,B)通过第三通孔508逐步向下到金属0层且沿着金属0层中的列延伸。另一方面，第一位线(例如，BL'x,BT,A)在朝向第二位线延伸之后通过第四通孔510逐步上升到金属2层。此外，第一位线沿着金属2层中的列横向地延伸。随后，第一位线通过第五通孔512逐步下降到金属0层且沿着金属0层中的列延伸。
虽然前述实例描述顶部和底部扭曲单元402'、403'、404'、405'的具体实施例，但应理解顶部和底部扭曲单元402'、403'、404'、405'的其它实施例是适合的。举例来说，鉴于在以上实例中相邻位线分别在金属0层和金属2层中交叉，相邻位线可在其它金属层中交叉。
此外，在一些实施例中，底部扭曲单元404'、405'中的每一者具有在底部扭曲单元的相邻位线(例如，BL'x,BT,A和BL'x,BT,B)之间横向地隔开的飞跨位线片段122'(例如，BL'x,TP,B的飞跨位线片段)中的一者，和/或顶部和底部扭曲单元402'、403'、404'、405'中的每一者具有所述扭曲单元的相邻位线(例如，BLx,TP,A和BLx,TP,B)之间横向地隔开的Vss线206中的一者。在一些实施例中，飞跨位线片段122'在BEOL互连结构的金属2层中横向地延伸，以使得飞跨位线片段122'在底部扭曲单元404'、405'上方“飞跨”。此外，在一些实施例中，Vss线206在BEOL互连结构的金属0层中横向地延伸，以使得Vss线206位于顶部和底部扭曲单元402'、403'、404'、405'之下和/或位于飞跨位线片段122'之下。替代地，在其它实施例中，飞跨位线片段122'在金属0层中且Vss线206在金属2层中，以使得Vss线206上覆于飞跨位线片段122'。
参考图5B，提供图5A的列内的跨接单元126”的一些实施例的横截面图500B。横截面图500B可例如沿着图5A中的线A-A'截取，且跨接单元126”表示图5A的列内的跨接单元126'。如所说明，图5B是图2B的变体，其中跨接单元126”经配置以与图5A的顶部和底部扭曲单元402'、403'、404'、405'集成。
参考图5C，提供图5A的列内的底部扭曲单元405”的一些实施例的横截面图500C。底部扭曲单元405”通过省略飞跨位线片段122”'而表示图5A的列内的底部扭曲单元404'、405'中的每一者，以及图5A的列内的顶部扭曲单元402'、403'中的每一者。此外，横截面图500C可例如沿着图5A中的线B-B'截取，其沿着底部扭曲单元405”的下方交叉片段406a”延伸。如所说明，BEOL互连结构210的金属层M0、M1、M2和通孔层V1、V2堆叠而界定底部扭曲单元405”。底部扭曲单元405”包括下方交叉片段406a”和上方交叉片段406b”。
下方交叉片段406a”是第一位线514(例如，图5A的BL'x,BT,B)的部分，且上方交叉片段406b”是第二位线516(例如，图5A的BL'x,BT,A)的部分。此外，下方交叉片段406a”和上方交叉片段406b”是由多个金属线518是和通孔520组成。下方交叉片段406a”在第二位线516下方交叉，且上方交叉片段406b”在第一位线514上方交叉，以交叉第一位线514和第二位线516。此外，在一些实施例中，下方交叉片段406a”在Vss线206”上方交叉和/或在飞跨位线片段122”'中的一者下方交叉。
在一些实施例中，下方交叉片段406a”通过跨越通孔1层(即，V1)和通孔2层(即，V2)的第一通孔504a'从金属0层(即，M0)逐步上升到金属2层(即，M2)，并且然后通过通孔2层中的第二通孔506a'逐步下降到金属1层(即，M1)。在金属1层处，下方交叉片段406a”在Vss线206”上方和/或飞跨位线片段122”'中的所述一者下方交叉，然后通过通孔1层中的第三通孔508'逐步下降回到金属0层。一旦下降回到金属0层，下方交叉片段406a”便在上方交叉片段406b”下方经过。更甚至在一些实施例中，上方交叉片段406b”通过通孔2层中的第四通孔506b'从金属2层逐步下降到金属1层。
参考图5D，提供图5A的列内的底部扭曲单元404”的一些实施例的另一横截面图500D。底部扭曲单元404”通过省略飞跨位线片段122”而表示图5A的列内的底部扭曲单元404'、405'中的每一者，以及图5A的列内的顶部扭曲单元402'、403'中的每一者。此外，另一横截面图500D可例如沿着图5A中的线C-C'截取，其沿着底部扭曲单元404”的上方交叉片段406b”'延伸。如所说明，BEOL互连结构210的金属层M0、M1、M2和通孔层V1、V2堆叠而界定底部扭曲单元404”。底部扭曲单元404”包括下方交叉片段406a”'和上方交叉片段406b”'。
下方交叉片段406a”'是第一位线514'(例如，图5A的BLx,BT,B)的部分，且上方交叉片段406b”'是第二位线516'(例如，图5A的BLx,BT,A)的部分。此外，下方交叉片段406a”'和上方交叉片段406b”'是由多个金属线518'和通孔520'组成。下方交叉片段406a”'在第二位线516'下方交叉，且上方交叉片段406b”'在第一位线514'上方交叉，以交叉第一位线514'和第二位线516'。此外，在一些实施例中，上方交叉片段406b”'在Vss线206'上方和/或飞跨位线片段122”中的一者下方交叉。
在一些实施例中，上方交叉片段406b”'通过跨越通孔1层(即，V1)和通孔2层(即，V2)的第一通孔504b”从金属0层(即，M0)逐步上升到金属2层(即，M2)，并且然后在下方交叉片段406a”'上方交叉。在下方交叉片段406a”'上方交叉之后，上方交叉片段406b”'通过通孔2层中的第二通孔506b”逐步下降到金属1层(即，M1)。在金属1层处，上方交叉片段406b”'在Vss线206'上方和/或飞跨位线片段122”中的所述一者下方交叉，然后通过通孔2层中的第三通孔510'逐步上升回到金属2层。一旦上升回到金属2层，上方交叉片段406b”'便通过跨越通孔1层和通孔2层的第四通孔512'从金属2层逐步下降到金属0层。此外，在一些实施例中，下方交叉片段406a”'通过通孔1层中的第五通孔508”从金属1层逐步下降到金属0层。
参考图6，提供图1的DP SRAM装置102的一些其它实施例的框图600，其中I/O分布于DP SRAM装置102的相对侧之间。如所说明，DP SRAM装置102包括一组顶部端口A位线118a、一组顶部端口B位线118b、一组底部端口A位线120a以及一组底部端口B位线120b。顶部端口A位线118a包括用于每一列的一对CBL(例如，BLX,TP,A/BL'X,TP,A)，且顶部端口B位线118b包括用于每一列的一对CBL(例如，BLX,TP,B/BL'X,TP,B)。类似地，底部端口A位线120a包括用于每一列的一对CBL(例如，BLX,BT,A/BL'X,BT,A)，且底部端口B位线120b包括用于每一列的一对CBL(例如，BLX,BT,B/BL'X,BT,B)。
底部端口A位线120a与底部存储器单元子阵列110的在相应列中的存储器单元(例如，MC2,M+1或MCX,N)电耦合。此外，底部端口A位线120a各自包括端口A飞跨位线片段122a、端口A局部位线片段124a以及端口A跨接单元126a。端口A飞跨位线片段122a沿着相应列从存储器单元阵列104的第一侧延伸，且终止于顶部和底部存储器单元子阵列108、110之间。端口A局部位线片段124a从顶部和底部存储器单元子阵列108、110之间沿着相应列延伸到存储器单元阵列104的与所述第一侧相对的第二侧。端口A跨接单元126a在顶部和底部存储器单元子阵列108、110之间，且将端口A飞跨位线片段122a分别电耦合到端口A局部位线片段124a。
顶部端口B位线118b与顶部存储器单元子阵列108的在相应列中的存储器单元(例如，MC2,1或MCX,M)电耦合。此外，顶部端口B位线118b各自包括端口B飞跨位线片段122b、端口B局部位线片段124b以及端口B跨接单元126b。端口B飞跨位线片段122b沿着相应列从存储器单元阵列104的第二侧延伸，且终止于顶部和底部存储器单元子阵列108、110之间。端口B局部位线片段124b从顶部和底部存储器单元子阵列108、110之间沿着相应列延伸到存储器单元阵列104的所述第一侧。端口B跨接单元126b在顶部和底部存储器单元子阵列108、110之间，且将端口B飞跨位线片段122b分别电耦合到端口B局部位线片段124b。
顶部端口A位线118a沿着相应列从存储器单元阵列104的所述第一侧横向地延伸，且终止于行M与端口A跨接单元126a之间。类似地，底部端口B位线120b沿着相应列从存储器单元阵列104的所述第二侧横向地延伸，且终止于行M+1与端口B跨接单元126b之间。顶部端口A位线118a将顶部存储器单元子阵列108的在相应列中的存储器单元(例如，MCX,1或MC2,M)电耦合，且底部端口B位线120b将底部存储器单元子阵列110的在相应列中的存储器单元(例如，MCX,N或MC1,M+1)电耦合。
端口A I/O阵列130a在存储器单元阵列104的所述第一侧上且经配置以使用顶部端口A位线118a和底部端口A位线120a以从由字线112存取的存储器单元进行读取和/或对其进行写入。在一些实施例中，端口A I/O阵列130a经配置以将读取数据分别输出到存储器单元阵列104的所述第一侧上的端口A数据信号132a，和/或从端口A数据信号132a写入数据。端口A I/O阵列130a分别通过端口A控制信号136a由控制器134控制，且包括多个端口AI/O单元138a。
端口B I/O阵列130b在存储器单元阵列104的所述第二侧上，且经配置以使用顶部端口B位线118b和底部端口B位线120b以从由字线112存取的存储器单元进行读取和/或对其进行写入。在一些实施例中，端口B I/O阵列130b经配置以将读取数据输出到存储器单元阵列104的所述第二侧上的端口B数据信号132b，和/或从端口B数据信号132b写入数据。端口B I/O阵列130b通过端口B控制信号136b由控制器134控制，且包括多个端口B I/O单元138b。
端口A和B I/O单元138a、138b对应于存储器单元阵列104的列，且标记为I/O<列>,<端口>。此外，端口A和B I/O单元138a、138b与对应列的顶部和底部位线电耦合。举例来说，端口A I/O单元138a与顶部端口A位线118a(例如，BL'X,TP,A)和底部端口A位线120a(例如，BL1,BT,A)电耦合，而端口B I/O单元138b与顶部端口B位线118b(例如，BL'2,TP,B)和底部端口B位线120b(例如，BL'X,BT,B)电耦合。端口A和B I/O单元138a、138b各自包括选择电路140和读取/写入(R/W)电路142。
选择电路140经配置以选择对应于地址信号116上的Y位地址的CBL对(例如，BL1,TP,A/BL'1,TP,A)。在一些实施例中，选择电路140各自包括一对子阵列多路复用器144，其经配置以在相应顶部位线(即，顶部存储器单元子阵列108的位线)与相应底部位线(即，底部存储器单元子阵列110的位线)之间进行选择。与图1和4的实施例相比，有利地可省略端口多路复用器(例如，图1和4的端口多路复用器146)，因为每一端口具有I/O阵列。R/W电路142经配置以基于分别用于端口的R/W信号148而从对应于选定CBL对的所存取存储器单元进行读取或对其进行写入。此外，在一些实施例中，R/W电路142经配置以将从所存取存储器单元读取的数据输出到端口A和B数据信号132a、132b，和/或将在端口A和B数据信号132a、132b上输入的数据写入到所存取存储器单元。
在一些实施例中，端口A数据信号132a通过端口A列解码器150a传递到端口A I/O阵列130a，且端口B数据信号132b通过端口B列解码器150b传递到端口B I/O阵列130b。端口A和B列解码器150a、150b经配置以将端口A和B数据信号132a、132b分别电耦合到对应于Y位地址的端口A和B I/O单元138a、138b。举例来说，在端口A地址信号(即，ADDRA)上的Y位地址识别列1到X中的存储器单元的情况下，端口A列解码器150a可将端口A数据信号132a(即，DATAA)上的位1到X分别传递到用于列1到X的端口A I/O单元(例如，I/O1,A到I/OX,A)。
参考图7A，提供图6的DP SRAM装置102的列内的位线118a'、118b'、120a'、120b'的一些实施例的布局图700A。如所说明，图7A是图2A的变体，其中I/O分布于所述列的相对末端之间。举例来说，端口A I/O在所述列的第一末端上，且端口B I/O在所述列的与所述第一末端相对的第二末端上。
底部端口A位线120a'(例如，BLx,BT,A/BL'x,BT,A)从所述列的第一末端上的端口A子阵列多路复用器144a'沿着所述列横向地延伸到所述列的第二末端。此外，底部端口A位线120a'各自包括端口A飞跨位线片段122a'、端口A局部位线片段124a'以及端口A跨接单元126a'。端口A飞跨位线片段122a'在顶部存储器单元子阵列108上方延伸，且端口A局部位线片段124a'在底部存储器单元子阵列110上方延伸以与底部存储器单元子阵列110中的存储器单元电耦合。
类似地，顶部端口B位线118b'(例如，BLx,TP,B/BL'x,TP,B)从所述列的第二末端上的端口B子阵列多路复用器144b'沿着所述列横向地延伸到第一末端。此外，顶部端口B位线118b'各自包括端口B飞跨位线片段122b'、端口B局部位线片段124b'以及端口B跨接单元126b'。端口B飞跨位线片段122b'在底部存储器单元子阵列110上方延伸，且端口B局部位线片段124b'在顶部存储器单元子阵列108上方延伸以与顶部存储器单元子阵列108中的存储器单元电耦合。
在一些实施例中，端口A和B飞跨位线片段122a'、122b'是与端口A和B局部位线片段124a'、124b'在BEOL互连结构的同一金属层中。举例来说，端口A和B飞跨位线片段122a'、122b'以及端口A和B局部位线片段124a'、124b'可在金属2层中。替代地，在其它实施例中，端口A和B飞跨位线片段122a'、122b'是与端口A和B局部位线片段124a'、124b'在BEOL互连结构的不同金属层中。举例来说，端口A和B飞跨位线片段122a'、122b'可在金属2层中，且端口A和B局部位线片段124a'、124b'可在金属0层中。
端口A跨接单元126a'在顶部和底部存储器单元子阵列108、110之间，且将端口A飞跨位线片段122a'分别电耦合到端口A局部位线片段124a'。类似地，端口B跨接单元126b'在顶部和底部存储器单元子阵列108、110之间且将端口B飞跨位线片段122b'分别电耦合到端口A局部位线片段124b'。此外，端口A跨接单元126a'各自包括端口A过渡位线片段203a'，且端口B跨接单元126b'各自包括端口B过渡位线片段203b'。端口A和B过渡位线片段203a'、203b'通过第二通孔204电耦合到端口A和B飞跨位线片段122a'、122b'以及端口A和B局部位线片段124a'、124b'。在一些实施例中，端口A和B飞跨位线片段122a'、122b'在第一金属层(例如，金属2层)中，端口A和B局部位线片段124a'、124b'在第二金属层(例如，金属0层)中，且端口A和B过渡位线片段203a'、203b'在第一和第二金属层之间的第三金属层(例如，金属1层)中。
顶部端口A位线118a'(例如，BLx,TP,A/BL'x,TP,A)分别从端口A子阵列多路复用器144a'沿着所述列横向地延伸，且终止于顶部和底部存储器单元子阵列108、110之间。此外，顶部端口A位线118a'与顶部存储器单元子阵列108中的存储器单元106a'电耦合。类似地，底部端口B位线120b'(例如，BLx,BT,B/BL'x,BT,B)分别从端口B子阵列多路复用器144b'沿着所述列横向地延伸，且终止于顶部和底部存储器单元子阵列108、110之间。此外，底部端口B位线120b'与底部存储器单元子阵列110中的存储器单元106b'电耦合。
在一些实施例中，顶部端口A位线118a'和底部端口B位线120b'与端口A和B局部位线片段124a'、124b'沿着BEOL互连结构的同一金属层延伸。此外，在一些实施例中，顶部端口A位线118a'和底部端口B位线120b'与端口A和B飞跨位线片段122a'、122b'沿着BEOL互连结构的同一金属层延伸。更甚至在一些实施例中，顶部端口A位线118a'和底部端口B位线120b'与端口A和B飞跨位线片段122a'、122b'和/或与端口A和B局部位线片段124a'、124b'沿着BEOL互连结构的不同金属层延伸。举例来说，顶部端口A位线118a'和底部端口B位线120b'可与端口A和B局部位线片段124a'、124b'沿着金属0层延伸，且端口A和B飞跨位线片段122a'、122b'可沿着金属2层延伸。
布局图700A还说明，一或多个Vss线206从所述列的第一末端横向地延伸到所述列的第二末端，且与所述列的存储器单元106a'、106b'(例如，MCx,1到MCx,N)电耦合。在一些实施例中，Vss线206在金属0层中横向地延伸和/或由端口A飞跨位线片段(例如，BLx,BT,A和BL'x,BT,A的飞跨位线片段)重叠。替代地，在一些实施例中，Vss线206在金属2层中横向地延伸和/或重叠端口A飞跨位线片段(例如，BLx,BT,A和BL'x,BT,A的飞跨位线片段)。
参考图7B，提供列图7A内的跨接单元126a”、126b”的一些实施例的横截面图700B。横截面图700B可例如沿着图7A中的线A-A'截取，且跨接单元126a”、126b”表示图7A的列内的跨接单元126a'、126b'。
如所说明，金属层M0、M1、M2和通孔层V1、V2界定底部端口A位线120a”和顶部端口B位线118b”。底部端口A位线120a”和顶部端口B位线118b”各自包括飞跨位线片段122a”、122b”、过渡位线片段203a'、203b'以及局部位线片段124a”、124b”。飞跨位线片段122a”、122b”在与局部位线片段124a”、124b”不同的金属层中，且过渡位线片段203a'、203b'在不同金属层之间的金属层中。举例来说，飞跨位线片段122a”、122b”可在金属2层(即，M2)中，过渡位线片段203a'、203b'可在金属1层(即，M1)中，且局部位线片段124a”、124b”可在金属0层(即，M0)中。此外，底部端口A位线120a”和顶部端口B位线118b”各自包括第一通孔204a'和第二通孔204b'。第一通孔204a'例如在通孔1层(即，V1)中将局部位线片段124a”、124b”电耦合到过渡位线片段203a'、203b'。第二通孔204b'例如在通孔2层(即，V2)中将过渡位线片段203a'、203b'电耦合到飞跨位线片段122a”、122b”。
参考图8，提供图6的DP SRAM装置102的一些其它实施例的框图800。如所说明，用于端口A和端口B的I/O相对于图6颠倒。此外，顶部位线118a、118b分别包括行1与行M之间的顶部扭曲单元402、403，且底部位线120a、120b分别包括行M+1与行N之间的底部扭曲单元404、405。顶部和底部扭曲单元402、403、404、405各自经配置以扭曲一对相邻位线且各自由一对交叉片段406组成。此外，顶部和底部扭曲单元402、403、404、405如关于图4描述而配置。在一些实施例中，顶部扭曲单元402、403中的每一者具有在顶部扭曲单元的相邻位线之间横向地隔开的端口B飞跨位线片段122b(例如，BL'X,BT,B的飞跨位线片段)中的一者，和/或底部扭曲单元404、405中的每一者具有在底部扭曲单元的相邻位线之间横向地隔开的端口A飞跨位线片段122a(例如，BL1,BT,A的飞跨位线片段)中的一者。
参考图9A，提供图8的DP SRAM装置102的列内的位线118a'、118b'、120a'、120b'的一些实施例的布局图900A。如所说明，图9A是图7A的变体，其中用于端口A和端口B的I/O颠倒。此外，顶部位线118a'、118b'包括顶部存储器单元子阵列108上方的顶部扭曲单元402'、403'，且底部位线120a'、120b'包括底部存储器单元子阵列110上方的底部扭曲单元404'、405'。顶部和底部扭曲单元402'、403'、404'、405'各自经配置以扭曲相应对的相邻位线，且各自由下方交叉片段406a'和上方交叉片段406b'组成。此外，顶部和底部扭曲单元402'、403'、404'、405'如图5A中描述而配置。
在一些实施例中，顶部扭曲单元402'、403'中的每一者具有在顶部扭曲单元的相邻位线(例如，BL'x,TP,A/BL'x,TP,B)之间横向地隔开的端口B飞跨位线片段122b'(例如，BL'x,BT,B的飞跨位线片段)中的一者，和/或底部扭曲单元404'、405'中的每一者具有在底部扭曲单元的相邻位线(例如，BL'x,BT,A和BL'x,BT,B)之间横向地隔开的端口A飞跨位线片段122a'(例如，BL'x,TP,A的飞跨位线片段)中的一者。此外，在一些实施例中，顶部和底部扭曲单元402'、403'、404'、405'中的每一者具有在扭曲单元的相邻位线(例如，BL'x,BT,A和BL'x,BT,B)之间横向地隔开的Vss线206中的一者。
参考图9B，提供图9A的列内的跨接单元126a”、126b”的一些实施例的横截面图900B。横截面图900B可例如沿着图9A中的线A-A'截取，且跨接单元126a”、126b”表示图9A的列内的跨接单元126a'、126b'。如所说明，图9B是图7B的变体，其中端口A跨接单元126a”沿着顶部端口A位线118a”布置，且其中端口B跨接单元126b”沿着底部端口B位线120b”布置，以便与图9A的顶部和底部扭曲单元402'、403'、404'、405'集成。
参考图9C，提供图9A的列内的底部扭曲单元405”的一些实施例的横截面图900C。底部扭曲单元405”表示图9A的列内的底部扭曲单元404'、405'中的每一者，以及图9A的列内的顶部扭曲单元402'、403'中的每一者。此外，横截面图900C可例如沿着图9A中的线B-B'截取，其沿着底部扭曲单元404”的下方交叉片段406a”延伸。如所说明，图9C是图5C的变体，其中底部扭曲单元405”已经修改以适应分别在所述列的相对侧上的端口A和B I/O。与图5C的实施例相比，图9C的实施例具有单个飞跨位线片段122a”'。
参考图9D，提供图9A的列内的底部扭曲单元404”的一些实施例的另一横截面图900D。底部扭曲单元404”表示图9A的列内的底部扭曲单元404'、405'中的每一者，以及图9A的列内的顶部扭曲单元402'、403'中的每一者。此外，横截面图900D可例如沿着图9A中的线C-C'截取，其沿着底部扭曲单元404”的上方交叉片段406b”'延伸。如所说明，图9D是图5D的变体，其中底部扭曲单元404”已经修改以适应分别在所述列的相对侧上的端口A和B I/O。与图5D的实施例相比，图9D的实施例具有单个飞跨位线片段122a”。
参考图10A，提供多组DP SRAM装置1002的一些实施例的框图1000A。如所说明，多组DP SRAM装置1002包括L个存储器组1004，其中L是大于0的整数。L个存储器组1004是存储器单元阵列，其各自具有N行存储器单元和X列存储器单元。N和X是大于零的整数且可例如跨越L个存储器组1004为相同的。此外，L个存储器组1004各自具有与图1或4的存储器单元阵列104相同的存储器单元和位线的配置。
L个存储器组1004各自包括顶部存储器单元子阵列1006、底部存储器单元子阵列1008以及跨接单元1010。此外，在一些实施例中，L个存储器组1004各自包括顶部扭曲单元1012和底部扭曲单元1014。顶部和底部存储器单元子阵列1006、1008以与图1或4中的顶部和底部存储器单元子阵列108、110相同的方式配置。因此，顶部存储器单元子阵列1006适应L个存储器组1004的行1到M中的存储器单元，且底部存储器单元子阵列1006适应L个存储器组1004的行M+1到N中的存储器单元，其中M是大于零且小于N的整数。
跨接单元1010在顶部和底部存储器单元子阵列1006、1008之间，且可例如与图1或4的跨接单元126以相同方式配置。顶部扭曲单元1012在顶部存储器单元子阵列1006中，且可例如与图4的顶部扭曲单元402、403以相同方式配置。底部扭曲单元1014在底部存储器单元子阵列1008中，且可例如与图4的底部扭曲单元404、405以相同方式配置。
有利的是，由于L个存储器组1004各自具有与图1或4的存储器单元阵列104相同的存储器单元和位线的配置，因此多组DP SRAM装置1002使用单独位线用于顶部存储器单元子阵列1006且和底部存储器单元子阵列1008。这导致位线上的低负载，使得L个存储器组1004可较大。此外，大的存储器组允许多组DP SRAM装置1002具有小面积(例如，小占据面积)。即，对于给定存储器大小，几个大存储器组使用比许多小存储器组少的面积。
一组字线1016由L个存储器组1004共享且促进以逐行基础对L个存储器组1004的存储器单元的存取。字线1016包括用于每一行的端口A字线(例如，WL1,A)和用于每一行的端口B字线(例如，WL1,B)。此外，字线1016从行解码器1018沿着相应行横向地延伸以与L个存储器组1004中的每一者的相应行中的存储器单元电耦合。行解码器1018经配置以基于分别用于端口A和端口B的地址信号1020选择性启用字线1016。地址信号116载运相应Y位地址，其中Y是大于零的整数。
对应于L个存储器组1004的多个I/O阵列1022经配置以使用L个存储器组1004的位线来从由字线1016和行解码器1018存取的存储器单元进行读取和/或对其进行写入。此外，I/O阵列1022经配置以将从所存取存储器单元读取的数据输出到分别用于端口A和端口B的数据信号1024，和/或将在数据信号1024上输入的数据写入到所存取存储器单元。数据信号1024载运Z位数据值，其中Z是大于零的整数。I/O阵列1022由I/O单元(未图示)组成且各自被配置为图1或4的I/O阵列130。
在一些实施例中，数据信号1024通过列解码器1026传递到I/O阵列1022。列解码器1026经配置以将数据信号1024电耦合到对应于Y位地址的I/O单元。举例来说，端口的Y位地址(例如，ADDRA上)可识别跨越一系列Z个存储器组(例如，存储器组1到Z)散布的Z个存储器单元，其中所述存储器单元在对应存储器组中处于同一行和同一列。在此实例中，列解码器1026将用于端口的数据信号(例如，DATAA)的位1到Z电耦合到用于Z个存储器单元的I/O单元。
控制器1028经配置以控制I/O阵列1022并且在一些实施例中控制行解码器1018和/或列解码器1026，以在端口A和端口B上执行读取和/或写入操作。此控制是基于分别用于端口A和端口B的R/W信号1030，以及地址信号1020。举例来说，可通过端口A字线(例如，WLM,A)存取对应于端口A Y位地址的一行存储器单元。随后，可选择对应于端口A Y位地址的端口A位线(未图示)，且可关于选定位线执行读取或写入操作。此读取或写入操作可取决于端口A R/W信号(例如，R/WA)是否识别读取操作或写入操作而变化。
参考图10B，提供图10A的多组DP SRAM装置1002的一些其它实施例的框图1000B。如所说明，I/O分布于多组DP SRAM装置1002的相对侧之间，使得L个存储器组1004各自具有与图6或8的存储器单元阵列104相同的存储器单元(未图示)和位线(未图示)的配置。此外，跨接单元1010可例如经配置为图6或8的跨接单元126a、126b。更甚至在关于顶部和底部扭曲单元1012、1014的实施方式中，顶部扭曲单元1012可例如经配置为图8的顶部扭曲单元402、403且底部扭曲单元1014可例如经配置为图8的底部扭曲单元404、405。
多个端口A I/O阵列1022a布置于多组DP SRAM装置1002的第一侧上，且多个端口BI/O阵列1022b布置于多组DP SRAM装置1002的与所述第一侧相对的第二侧上。在一些实施例中，端口A I/O阵列1022a相邻于顶部存储器单元子阵列1006，且端口B I/O阵列1022b相邻于底部存储器单元子阵列1008。在其它实施例中，端口A I/O阵列1022a相邻于底部存储器单元子阵列1008，且端口B I/O阵列1022b相邻于顶部存储器单元子阵列1006。端口A和BI/O阵列1022a、1022b具有与图6或8的I/O阵列130a、130b相同的配置。此外，在一些实施例中，端口A列解码器1026a经配置以将端口A数据信号1024a电耦合到端口A I/O阵列1022a，和/或端口B列解码器1026b经配置以将端口B数据信号1024b电耦合到端口B I/O阵列1022b。
参考图11，提供用于以飞跨和/或扭曲位线架构读取和/或写入数据的方法的一些实施例的流程图1100。
在1102，提供存储器装置。所述存储器装置具有划分成顶部存储器单元子阵列和底部存储器单元子阵列的存储器单元阵列。此外，所述存储器装置具有用于顶部存储器单元子阵列的第一组位线以及用于底部存储器单元的第二组位线。所述第一组位线包括用于存储器单元阵列的每一列的端口A CBL对，以及用于存储器单元阵列的每一列的端口B CBL对。类似地，第二组位线包括用于存储器单元阵列的每一列的端口A CBL对，以及用于存储器单元阵列的每一列的端口B CBL对。
在1104，在端口A或B上提供地址信号和读取/写入信号。所述地址信号载运识别所述存储器装置的存储器单元的地址。在一些实施例中，所述地址还识别所述存储器装置的一或多个其它存储器单元。所述读取/写入信号识别是执行读取还是写入操作。
在1106，基于所述地址做出关于存储器单元是在顶部存储器单元子阵列还是底部存储器单元子阵列中的确定。如果存储器单元在顶部存储器单元子阵列中，那么在1108从第一组位线选择对应于所述存储器单元的一对CBL。如果存储器单元在底部存储器单元子阵列中，那么在1110从底部存储器单元子阵列选择对应于所述存储器单元的CBL对。在任一情况下，所述选择还考虑了在其上提供地址的端口。因此，选定CBL对是当在端口A上提供地址时的端口A CBL对，且是当在端口B上提供地址时的端口B CBL对。
在1112，启用所述存储器装置的字线以存取对应于所述存储器单元的存储器单元阵列的行。所述字线当在端口A上提供地址时是端口A字线，且当在端口B上提供地址时是端口B字线。
在1114，做出关于是对存储器单元进行读取还是写入的确定。所述确定是基于读取/写入信号而做出。如果做出读取确定，那么在1116感测通过存储器单元建立于选定CBL对上的差分偏置以从存储器单元读取数据。如果做出写入确定，那么在1118将差分偏置施加于选定位线以将数据写入到存储器单元。
虽然流程图1100在本文中经说明且描述为一系列动作或事件，但应了解不应以限制意义来解译此类动作或事件的所说明的排序。举例来说，除本文中所说明和/或所描述的动作或事件之外，一些动作可与其它动作或事件以不同次序及/或同时出现。此外，并非需要所有所说明的动作来实施本文中的描述的一或多个方面或实施例，且可在一或多个单独动作及/或阶段中执行本文中所描绘的动作中的一或多者。
鉴于前述，本申请案的一些实施例提供半导体存储器装置。存储器单元阵列以行和列布置。所述阵列包含第一存储器单元子阵列和第二存储器单元子阵列。第一对CBL沿着阵列的列从阵列的第一侧延伸，且终止于第一和第二子阵列之间。第一对CBL电耦合到所述列中的第一子阵列的存储器单元。第二对CBL从所述阵列的第一侧沿着所述列延伸到所述阵列的第二侧。第二对CBL电耦合到所述列中的第二子阵列的存储器单元。第二对CBL中的CBL在第一和第二子阵列之间具有阶梯式轮廓。第三对CBL和第四对CBL沿着所述列延伸。第三和第四对CBL分别电耦合到所述列中的第一子阵列的存储器单元和所述列中的第二子阵列的存储器单元。
此外，本申请案的其它实施例提供另一半导体存储器装置。存储器单元阵列以行和列布置。所述阵列包含第一存储器单元子阵列和第二存储器单元子阵列。第一对CBL沿着所述阵列的列从阵列的第一侧延伸，且终止于第一和第二子阵列之间。第一对CBL电耦合到所述列中的第一子阵列的存储器单元。第二对CBL从所述阵列的第一侧沿着所述列延伸到所述阵列的第二侧。第二对CBL电耦合到所述列中的第二子阵列的存储器单元。第三对CBL和第四对CBL沿着所述列延伸。第三和第四对CBL分别电耦合到所述列中的第一子阵列的存储器单元和所述列中的第二子阵列的存储器单元。扭曲单元经配置以分别从沿着所述列延伸的两对CBL扭曲一对相邻位线。所述两对CBL对应于第一、第二、第三和第四对CBL中的两者。
再进一步，本申请案的其它实施例提供又一半导体存储器装置。存储器单元阵列以行和列布置。所述阵列包含第一存储器单元子阵列和第二存储器单元子阵列。第一对CBL沿着所述阵列的列从阵列的第一侧延伸，且终止于第一和第二子阵列之间。第一对CBL电耦合到所述列中的第一子阵列的存储器单元。第二对CBL从所述阵列的第一侧沿着所述列延伸到所述阵列的第二侧。第二对CBL电耦合到所述列中的第二子阵列的存储器单元。第二对CBL中的CBL在第一和第二子阵列之间具有阶梯式轮廓。第三对CBL和第四对CBL沿着所述列延伸。第三和第四对CBL分别电耦合到第一子阵列的存储器单元和第二子阵列的存储器单元。第三或第四对CBL中的CBL在第一和第二子阵列之间具有阶梯式轮廓。扭曲单元经配置以分别扭曲一对相邻位线。所述相邻位线分别来自沿着所述列延伸的两对CBL，且所述两对CBL对应于第一、第二、第三和第四对CBL中的两者。
前文概述若干实施例的特征，以使得所属领域的技术人员可更好地理解本发明实施例的各方面。所属领域技术人员应理解，他们可以容易地将本发明实施例用作用于设计或修改用于实现本文中所引入的实施例的相同目的和/或实现相同优点的其它过程和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明实施例的精神和范围，且其可在不脱离本发明实施例的精神和范围的情况下在本文中进行各种改变、替代和更改。

Claims (10)

1.一种半导体存储器装置，其包括：
存储器单元阵列，其以行和列布置，其中所述阵列包含第一存储器单元子阵列和第二存储器单元子阵列；
第一对互补位线CBL，其沿着所述阵列的列从所述阵列的第一侧延伸，且终止于所述第一与第二子阵列之间，其中所述第一对CBL电耦合到所述列中的所述第一子阵列的存储器单元；
第二对CBL，其从所述阵列的所述第一侧沿着所述列延伸到所述阵列的第二侧，其中所述第二对CBL电耦合到所述列中的所述第二子阵列的存储器单元，且其中所述第二对CBL中的所述CBL在所述第一与第二子阵列之间具有阶梯式轮廓；以及
第三对CBL和第四对CBL，其沿着所述列延伸，其中所述第三和第四对CBL分别电耦合到所述列中的所述第一子阵列的所述存储器单元和所述列中的所述第二子阵列的所述存储器单元。
2.根据权利要求1所述的半导体存储器装置，其中所述第三对CBL沿着所述列从所述阵列的所述第一侧延伸，且终止于所述第一与第二子阵列之间，且其中所述第四对CBL从所述阵列的所述第一侧沿着所述列延伸到所述阵列的所述第二侧，且其中所述第四对CBL中的所述CBL在所述第一与第二子阵列之间具有阶梯式轮廓。
3.根据权利要求1所述的半导体存储器装置，其中所述第三对CBL从所述阵列的所述第二侧沿着所述列延伸到所述阵列的所述第一侧，且其中所述第三对CBL中的所述CBL在所述第一与第二子阵列之间具有阶梯式轮廓，且其中所述第四对CBL沿着所述列从所述阵列的所述第二侧延伸，且终止于所述第一与第二子阵列之间。
4.根据权利要求1所述的半导体存储器装置，其中所述第二对CBL中的CBL包括：
飞跨位线片段，其沿着所述列从所述阵列的所述第一侧横向地延伸，且终止于所述第一与第二子阵列之间；
局部位线片段，其从所述第一与第二子阵列之间沿着所述列横向地延伸到所述阵列的所述第二侧，其中所述局部位线片段在正交于所述行和所述列的方向上在所述飞跨位线片段下方隔开；以及
跨接单元，其在所述第一与第二子阵列之间，其中所述跨接单元将所述飞跨位线片段电耦合到所述局部位线片段。
5.根据权利要求1所述的半导体存储器装置，其进一步包括：
扭曲单元，其经配置以扭曲分别来自沿着所述列延伸的两对CBL的相邻位线，其中所述两对CBL对应于所述第一、第二、第三和第四对CBL中的两者。
6.一种半导体存储器装置，其包括：
存储器单元阵列，其以行和列布置，其中所述阵列包含第一存储器单元子阵列和第二存储器单元子阵列；
第一对互补位线CBL，其沿着所述阵列的列从所述阵列的第一侧延伸，且终止于所述第一与第二子阵列之间，其中所述第一对CBL电耦合到所述列中的所述第一子阵列的存储器单元；
第二对CBL，其从所述阵列的所述第一侧沿着所述列延伸到所述阵列的第二侧，其中所述第二对CBL电耦合到所述列中的所述第二子阵列的存储器单元；
第三对CBL和第四对CBL，其沿着所述列延伸，其中所述第三和第四对CBL分别电耦合到所述列中的所述第一子阵列的所述存储器单元和所述列中的所述第二子阵列的所述存储器单元；以及
扭曲单元，其经配置以扭曲分别来自沿着所述列延伸的两对CBL的一对相邻位线，其中所述两对CBL对应于所述第一、第二、第三和第四对CBL中的两者。
7.根据权利要求6所述的半导体存储器装置，其进一步包括：
第二扭曲单元，其经配置以扭曲分别来自所述两对CBL的另一对相邻位线，其中所述另一对相邻位线中的相邻位线分别与所述对相邻位线中的相邻位线互补。
8.根据权利要求6所述的半导体存储器装置，其中所述相邻位线包括沿着第一轴线延伸到所述扭曲单元的第一位线，并且进一步包括沿着平行于所述第一轴线和所述列的第二轴线延伸到所述扭曲单元的第二位线，其中所述第一位线沿着所述第二轴线从所述扭曲单元延伸，且其中所述第二位线沿着所述第一轴线从所述扭曲单元延伸。
9.根据权利要求6所述的半导体存储器装置，其中所述相邻位线包括第一位线和第二位线，其中所述第一位线在所述扭曲单元处与所述第二位线交叉，且在正交于所述行和所述列的方向上在所述第二位线上方隔开。
10.一种半导体存储器装置，其包括：
存储器单元阵列，其以行和列布置，其中所述阵列包含第一存储器单元子阵列和第二存储器单元子阵列；
第一对互补位线CBL，其沿着所述阵列的列从所述阵列的第一侧延伸，且终止于所述第一与第二子阵列之间，其中所述第一对CBL电耦合到所述列中的所述第一子阵列的存储器单元；
第二对CBL，其从所述阵列的所述第一侧沿着所述列延伸到所述阵列的第二侧，其中所述第二对CBL电耦合到所述列中的所述第二子阵列的存储器单元，且其中所述第二对CBL中的所述CBL在所述第一与第二子阵列之间具有阶梯式轮廓；
第三对CBL和第四对CBL，其沿着所述列延伸，其中所述第三和第四对CBL分别电耦合到所述第一子阵列的所述存储器单元和所述第二子阵列的所述存储器单元，且其中所述第三或第四对CBL中的所述CBL在所述第一与第二子阵列之间具有阶梯式轮廓；以及
扭曲单元，其经配置以分别扭曲一对相邻位线，其中所述相邻位线分别来自沿着所述列延伸的两对CBL，且其中所述两对CBL对应于所述第一、第二、第三和第四对CBL中的两者。
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