KR20170078551A - 이중-포트 정적 랜덤-액세스 메모리(ｄｐ ｓｒａｍ)를 위한 플라잉 및 트위스티드 비트 라인 아키텍처 - Google Patents

이중-포트 정적 랜덤-액세스 메모리(ｄｐ ｓｒａｍ)를 위한 플라잉 및 트위스티드 비트 라인 아키텍처 Download PDF

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

이중-포트 정적 랜덤-액세스 메모리(dual-port static random-access memory; DP SRAM)를 위한 비트 라인 아키텍처가 제공된다. 메모리 셀들의 어레이는 행들 및 열들로 배열되고, 제1 서브어레이 및 제2 서브어레이를 포함한다. 제1 쌍의 상보적 비트 라인(complementary bit line; CBL)들은 열을 따라, 어레이의 제1 측부로부터 연장되고, 제1 서브어레이와 제2 서브어레이 사이에서 종단된다. 제2 쌍의 CBL들은 어레이의 제1 측부로부터, 열을 따라, 어레이의 제2 측부로 연장된다. 제2 쌍의 CBL들 중 CBL들은 제1 서브어레이와 제2 서브어레이 사이에서 계단형(stepped) 프로파일들을 가진다. 제3 쌍의 CBL들 및 제4 쌍의 CBL들은 열을 따라 연장된다. 제1 및 제3 쌍들의 CBL들은 제1 서브어레이에서의 메모리 셀들에 전기적으로 결합하고, 제2 및 제4 쌍들의 CBL들은 제2 서브어레이에서의 메모리 셀들에 전기적으로 결합한다.

Description

이중-포트 정적 랜덤-액세스 메모리(ＤＰ ＳＲＡＭ)를 위한 플라잉 및 트위스티드 비트 라인 아키텍처{FLYING AND TWISTED BIT LINE ARCHITECTURE FOR DUAL-PORT STATIC RANDOM-ACCESS MEMORY(DP SRAM)}
관련 출원에 대한 참조
이 출원은 2015년 12월 29일자로 출원된 미국 가출원 제62/272,170호의 이익을 주장하고, 그 내용은 그 전체적으로 참조로 편입된다.
반도체 메모리는 반도체-기반 집적 회로 상에 구현된 전자 데이터 저장 장치이다. 반도체 메모리는 다수의 상이한 타입들을 가지고, 다른 데이터 저장 기술들보다 더욱 신속한 액세스 시간들을 가진다. 예를 들어, 데이터의 바이트는 종종 몇몇 나노초(nanosecond) 내에 반도체 메모리에 기록될 수 있거나 반도체 메모리로부터 판독될 수 있는 반면, 하드 디스크들과 같은 회전하는 저장 장치를 위한 액세스 시간은 밀리초(millisecond) 범위에 있다. 이 이유들로, 그 중에서도, 반도체 메모리는 다른 이용들 중에서, 컴퓨터들이 현재 작업하고 있는 데이터를 유지하기 위하여 컴퓨터들을 위한 1차 저장 메커니즘으로서 이용된다.
본 개시물의 양태들은 첨부한 도면들과 함께 읽을 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준적인 관례에 따르면, 다양한 특징들은 축척에 맞게 그려진 것이 아니라는 것에 주목한다. 실제로, 다양한 특징들의 치수들은 논의의 명료함을 위하여 임의적으로 증가되거나 감소될 수도 있다.
도 1은 점프 셀(jump cell)들을 갖는 이중-포트 정적 랜덤-액세스 메모리(dual-port static random-access memory; DP SRAM) 장치의 일부 실시형태들의 블록도를 예시한다.
도 2a는 도 1의 DP SRAM 장치의 열(column) 내의 비트 라인들의 일부 실시형태들의 레이아웃 도면을 예시한다.
도 2b는 도 2a의 열 내의 점프 셀들의 일부 실시형태들의 단면도를 예시한다.
도 3a는 도 1의 DP SRAM 장치 내의 메모리 셀의 일부 실시형태들의 개략도를 예시한다.
도 3b는 도 3a의 메모리 셀의 일부 더욱 상세한 실시형태들의 개략도를 예시한다.
도 4는 트위스트 셀들을 갖는 도 1의 DP SRAM 장치의 일부 다른 실시형태들의 블록도를 예시한다.
도 5a는 도 4의 DP SRAM 장치의 열 내의 비트 라인들의 일부 실시형태들의 레이아웃 도면을 예시한다.
도 5b는 도 5a의 열 내의 점프 셀들의 일부 실시형태들의 단면도를 예시한다.
도 5c는 도 5a의 열 내의 트위스트 셀의 일부 실시형태들의 단면도를 예시한다.
도 5d는 도 5a의 열 내의 트위스트 셀의 일부 실시형태들의 또 다른 단면도를 예시한다.
도 6은 입력/출력(I/O)이 DP SRAM 장치의 양 측부들 사이에 분포되는 도 1의 DP SRAM 장치의 일부 다른 실시형태들의 블록도를 예시한다.
도 7a는 도 6의 DP SRAM 장치의 열 내의 비트 라인들의 일부 실시형태들의 레이아웃 도면을 예시한다.
도 7b는 도 7a의 열 내의 점프 셀들의 일부 실시형태들의 단면도를 예시한다.
도 8은 트위스트 셀들을 갖는 도 6의 DP SRAM 장치의 일부 다른 실시형태들의 블록도를 예시한다.
도 9a는 도 8의 DP SRAM 장치의 열 내의 비트 라인들의 일부 실시형태들의 레이아웃 도면을 예시한다.
도 9b는 도 9a의 열 내의 점프 셀들의 일부 실시형태들의 단면도를 예시한다.
도 9c는 도 9a의 열 내의 트위스트 셀의 일부 실시형태들의 단면도를 예시한다.
도 9d는 도 9a의 열 내의 트위스트 셀의 일부 실시형태들의 또 다른 단면도를 예시한다.
도 10a는 멀티-뱅크 DP SRAM 장치의 일부 실시형태들의 블록도를 예시한다.
도 10b는 I/O가 멀티-뱅크 DP SRAM 장치의 양 측부들 사이에 분포되는 멀티-뱅크 DP SRAM 장치의 일부 다른 실시형태들의 블록도를 예시한다.
도 11은 플라잉(flying) 및/또는 트위스티드(twisted) 비트 라인 아키텍처로 데이터를 판독하고 그리고/또는 기록하기 위한 방법의 일부 실시형태들의 플로우차트를 예시한다.
본 개시물은 이 개시물의 상이한 특징들을 구현하기 위한 다수의 상이한 실시형태들 또는 예들을 제공한다. 구성부품들 및 배열들의 특정 예들은 본 개시물을 간략화하기 위하여 이하에서 설명된다. 물론, 이것들은 예들에 불과하고, 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 특징부 상에 또는 그 위의 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉하여 형성되는 실시형태들을 포함할 수도 있고, 제1 및 제2 특징부들이 직접 접촉하지 않을 수도 있도록, 추가적인 특징부들이 제1 특징부와 제2 특징부 사이에 형성될 수도 있는 실시형태들을 또한 포함할 수도 있다. 게다가, 본 개시물은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 간략화 및 명료함의 목적을 위한 것이고, 그 자체적으로 논의된 다양한 실시형태들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 구성요소(들) 또는 특징부(들)에 대한 하나의 구성요소 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본 개시에서 이용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가하여, 이용 또는 동작 시에 장치 또는 장치의 상이한 배향들을 망라하도록 의도된다. 장치 또는 장치는 이와 다르게 배향(90도 또는 다른 배향들로 회전)될 수도 있고, 본 개시에서 이용된 공간적으로 상대적인 기술자(descriptor)들은 이에 따라 마찬가지로 해독될 수도 있다. 더 한층, 용어들 "제1", "제2", "제3", "제4" 등은 단지 일반적인 식별자들이고, 이와 같이, 다양한 실시형태들에서 상호교환될 수도 있다. 예를 들어, 구성요소(예컨대, 비트 라인들의 일부)는 일부 실시형태들에서 "제1" 구성요소로서 지칭될 수도 있지만, 구성요소는 다른 실시형태들에서 "제2" 구성요소로서 지칭될 수도 있다.
하나의 타입의 반도체 메모리는 이중-포트(dual port; DP) 정적 랜덤-액세스 메모리(static random-access memory; SRAM)이다. DP SRAM 장치는 2개의 메모리 액세스들이 각각 2개의 "포트들"을 통해 동시에 또는 거의 동시에 발생하도록 한다. DP SRAM 장치는 메모리 셀들의 하나 이상의 뱅크(bank)들을 포함하고, 여기서, 메모리 셀들의 각각의 뱅크는 행(row)들 및 열(column)들로 배열된 복수의 메모리 셀들을 포함한다. 2개의 워드 라인들은 2개의 포트들에 대응하고 각각의 행을 따라 연장하여, 행에서 각각의 메모리 셀과 전기적으로 결합한다. 2개의 쌍들의 상보적인 비트 라인(complementary bit line; CBL)들은 2개의 포트들에 대응하고 각각의 열을 따라 연장하여, 열에서 각각의 메모리 셀과 전기적으로 결합한다. 각각의 포트의 워드 라인들은 행-대-행(row-by-row)에 기초한 메모리 셀들에 대한 액세스를 허용하고, 각각의 포트의 CBL들은 데이터 상태들이 열-대-열(column-by-column)에 기초하여 액세스된 메모리 셀들에 기록되거나 액세스된 메모리 셀들로부터 판독되도록 한다.
메모리 셀들의 뱅크는 128개 내지 512개의 행들을 종종 가진다. 그러나, 이것은 긴 비트 라인들과, 이 때문에, 비트 라인들 상의 높은 부하들을 초래한다. 비트 라인들 상의 높은 부하들은 궁극적으로, 비트 라인들 상의 높은 최소 판독 전압들 및 높은 최소 기록 전압들을 초래할 수도 있다. 높은 최소 판독 전압들 및 높은 최소 기록 전압들 미만의 판독 전압들 및 기록 전압들은 메모리 셀들로부터 판독하고 메모리 셀들에 기록하면서 불안정성을 초래한다. 또한, 높은 최소 판독 전압들 및 높은 최소 기록 전압들은 궁극적으로, 높은 동적 전력 소비를 초래할 수도 있다. 긴 비트 라인들의 효과들을 완화시키기 위한 하나의 해결책은 메모리 셀들의 더 작은 뱅크들을 이용하는 것이다. 예를 들어, 128개의 행들을 갖는 메모리 셀들의 하나의 큰 뱅크는 64개의 행들을 각각 갖는 메모리 셀들의 2개의 작은 뱅크들로 대체될 수 있다. 그러나, 뱅크들의 수를 증가시키는 것은 메모리 셀들에 의해 이용된 면적을 증가시키고, 이것은 비용들을 증가시킬 수도 있다.
추가적으로, 비트 라인들은 서로에 대해 평행하게 종종 이어지고, 오직 작은 공간에 의해 서로로부터 분리된다. 기술이 개선되고 특징부 크기들이 더 작아짐에 따라, 인접한 비트 라인들은 훨씬 더 근접하게 이격되어질 것이다. 그러나, 이 근접한 간격은 특히, 뱅크의 전체 열을 따라 연속적으로 연장되는 긴 비트 라인들에 대하여 상당한 양의 용량성 결합(capacitive coupling)으로 귀착된다. 용량성 결합은 궁극적으로, 느린 판독 및 기록 시간들을 초래할 수도 있고, 신호-대-잡음 마진(signal-to-noise margin)들의 열화를 추가로 초래할 수도 있다.
상기한 것을 고려하면, 본 출원은 DP SRAM을 위한 플라잉 및/또는 트위스티드 비트 라인 아키텍처에 관한 것이다. 일부 실시형태들에서, DP SRAM 장치는 행들 및 열들로 배열된 메모리 셀들의 어레이(array)를 포함하고, 여기서, 어레이는 메모리 셀들의 제1 서브어레이(subarray) 및 메모리 셀들의 제2 서브어레이를 포함한다. 제1 쌍의 CBL들은 어레이의 제1 측부로부터 어레이의 열을 따라 연장되고, 제1 서브어레이와 제2 서브어레이 사이에서 종단된다. 또한, 제1 쌍의 CBL들은 열에서 제1 서브어레이의 메모리 셀들에 전기적으로 결합된다. 제2 쌍의 CBL들은 어레이의 제1 측부로부터, 열을 따라 어레이의 제2 측부로 연장된다. 제2 쌍의 CBL들은 열에서 제2 서브어레이의 메모리 셀들에 전기적으로 결합된다. 또한, 일부 실시형태들에서, 제2 쌍의 CBL들 중의 CBL들은 제1 서브어레이와 제2 서브어레이 사이에서 계단형 프로파일들을 가진다. 제3 쌍의 CBL들 및 제4 쌍의 CBL들은 열을 따라 연장된다. 제3 및 제4 쌍들의 CBL들은 제1 서브어레이의 메모리 셀들 및 제2 서브어레이의 메모리 셀들에 각각 전기적으로 결합된다. 또한, 일부 실시형태들에서, 제3 또는 제4 쌍의 CBL들 중의 CBL들은 제1 서브어레이와 제2 서브어레이 사이에서 계단형 프로파일들을 가진다.
유리하게도, 제2 쌍의 CBL들의 계단형 프로파일들은 제2 쌍의 CBL들이 제1 서브어레이 위에서 "플라이(fly)"하도록 하고, 추후에, 제2 서브어레이의 메모리 셀들과의 전기적 결합을 위하여 제2 서브어레이로 스텝 다운(step down)하도록 한다. 유사하게, 제3 또는 제4 쌍의 CBL들의 계단형 프로파일들은 제3 또는 제4 쌍의 CBL들이 제1 및 제2 서브어레이들 중 하나 위에서, 제1 및 제2 서브어레이들 중 다른 하나에서의 메모리 셀들과의 전기적 결합을 위하여 제1 및 제2 서브어레이들 중 다른 하나로 "플라이"하도록 한다. 또한, 어레이를 개별적인 쌍들의 CBL들을 각각 갖는 다수의 세그먼트들로 분할하는 것은 유리하게도, CBL들 상에서의 낮은 부하들을 가능하게 하는데, 이것은 각각의 쌍의 CBL들이 개개의 열에 대한 총 부하의 부분을 반송(carry)하기 때문이다. 낮은 부하들은 궁극적으로, CBL들 상에서 낮은 최소 판독 전압들 및 낮은 최소 기록 전압들을 초래할 수도 있다. 낮은 최소 판독 전압들 및 낮은 최소 기록 전압들은 궁극적으로, 낮은 동적 전력 소비를 초래할 수도 있다. 또한, 낮은 부하들은 궁극적으로, DP SRAM 장치가 주어진 메모리 크기에 대한 작은 면적을 이용하도록 할 수도 있고, 이것은 개별적인 메모리 뱅크들이 클 수 있기 때문이다.
일부 실시형태들에서, DP SRAM 장치는 제1 쌍의 이웃하는 비트 라인들 및 제2 쌍의 이웃하는 비트 라인들을 각각 트위스트하도록 구성된 한 쌍의 트위스트 셀들을 더 포함한다. 제1 쌍의 이웃하는 비트 라인들 중의 이웃하는 비트 라인들은 각각, 열을 따라 연장되는 2개의 쌍들의 CBL들로부터의 것이고, 제2 쌍의 이웃하는 비트 라인들 중의 이웃하는 비트 라인들은 각각, 2개의 쌍들의 CBL들로부터의 것이다. 또한, 두 개의 쌍들의 CBL들은 제1, 제2, 제3, 및 제4 쌍들 중 2개의 쌍들의 CBL들에 대응한다. 예를 들어, 2개의 쌍들의 CBL들은 제1 및 제3 쌍들의 CBL들에 대응할 수도 있다. 또 다른 예로서, 2개의 쌍들의 CBL들은 제2 및 제4 쌍들의 CBL들에 대응할 수도 있다. 유리하게도, 트위스트 셀들은 이웃하는 비트 라인들 사이의 낮은 용량성 결합을 가능하게 하는데, 이것은 트위스트 셀들이 이웃하는 비트 라인들의 평행한 표면들을 분해하기 때문이다. 낮은 용량성 결합은 궁극적으로, CBL들의 쌍들 사이의 높은 용량성 정합, 높은 판독 및/또는 기록 시간들, 및 양호한 신호-대-잡음 마진들을 초래할 수도 있다.
도 1을 참조하면, DP SRAM 장치(102)의 일부 실시형태들의 블록도(100)가 제공된다. DP SRAM 장치(102)는 메모리 셀 어레이(104)를 포함한다. 메모리 셀 어레이(104)는 X 열들 및 N 행들로 배열된 복수의 메모리 셀들(106)을 포함하고, 여기서, X 및 N은 제로(zero)보다 더 큰 정수들이고, 동일할 수도 있거나 상이할 수도 있다. 명확함을 위하여, 메모리 셀들(106)은 도 1에서 개별적으로 MC<열>,<행>로서 라벨이 붙여진다. 또한, 메모리 셀 어레이(104)는 행들 1 내지 M에서의 메모리 셀들을 수용하는 상단 메모리 셀 서브어레이(108)를 포함하고, 행들 M+1 내지 N에서의 메모리 셀들을 수용하는 하단 메모리 셀 서브어레이(110)를 더 포함하고, 여기서, M은 제로보다 더 크고 N보다 더 작은 정수이다. 일부 실시형태들에서, M은 N의 절반이다. 예를 들어, M은 256일 수도 있고, N은 512일 수도 있다.
메모리 셀들(106)은 개개의 열들 및 개개의 행들의 교차점들에서 위치되고, 내부 데이터 상태들을 각각 가진다. 예를 들어, 메모리 셀들(106)의 각각은 단일 비트의 데이터를 나타내는 내부 데이터 상태를 가질 수도 있다. 또한, 일부 실시형태들에서, 내부 데이터 상태들은 쌍안정 래칭 회로(bistable latching circuit)들에 의해 규정된다. 이하에서 더욱 상세하게 논의되는 바와 같이, DP SRAM 장치(102)의 동작 동안, 메모리 셀들(106)은 데이터를 판독하고 그리고/또는 데이터를 액세스된 메모리 셀들의 내부 데이터 상태들로 기록하기 위하여 행-대-행(row-by-row)에 기초하여 액세스될 수도 있다. 또한, 2개의 메모리 액세스들은 각각 DP SRAM 장치(102)의 2개의 "포트들"을 통해, 동시에 또는 거의 동시에 수행될 수도 있다. 명확함을 위하여, 포트들은 도 1에서 아래 첨자들 "A" 및 "B"에 의해 식별된다.
워드 라인들(112)의 세트는 행-대-행에 기초하여 메모리 셀들(106)에 대한 액세스를 가능하게 한다. 워드 라인들(112)은 각각의 행에 대하여 한 쌍의 워드 라인들을 포함하고, 여기서, 쌍은 포트 A에 대한 제1 워드 라인(즉, 포트 A 워드 라인) 및 포트 B에 대한 제2 워드 라인(즉, 포트 B 워드 라인)을 포함한다. 예를 들어, 워드 라인들(112)은 행 1에 대한 워드 라인들(WL1 ,A 및 WL1 ,B)을 포함할 수도 있다. 또한, 워드 라인들(112)은 개개의 행들에서의 메모리 셀들과 전기적으로 결합하기 위하여, 개개의 행들을 따라 행 디코더(114)로부터 측방향으로 연장된다. 명확함을 위하여, 워드 라인들(112)은 도 1에서 WL<행>,<포트>로서 개별적으로 라벨이 붙여진다.
행 디코더(114)는 각각 포트들에 대한 어드레스 신호들(116)에 기초하여 워드 라인들(112)을 선택적으로 인에이블(enable)하도록 구성된다. 명확함을 위하여, 어드레스 신호들(116)은 ADDR<포트>로서 라벨이 붙여진다. 어드레스 신호들(116)은 개개의 Y-비트 어드레스들을 반송하고, 여기서, Y는 제로보다 더 큰 정수 값이다. 포트에 대한 Y-비트 어드레스는 메모리 셀 어레이(104)의 행뿐만 아니라, 메모리 셀 어레이(104)의 Z 열들을 식별함으로써, 행 및 Z 열들의 교차점에서 Z 메모리 셀들을 식별한다. 예를 들어, Y-비트 어드레스에서의 미리 결정된 수의 최상위 또는 최하위 비트들은 메모리 셀 어레이(104)의 행을 식별할 수도 있는 반면, Y-비트 어드레스에서의 나머지 비트들은 메모리 셀 어레이(104)의 Z 열들을 식별할 수도 있다. Z은 예를 들어, 1, 8, 16, 32, 64, 128, 또는 X와 같이, 제로보다 더 큰 정수이다. 또한, Z 메모리 셀들은 예를 들어, 워드와 같은 데이터의 단위를 규정할 수도 있다.
상단 메모리 셀 서브어레이(108)에 대한 상단 비트 라인들(118)의 세트, 및 하단 메모리 셀 서브어레이(110)에 대한 하단 비트 라인들(120)의 세트는 액세스된 메모리 셀들로부터의 판독 및/또는 액세스된 메모리 셀들로의 기록을 가능하게 한다. 상단 비트 라인들(118)은 각각의 열에 대한 2개의 쌍들의 상보적인 비트 라인(CBL)들을 포함하고, 2개의 쌍들은 포트 A에 대한 제1 쌍의 CBL들(즉, 상단 포트 A 쌍의 CBL들) 및 포트 B에 대한 제2 쌍의 CBL들(즉, 상단 포트 B 쌍의 CBL들)을 포함한다. 예를 들어, 상단 비트 라인들(118)은 열 2에 대한 비트 라인들 BL2 ,TP,A 및 BL'2 ,TP,A뿐만 아니라, 비트 라인들 BL2 ,TP,B 및 BL'2 ,TP,B을 포함할 수도 있다. 유사하게, 하단 비트 라인들(120)은 각각의 열에 대한 2개의 쌍들의 CBL들을 포함하고, 여기서, 2개의 쌍들은 포트 A에 대한 제3 쌍의 CBL들(즉, 하단 포트 A 쌍의 CBL들) 및 포트 B에 대한 제4 쌍의 CBL들(즉, 하단 포트 B 쌍의 CBL들)을 포함한다. 예를 들어, 하단 비트 라인들(120)은 열 1에 대한 비트 라인들 BL1 ,BT,A 및 BL'1 ,BT,A뿐만 아니라, 비트 라인들 BL1 ,BT,B 및 BL'1 ,BT,B을 포함할 수도 있다. 한 쌍의 CBL들의 2개의 비트 라인들(예컨대, BLX ,TP,A / BL'X ,TP,A)은, DP SRAM 장치(102)의 동작 동안, 2개의 비트 라인들 중 하나가 논리적 "1"에 대응하는 제1 전압 레벨을 반송하도록 바이어싱되는 반면, 2개의 비트 라인들 중 다른 하나는 논리적 "0"에 대응하는 제2 전압 레벨을 반송하도록 바이어싱된다는 점에서 상보적이다. 명확함을 위하여, 각각의 쌍의 CBL들의 2개의 비트 라인들은 도 1에서 BL<행>,<서브어레이>,< 포트> 및 BL'<행>,<서브어레이>,<포트>로서 각각 라벨이 붙여진다.
유리하게도, 상단 메모리 셀 서브어레이(108) 및 하단 메모리 셀 서브어레이(110)에 대하여 별도의 비트 라인들을 이용하는 것은 상단 및 하단 비트 라인들(118, 120) 상에서의 낮은 부하들을 초래한다. 예를 들어, M이 N의 절반일 경우, 상단 및 하단 비트 라인들(118, 120)은 개개의 열들에 대하여 총 부하들의 약 절반인 부하들을 가진다. 상단 및 하단 비트 라인들(118, 120) 상에서의 낮은 부하들은 궁극적으로, 상단 및 하단 비트 라인들(118, 120) 상에서의 낮은 최소 판독 전압들 및 낮은 최소 기록 전압들을 초래할 수도 있다. 또한, 낮은 최소 판독 전압들 및 낮은 최소 기록 전압들은 궁극적으로, 낮은 동적 전력 소비를 초래할 수도 있다. 또한, 상단 메모리 셀 서브어레이(108) 및 하단 메모리 셀 서브어레이(110)에 대하여 별도의 비트 라인들을 이용하는 것은 유리하게도, DP SRAM 장치(102)가 주어진 메모리 크기에 대한 작은 면적을 이용하도록 하는데, 이것은 (이하에서 논의된) 개별적인 메모리 뱅크들이 클 수 있기 때문이다.
상단 비트 라인들(118)은 메모리 셀 어레이(104)의 제1 측부로부터, 제1 측부와 반대인, 메모리 셀 어레이(104)의 제2 측부로, 개개의 열들을 따라 측방향으로 연장된다. 또한, 상단 비트 라인들(118)은, 각각의 포트가 열-대-열(column-by-column)에 기초하여 상단 메모리 셀 서브어레이(108)의 액세스된 메모리 셀들로부터 판독하고 그리고/또는 액세스된 메모리 셀들에 기록하도록 하기 위하여 개개의 열들에 있는 상단 메모리 셀 서브어레이(108)의 메모리 셀들(예컨대, 열 1에서의 MC1 ,1 내지 MC1 ,M)과 전기적으로 결합한다. 상단 비트 라인들(118)은 플라이 비트 라인 세그먼트(fly bit line segment; 122), 로컬 비트 라인 세그먼트(local bit line segment; 124), 및 점프 셀(126)을 각각 포함한다.
상단 비트 라인들(118)의 플라이 비트 라인 세그먼트들(122)은 메모리 셀 어레이(104)의 제1 측부로부터 메모리 셀 어레이(104)의 개개의 열들을 따라 연장되고, 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에서 종단된다. 상단 비트 라인들(118)의 로컬 비트 라인 세그먼트들(124)은 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이로부터, 개개의 열들을 따라, 메모리 셀 어레이(104)의 제2 측부로 연장된다. 일부 실시형태들에서, 로컬 비트 라인 세그먼트들(124)은 행들에 대해 실질적으로 평행한 방향에서 플라이 비트 라인 세그먼트들(122)로부터 각각 측방향으로 이격된다.
도 1에서 가시적이지 않지만, 일부 실시형태들에서, 로컬 비트 라인 세그먼트들(124)은 행들 및 열들에 대해 실질적으로 직교하는 방향에서 플라이 비트 라인 세그먼트들(122)의 위 또는 아래에서 이격되어, 상단 비트 라인들(118)은 플라이 비트 라인 세그먼트들(122)로부터 로컬 비트 라인 세그먼트들(124)로 전환할 때에 스텝 다운(step down) 또는 스텝 업(step up)을 가진다. 예를 들어, 플라이 비트 라인 세그먼트들(122)은 백-엔드-오브-라인(back-end-of-line; BEOL) 상호접속 구조체의 금속 2 층에 있을 수도 있고, 로컬 비트 라인 세그먼트들(124)은 BEOL 상호접속 구조체의 금속 0 층에 있을 수도 있다. 또 다른 예로서, 플라이 비트 라인 세그먼트들(122)은 BEOL 상호접속 구조체의 금속 0 층에 있을 수도 있고, 로컬 비트 라인 세그먼트들(124)은 BEOL 상호접속 구조체의 금속 2 층에 있을 수도 있다. 또 다른 예로서, 플라이 비트 라인 세그먼트들(122) 및 로컬 비트 라인 세그먼트들(124)은 BEOL 상호접속 구조체의 상이한 금속 층들에 있을 수도 있다. 대안적으로, 다른 실시형태들에서, 플라이 비트 라인 세그먼트들(122) 및 로컬 비트 라인 세그먼트들(124)은 BEOL 상호접속 구조체의 동일한 금속 층에 있다.
상단 비트 라인들(118)의 점프 셀들(126)은 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에 있고, 플라이 비트 라인 세그먼트들(122)을 각각 로컬 비트 라인 세그먼트들(124)에 전기적으로 결합한다. 점프 셀들(126)은 각각 비트 라인 세그먼트들(122)의 단부들로부터 각각 로컬 비트 라인 세그먼트들(124)의 단부들로, 열들에 대한 각도에서(예컨대, 열들에 대해 실질적으로 직교함) 측방향으로 연장된다. 또한, 점프 셀들(126)은 각각 플라이 비트 라인 세그먼트들(122)의 단부들로부터 각각 로컬 비트 라인 세그먼트들(124)의 단부들로, 행들 및 열들에 직교하도록(예컨대, 수직으로) 연장된다.
하단 비트 라인들(120)은 메모리 셀 어레이(104)의 제1 측부로부터 개개의 열들을 따라 측방향으로 연장되고, 행 M+1과 점프 셀들(126) 사이에서 종단된다. 상단 비트 라인들(118)과 대조적으로, 하단 비트 라인들(120)은 플라이 비트 라인 세그먼트들을 가지지 않는다. 또한, 하단 비트 라인들(120)은, 각각의 데이터 포트가 열-대-열에 기초하여 하단 메모리 셀 서브어레이(110)의 액세스된 메모리 셀들로부터 판독하고 그리고/또는 액세스된 메모리 셀들에 기록하도록 하기 위하여 개개의 열들에 있는 하단 메모리 셀 서브어레이(110)의 메모리 셀들(예컨대, 열 2에서의 MC2 ,M+1 내지 MC2 ,N)과 전기적으로 결합한다. 일부 실시형태들에서, 하단 비트 라인들(120)은 행들에 실질적으로 평행한 방향에서 플라이 비트 라인 세그먼트들(122)로부터 각각 측방향으로 이격되고, 그리고/또는 로컬 비트 라인 세그먼트들(124)에 정렬된다.
도 1에서 가시적이지 않지만, 일부 실시형태들에서, 하단 비트 라인들(120)은 행들 및 열들에 대해 실질적으로 직교하는 방향에서 플라이 비트 라인 세그먼트들(122)의 위 또는 아래에서 이격된다. 이러한 이격은 예를 들어, 행들 및 열들에 대해 실질적으로 직교하는 방향에서 로컬 비트 라인 세그먼트들(124)과 플라이 비트 라인 세그먼트들(122) 사이의 이격과 동일한 양 또는 상이한 양에 의한 것일 수도 있다. 예를 들어, 하단 비트 라인들(120) 및 로컬 비트 라인 세그먼트들(124)은 BEOL 상호접속 구조체의 금속 0 층에 있을 수도 있는 반면, 플라이 비트 라인 세그먼트들(122)은 BEOL 상호접속 구조체의 금속 2 층에 있을 수도 있다. 또 다른 예로서, 하단 비트 라인들(120) 및 로컬 비트 라인 세그먼트들(124)은 BEOL 상호접속 구조체의 금속 2 층에 있을 수도 있는 반면, 플라이 비트 라인 세그먼트들(122)은 BEOL 상호접속 구조체의 금속 0 층에 있을 수도 있다. 또 다른 예로서, 하단 비트 라인들(120)은 BEOL 상호접속 구조체의 금속 1 층에 있을 수도 있고, 로컬 비트 라인 세그먼트들(124)은 BEOL 상호접속 구조체의 금속 0 층에 있을 수도 있고, 플라이 비트 라인 세그먼트들(122)은 BEOL 상호접속 구조체의 금속 2 층에 있을 수도 있다. 대안적으로, 다른 실시형태들에서, 하단 비트 라인들(120) 및 플라이 비트 라인 세그먼트들(122)은 BEOL 상호접속 구조체의 동일한 금속 층에 있다.
위에서 언급된 바와 같이, 상단 및 하단 비트 라인들(118, 120) 상의 부하들은 유리하게도 낮다. 일부 실시형태들에서, 상단 비트 라인들(118) 상의 부하들은 (예컨대, 내부 저항들로 인한) 상단 비트 라인들(118)의 고유의 부하들 플러스(plus) 상단 메모리 셀 서브어레이(108)의 메모리 셀들에 의해 부과된 부하들과 대략 동일하다. 예를 들어, 비트 라인 BL1 ,TP,A은 비트 라인 BL1 ,TP,A의 고유의 부하 플러스 열 1에서의 메모리 셀들 MC1 ,1 내지 메모리 셀 MC1 ,M의 부하와 대략 동일하다. 유사하게, 일부 실시형태들에서, 하단 비트 라인들(120) 상의 부하들은 하단 비트 라인들(120)의 고유의 부하들 플러스 하단 메모리 셀 서브어레이(110)의 메모리 셀들에 의해 부과된 부하들과 대략 동일하다. 예를 들어, 비트 라인 BL2,BT,B은 비트 라인 BL2 ,BT,B의 고유의 부하 플러스 열 2에서의 메모리 셀들 MC2 ,M+1 내지 메모리 셀 MC2 ,N의 부하와 대략 동일하다. 따라서, M이 N의 절반일 경우, 상단 및 하단 비트 라인들(118, 120)은 대략 동일한 부하들을 가지지만, 상단 비트 라인들(118)은 플라이 비트 라인 세그먼트들(122)로 인해 약간 더 높은 부하들을 가진다.
입력/출력(I/O) 어레이(130)는 워드 라인들(112) 및 행 디코더(114)에 의해 액세스된 메모리 셀들로부터 판독하고 그리고/또는 메모리 셀들에 기록하기 위하여 상단 및/또는 하단 비트 라인들(118, 120)을 이용하도록 구성된다. 또한, 일부 실시형태들에서, I/O 어레이(130)는 액세스된 메모리 셀들로부터 판독된 데이터를 각각 포트들에 대하여 데이터 신호들(132)에 출력하고, 그리고/또는 데이터 신호들(132) 상에 입력된 데이터를 액세스된 메모리 셀들에 기록하도록 구성된다. 데이터 신호들(132)은 Z 비트 데이터 값들을 반송하고 DATA<포트>로서 라벨이 붙여진다. I/O 어레이(130)는 제어 신호들(136)을 통해 제어기(134)에 의해 제어되고, 복수의 I/O 셀들(138)을 포함한다. I/O 셀들(138)은 메모리 셀 어레이(104)의 열들에 대응하고, I/O<열>으로서 라벨이 붙여진다. 또한, I/O 셀들(138)은 대응하는 열들의 상단 및 하단 비트 라인들과 전기적으로 결합된다. 예를 들어, I/O1은 BL1,TP,B, BL1 ,TP,A, BL'1 ,TP,B, 및 BL'1 ,TP,A뿐만 아니라, BL1 ,BT,B, BL1 ,BT,A, BL'1 ,BT,B, 및 BL'1,BT,A와 전기적으로 결합될 수도 있다. I/O 셀들(138)은 각각 선택 회로(140) 및 판독/기록(R/W) 회로(142)를 포함한다.
선택 회로들(140)은 어드레스 신호들(116) 상의 Y-비트 어드레스들에 대응하는 CBL들의 쌍들을 선택하도록 구성된다. 예를 들어, 포트 A 어드레스 신호(즉, ADDRA) 상의 Y-비트 어드레스가 행 1 및 열 1을 식별할 경우, CBL들의 이 쌍은 Y-비트 어드레스에 대응하므로, 열 1에 대한 선택 회로(140a)는 비트 라인들 BL1 ,TP,A / BL'1 ,TP,A을 선택한다. 또한, 선택 회로들(140)은 제어기(134)로부터의 제어 신호들(136)에 기초하여 CBL들의 쌍들을 선택하도록 구성된다. 예를 들어, 제어기(134)는 Y-비트 어드레스들을 디코딩하고, 제어 신호들(136)을 생성하도록 구성될 수도 있어서, 선택 회로들(140)은 Y-비트 어드레스들에 대응하는 CBL들의 쌍들을 선택한다.
일부 실시형태들에서, 선택 회로들(140)은 각각 한 쌍의 서브어레이 멀티플렉서(multiplexer)들(144) 및 포트 멀티플렉서(146)를 포함한다. 서브어레이 멀티플렉서들(144)은 개개의 상단 비트 라인들(즉, 상단 메모리 셀 서브어레이(108)의 비트 라인들)과 개개의 하단 비트 라인들(즉, 하단 메모리 셀 서브어레이(110)의 비트 라인들) 사이에서 선택하도록 구성된다. 예를 들어, 열 X에 대한 제1 서브어레이 멀티플렉서(144a)는 BLX ,BT,B 및 BLX ,BT,A; 또는 BLX ,TP,B 및 BLX,TP,A 중 어느 하나를 선택하도록 구성될 수도 있는 반면, 열 Y에 대한 제2 서브어레이 멀티플렉서(144b)는 BL'X ,BT,B 및 BL'X ,BT,A; 또는 BL'X ,TP,B, 및 BL'X ,TP,A 중 어느 하나를 선택하도록 구성될 수도 있다. 포트 멀티플렉서들(146)은 포트 A에 대한 개개의 비트 라인들과 포트 B에 대한 개개의 비트 라인들 사이에서 선택하도록 구성된다. 예를 들어, 열 X에 대한 포트 멀티플렉서(146a)는 BLX ,BT,B 및 BL'X ,BT,B; 또는 BLX ,BT,A 및 BL'X ,BT,A를 선택하도록 구성될 수도 있다. 일부 실시형태들에서, 포트 멀티플렉서들(146)은 서브어레이 멀티플렉서들(144)에 전기적으로 결합되어, 포트 멀티플렉서들(146)은 서브어레이 멀티플렉서들(144)에 의해 선택된 비트 라인들로부터 선택한다. 또한, 일부 실시형태들에서, 서브어레이 멀티플렉서들(144) 및 포트 멀티플렉서들(146)은 제어 신호들(136)에 의해 제어된다. 예를 들어, 제어 신호들(136)은 서브어레이 멀티플렉서들(144) 및 포트 멀티플렉서들(146)에 대한 개별적인 선택 신호들을 포함할 수도 있다.
R/W 회로들(142)은 R/W 신호들(148)에 기초하여 CBL들의 선택된 쌍들(예컨대, BL2 ,TP,B / BL'2 ,TP,B)에 대응하는 액세스된 메모리 셀들로부터 판독하고 그리고/또는 액세스된 메모리 셀들에 기록하도록 구성된다. R/W 신호들(148)은 포트들에 대응하고, 대응하는 포트들 상에서의 판독 또는 기록 동작을 수행할 것인지 여부를 식별한다. 또한, 명확함을 위하여, R/W 신호들(148)은 R/W<포트>로서 라벨이 붙여진다. 일부 실시형태들에서, R/W 회로들(142)은 액세스된 메모리 셀들로부터 판독된 데이터를 데이터 신호들(132)에 출력하고 그리고/또는 데이터 신호들(132) 상에 입력된 데이터를 액세스된 메모리 셀들에 기록하도록 추가로 구성된다. R/W 회로들(142)은 제어기(134)에 의해 제어되고, CBL들의 선택된 쌍들로부터 판독하고 CBL들의 선택된 쌍들에 기록하기 위한 회로부를 각각 포함한다. 제어기(134)는 예를 들어, R/W 신호들(148)에 기초하여 R/W 회로들(142)을 제어하기 위하여 제어 신호들(136)을 생성하도록 구성될 수도 있다.
CBL들의 선택된 쌍들로부터 데이터를 판독하기 위하여, 일부 실시형태들에서, R/W 회로들(142)은 개개의 감지 증폭기들(도시되지 않음)을 포함한다. 감지 증폭기들은 워드 라인들(112)에 의해 액세스된 메모리 셀들에 의해 CBL들의 선택된 쌍들에 구동된 차동 바이어스(differential bias)들을 검출하도록 구성된다. 차동 바이어스들은 워드 라인들(112)(예컨대, WLM ,A)에 의해 액세스된 메모리 셀들(예컨대, MC1,M 및 MC2 ,M)의 내부 데이터 상태들을 나타낸다. 예를 들어, 제1 차동 바이어스는 논리적 "1"에 대응할 수도 있는 반면, 제2 차동 바이어스는 논리적 "0"에 대응할 수도 있다. 또한, 감지 증폭기들은 차동 바이어스들의 데이터 값들을 래치하거나 또는 이와 다르게 저장하도록 구성된다. 데이터를 CBL들의 선택된 쌍들에 기록하기 위하여, 일부 실시형태들에서, R/W 회로들(142)은 개개의 차동 구동기들(도시되지 않음)을 포함한다. 차동 구동기들은 차동 바이어스들을 CBL들의 선택된 쌍들 상으로 구동하도록 구성된다. 차동 바이어스들은 워드 라인들(112)에 의해 액세스된 메모리 셀들 내에 저장되어야 할 데이터 상태들을 나타내고, 메모리 셀들의 내부 데이터 상태들을 겹쳐쓰기(overwrite) 한다. 차동 바이어스들은 예를 들어, 데이터 신호들(132)의 비트들에 대응할 수도 있다.
일부 실시형태들에서, 데이터 신호들(132)은 열 디코더(150)를 통해 I/O 어레이(130)로 전달한다. 예를 들어, Z(즉, 데이터 신호들(132)의 각각 상에서 반송된 비트들의 수)이 X(즉, 메모리 셀 어레이(104)의 열들의 수)보다 더 작을 경우, 데이터 신호들(132)은 열 디코더(150)를 통해 I/O 어레이(130)로 전달될 수도 있다. 열 디코더(150)는 데이터 신호들(132)을, 어드레스 신호들(116) 상의 Y-비트 어드레스들에 대응하는 I/O 셀들(138)에 전기적으로 결합하도록 구성된다. 또한, 열 디코더(150)는 데이터 신호들(132)을 I/O 셀들(138)에 전기적으로 결합하도록 구성되어, 데이터 신호들(132)의 비트들은 일-대-일 맵핑(one-to-one mapping)으로 I/O 셀들(138)에 각각 맵핑된다. 예를 들어, 포트 A에 대한 어드레스 신호(예컨대, ADDRA) 상의 Y-비트 어드레스가 열들 1 내지 X를 식별할 경우, 포트 A에 대한 데이터 신호(예컨대, DATAA)는 열들 1 내지 X에서의 I/O 셀들(예컨대, I/O1 내지 I/OX)에 각각 맵핑되는 X 비트들을 가진다.
제어기(134)는 2개의 포트들 상에서의 판독 및/또는 기록 동작들을 수행하기 위하여, I/O 어레이(130)와, 일부 실시형태들에서, 행 디코더(114) 및/또는 열 디코더(150)를 제어하도록 구성된다. 또한, 위에서 언급된 바와 같이, 2개의 판독 및/또는 기록 동작들은 2개의 포트들을 이용하여 동시에 또는 거의 동시에 수행될 수 있다. 예를 들어, 제1 행의 메모리 셀들(예컨대, 메모리 셀들 MC1,1 내지 MX ,1)은 포트 A 워드 라인(예컨대, WL1 ,A)을 통해 액세스될 수도 있는 반면, (M+1) 번째 행의 메모리 셀들(예컨대, 메모리 셀들 MC1 ,M+1 내지 MCX ,M+1)은 포트 B 워드 라인(예컨대, WLM +1,B)을 통해 동시에 액세스될 수도 있다. 그 후에, 제1 행의 메모리 셀들을 액세스하는 동안, 포트 A의 상단 비트 라인들(예컨대, BL1,TP,A/BL'1,TP,A 내지 BLX ,TP,A/BL'X ,TP,A)은 제1 행의 액세스된 메모리 셀들로부터 판독하거나 제1 행의 액세스된 메모리 셀들에 기록하기 위하여 이용될 수도 있다. 유사하게, (M+1) 번째 행의 메모리 셀들을 액세스하는 동안, 포트 B의 하단 비트 라인들(예컨대, BL1 ,BT,B/BL'1 ,BT,B 내지 BLX ,BT,B/BL'X ,BT,B)은 동시에 (M+1) 번째 행의 액세스된 메모리 셀들로부터 판독하거나 (M+1) 번째 행의 액세스된 메모리 셀들에 기록하기 위하여 이용될 수도 있다.
더욱 상세한 예로서, 포트 A를 통한 제1 행의 메모리 셀들로의 기록 동작을 가정하고, 포트 B를 통한 (M+1)번째 행의 메모리 셀들로의 판독 동작이 기록 동작과 동시에 수행되는 것으로 추가로 가정한다. 포트 A를 통해 제1 행의 메모리 셀들(예컨대, 메모리 셀들 MC1 ,1 내지 MX ,1)에 데이터를 기록하기 위하여, 포트 A에 대한 R/W 신호(예컨대, R/WA)는 기록 동작이 발생할 것이라는 것을 표시하는 제1 상태(예컨대, 논리적 "0")에서 DP SRAM 장치(102)에 제공된다. 또한, 포트 A에 대한 데이터 신호(예컨대, DATAA)는 제1 Z-비트 데이터 값과 함께 DP SRAM 장치(102)에 제공되고, 포트 A에 대한 어드레스 신호(예컨대, ADDRA)는 제1 행에서 Z개의 연속적인 메모리 셀들을 식별하는 제1 Y-비트 어드레스와 함께 DP SRAM 장치(102)에 제공된다.
포트 A 신호들을 수신할 시에, 행 디코더(114)는 제1 Y-비트 어드레스에 대응하는 포트 A 워드 라인(예컨대, WL1 ,A)을 인에이블하고, 열 디코더(150)는 포트 A에 대한 데이터 신호를 제1 Y-비트 어드레스에 대응하는 하나 이상의 I/O 셀들(예컨대, I/O1 내지 I/OX)에 전기적으로 결합한다. 또한, 제어기(134)는 제1 Y-비트 어드레스에 대응하는 CBL들의 하나 이상의 포트 A 쌍들(예컨대, BL1 ,TP,1/BL'1 ,TP,A 내지 BLX ,TP,A/BL'X ,TP,A)을 선택하기 위하여 I/O 어레이(130)를 제어한다. 이것은 궁극적으로, 제1 Z-비트 데이터 값을 제1 행에서의 Z개의 연속적인 메모리 셀들에 기록하기 위하여 차동 바이어스들을 CBL들의 포트 A 쌍(들)에 각각 인가한다.
데이터가 포트 A를 통해 제1 행에 기록되는 것과 동시에, 데이터는 (M+1)번째 행의 메모리 셀들(예컨대, 메모리 셀들 MC1,M+1 내지 MCX ,M+1)로부터 동시에 판독될 수 있다. 포트 B에 대한 R/W 신호(예컨대, R/WB)는 판독 동작이 발생할 것이라는 것을 표시하는 제2 상태(예컨대, 논리적 "1")에서 DP SRAM 장치(102)에 제공된다. 또한, 포트 B에 대한 어드레스 신호(예컨대, ADDRB)는 (M+1) 번째 행에서 Z개의 연속적인 메모리 셀들을 식별하는 제2 Y-비트 어드레스와 함께 DP SRAM 장치(102)에 제공된다. 포트 B 신호들에 기초하여, 열 디코더(150)는 포트 B에 대한 데이터 신호(예컨대, DATAB)를 제2 Y-비트 어드레스에 대응하는 하나 이상의 I/O 셀들(예컨대, I/O1 내지 I/OX)에 전기적으로 결합한다. 또한, 제어기(134)는 제2 Y-비트 어드레스에 대응하는 CBL들의 하나 이상의 포트 B 쌍들(예컨대, BL1 ,BT,B/BL'1 ,BT,B 내지 BLX ,BT,B/BL'X ,BT,B)을 선택하기 위하여 I/O 어레이(130)를 제어한다. 더 한층, 제어기(134)는 예를 들어, CBL들의 포트 B 쌍(들)을 플로팅하기 위하여, 그리고/또는 CBL들의 포트 B 쌍(들)을 논리적 "0"과 논리적 "1" 사이의 전압 레벨로 프리-차지(pre-charge)하기 위하여 I/O 어레이(130)를 제어할 수도 있다.
그 다음으로, 행 디코더(114) 및 제어기(134)는 제2 Y-비트 어드레스에 대응하는 포트 B 워드 라인(예컨대, WLM +1,B)을 인에이블한다. 이것은 궁극적으로, 차동 바이어스들을 CBL들의 포트 B 쌍(들) 중 개개의 하나들 상으로 구동하기 위하여 액세스된 메모리 셀들(예컨대, 메모리 셀들 MC1 ,M+1 내지 MCX ,M+1)을 트리거링하고, 여기서, 차동 바이어스들은 액세스된 메모리 셀들의 내부 데이터 상태들을 나타낸다. 예를 들어, 메모리 셀 MC1 ,M+1이 논리적 "1"을 저장하고 MCX ,M+1이 논리적 "0"을 저장할 경우, BL1 ,2,B/BL'1 ,2,B 상의 제1 차동 바이어스는 논리적 "1"을 나타내고, BLX ,2,B/BL'X ,2,B 상의 제2 의, 상이한 차동 바이어스는 논리적 "0"을 나타낸다. 또한, 다음으로, I/O 셀들(138) 각각의 감지 증폭기들은 CBL들의 포트 B 쌍(들) 상에 대응하는 데이터 상태들을 저장하고, (M+1) 번째 행에서의 Z개의 연속적인 메모리 셀들에 대한 데이터 상태들은 제2 Z-비트 데이터 값으로서 포트 B에 대한 데이터 신호(예컨대, DATAB)에 출력된다.
상기한 것이 DP SRAM에 초점이 맞춰졌지만, 다른 타입들의 이중 포트 반도체 메모리가 가능하다는 것을 인식해야 한다. 또한, 상기한 것이 하나의 I/O 구성에 초점이 맞춰졌지만, 다른 I/O 구성들이 가능하다. 예를 들어, I/O 어레이(130)는 포트 A 및 포트 B에 대한 별도의 R/W 회로들과 같은 상이한 구성을 가질 수도 있다. 또 다른 예로서, 행 디코더(114), 열 디코더(150), I/O 어레이(130), 및 제어기(134) 사이의 관계는 변동될 수도 있다. 더 한층, 상단 및 하단 메모리 셀 서브어레이들(108, 110)은 "상단" 및 "하단"으로서 각각 설명되었지만, 상단 및 하단 메모리 셀 서브어레이들(108, 110)은 대안적으로, 제1 메모리 셀 서브어레이 및 제2 메모리 셀 서브어레이로서 각각 지칭될 수도 있다.
도 2a를 참조하면, 도 1의 DP SRAM 장치(102)의 열 내의 비트 라인들(118', 120')의 일부 실시형태들의 레이아웃 도면(200A)이 제공된다. 비트 라인들(118', 120')은 도 1의 DP SRAM 장치(102)의 각각의 열 내의 비트 라인들을 나타내고, 위에서 설명된 표기를 따를 시에, 열은 1 이상이고 X 이하인 정수 값인 아래 첨자 "x"에 의해 식별된다. 또한, 명확함을 위하여, 범례는 비트 라인들(118', 120')의 다양한 세그먼트들이 그 내부에서 배열될 수도 있는 BEOL 금속 층들을 식별하기 위하여 레이아웃 도면(200A)의 하단에서 제공된다.
레이아웃 도면(200A)에 의해 예시된 바와 같이, 비트 라인들(118', 120')은 상단 비트 라인들(118')(예컨대, BLx ,TP,A/BL'x ,TP,A 및 BLx ,TP,B/BL'x ,TP,B) 및 하단 비트 라인들(120')(예컨대, BLx ,BT,A/BL'x ,BT,A 및 BLx,BT,B/BL'x,BT,B)을 포함한다. 상단 비트 라인들(118')은 열의 제1 단부 상의 서브어레이 멀티플렉서들(144a', 144b')로부터, 열을 따라 측방향으로, 제1 단부와 반대인 열의 제2 단부로 각각 연장된다. 일부 실시형태들에서, 서브어레이 멀티플렉서들(144a', 144b')은 각각의 포트에 대한 2개의 서브어레이 멀티플렉서들(예컨대, TP/BT MUX B 및 TP/BT MUX B')을 포함한다. 또한, 상단 비트 라인들(118')은 플라이 비트 라인 세그먼트(122'), 로컬 비트 라인 세그먼트(124'), 및 점프 셀(126')을 각각 포함한다.
상단 비트 라인들(118')의 플라이 비트 라인 세그먼트들(122')은 열을 따라, 서브어레이 멀티플렉서들(144a', 144b')로부터 각각 연장되고, 상단 메모리 셀 서브어레이(108)와 하단 메모리 셀 서브어레이(110) 사이에서 종단된다. 또한, 플라이 비트 라인 세그먼트들(122')은 제1 비아(via)들(202)을 통해 서브어레이 멀티플렉서들(144a', 144b')에 각각 전기적으로 결합한다. 상단 비트 라인들(118')의 로컬 비트 라인 세그먼트들(124')은 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이로부터, 열을 따라, 열의 제2 단부로 연장된다. 또한, 로컬 비트 라인 세그먼트들(124')은 열 내에 있는 상단 메모리 셀 서브어레이(108)의 메모리 셀들(106a')(예컨대, MCx,1 내지 MCx,M)에 전기적으로 결합한다.
일부 실시형태들에서, 플라이 비트 라인 세그먼트들(122') 및 로컬 비트 라인 세그먼트들(124')은 BEOL 상호접속 구조체의 동일한 금속 층에서 열을 따라 연장된다. 대안적인 실시형태들에서, 플라이 비트 라인 세그먼트들(122') 및 로컬 비트 라인 세그먼트들(124')은 BEOL 상호접속 구조체의 상이한 금속 층들에서 열을 따라 연장된다. 예를 들어, 플라이 비트 라인 세그먼트들(122')은 BEOL 상호접속 구조체의 금속 2 층에서 열을 따라 연장될 수도 있는 반면, 로컬 비트 라인 세그먼트들(124')은 BEOL 상호접속 구조체의 금속 0 층에서 열을 따라 연장될 수도 있다. 또 다른 예로서, 플라이 비트 라인 세그먼트들(122')은 BEOL 상호접속 구조체의 금속 0 층에서 열을 따라 연장될 수도 있는 반면, 로컬 비트 라인 세그먼트들(124')은 BEOL 상호접속 구조체의 금속 2 층에서 열을 따라 연장될 수도 있다.
상단 비트 라인들(118')의 점프 셀들(126')은 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에 있고, 플라이 비트 라인 세그먼트들(122')을 각각 로컬 비트 라인 세그먼트들(124')에 전기적으로 결합한다. 점프 셀들(126')은 각각 전환 비트 라인 세그먼트(203) 및 제2 비아들(204)을 포함한다. 전환 비트 라인 세그먼트들(203)은 각각 플라이 비트 라인 세그먼트들(122')의 단부들로부터 각각 로컬 비트 라인 세그먼트들(124')의 단부들로, 열에 대한 각도에서(예컨대, 열에 대해 실질적으로 직교함) 측방향으로 연장된다. 또한, 전환 비트 라인 세그먼트들(203)은 제2 비아들(204)을 통해 플라이 비트 라인 세그먼트들(122') 및 로컬 비트 라인 세그먼트들(124')에 전기적으로 결합한다. 일부 실시형태들에서, 전환 비트 라인 세그먼트들(203)은 플라이 비트 라인 세그먼트들(122')을 수용하는 BEOL 상호접속 구조체의 제1 금속 층과, 로컬 비트 라인 세그먼트들(124')을 수용하는 BEOL 상호접속 구조체의 제2 금속 층 사이에서 수직으로 이격된다. 예를 들어, 전환 비트 라인 세그먼트들(203)은, 플라이 비트 라인 세그먼트들(122')이 BEOL 상호접속 구조체의 금속 2 층에 있고 로컬 비트 라인 세그먼트들(124')이 BEOL 상호접속 구조체의 금속 0 층에 있을 때에 BEOL 상호접속 구조체의 금속 1 층에 있을 수도 있다.
하단 비트 라인들(120')은 각각 서브어레이 멀티플렉서들(144a', 144b')로부터 열을 따라 측방향으로 연장되고, 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에서 종단된다. 또한, 하단 비트 라인들(120')은 제1 비아들(202)을 통해 서브어레이 멀티플렉서들(144a', 144b')에 각각 전기적으로 결합하고, 열 내에 있는 하단 메모리 셀 서브어레이(110)의 메모리 셀들(106b')(예컨대, MCx ,M+1 및 MCx ,N)에 전기적으로 결합한다. 더 한층, 일부 실시형태들에서, 하단 비트 라인들(120')은 로컬 비트 라인 세그먼트들(124')과는, BEOL 상호접속 구조체의 동일하거나 상이한 금속 층에서 측방향으로 연장된다. 예를 들어, 하단 비트 라인들(120') 및 로컬 비트 라인 세그먼트들(124')은 BEOL 상호접속 구조체의 금속 0 층에서 측방향으로 연장될 수도 있다. 또 다른 예로서, 하단 비트 라인들(120')은 BEOL 상호접속 구조체의 금속 2 층에서 측방향으로 연장될 수도 있지만, 로컬 비트 라인 세그먼트들(124')은 BEOL 상호접속 구조체의 금속 0 층에서 측방향으로 연장될 수도 있다.
레이아웃 도면(200A)에 의해 또한 예시된 바와 같이, 하나 이상의 전압원 소스(voltage source source; Vss) 라인들(206)은 열의 제1 단부로부터 열의 제2 단부로 측방향으로 연장되고, 열의 메모리 셀들(106a', 106b')(예컨대, MCx,1 내지 MCx ,N)과 전기적으로 결합한다. 일부 실시형태들에서, Vss 라인(들)(206)은 BEOL 상호접속 구조체의 금속 0 층에서 측방향으로 연장되고, 그리고/또는 플라이 비트 라인 세그먼트들(예컨대, BLx ,TP,A 및 BL'x ,TP,A의 플라이 비트 라인 세그먼트들)에 의해 중첩된다. 대안적으로, 다른 실시형태들에서, Vss 라인(들)(206)은 BEOL 상호접속 구조체의 금속 2 층에서 측방향으로 연장되고, 그리고/또는 플라이 비트 라인 세그먼트들(예컨대, BLx ,TP,A 및 BL'x ,TP,A의 플라이 비트 라인 세그먼트들)과 중첩한다. 일부 다른 실시형태들에서, Vss 라인(들)(206)은 더욱 일반적으로 전력 및/또는 접지 라인들이다.
도 2b를 참조하면, 도 2a의 열 내의 점프 셀들(126'')의 일부 실시형태들의 단면도(200B)가 제공된다. 단면도(200B)는 예를 들어, 도 2a에서의 라인 A-A'을 따라 취해질 수도 있고, 점프 셀들(126'')은 도 2a의 열 내의 점프 셀들(126')을 나타낸다. 예시된 바와 같이, 반도체 기판(208)은 BEOL 상호접속 구조체(210)와, 도 2a의 메모리 셀들(106a', 106b')(도시되지 않음)을 지지한다. 반도체 기판(208)은 예를 들어, 벌크 반도체 기판(예컨대, 벌크 실리콘 기판) 또는 실리콘-온-절연체(silicon-on-insulator; SOI) 기판일 수도 있다. BEOL 상호접속 구조체(210)는 복수의 금속 층들(M0, M1, M2)이 복수의 비아 층들(V1, V2)과 교대로 그 내부에서 적층되는 제1 유전체 층(212)을 포함한다. 또한, 일부 실시형태들에서, BEOL 상호접속 구조체(210)는 반도체 기판(208)으로부터 금속 0 층(즉, M0)을 이격시키는 제2 유전체 층(214)을 포함한다.
금속 층들(M0, M1, M2) 및 비아 층들(V1, V2)은 각각 포트 A 및 포트 B에 대한 상단 비트 라인들(118'')(예컨대, 도 2a에서의 BLx ,TP,A 및 BLx ,TP,B)의 세트를 규정한다. 상단 비트 라인들(118'')은 각각 플라이 비트 라인 세그먼트(122''), 전환 비트 라인 세그먼트(203'), 및 로컬 비트 라인 세그먼트(124'')을 포함한다. 플라이 비트 라인 세그먼트(122'') 및 로컬 비트 라인 세그먼트(124'')는 상이한 금속 층들 내에 있고, 전환 비트 라인 세그먼트(203')는 이 상이한 금속 층들 사이의 금속 층 내에 있다. 예를 들어, 플라이 비트 라인 세그먼트(122'')는 금속 2 층(즉, M2) 내에 있을 수도 있고, 전환 비트 라인 세그먼트(203')는 금속 1 층(즉, M1) 내에 있을 수도 있고, 로컬 비트 라인 세그먼트(124'')는 금속 0 층(즉, M0) 내에 있을 수도 있다. 또 다른 예로서, 플라이 비트 라인 세그먼트(122'')는 금속 2 층 내에 있을 수도 있고, 전환 비트 라인 세그먼트(203')는 금속 1 층 내에 있을 수도 있고, 로컬 비트 라인 세그먼트(124'')는 금속 0 층 내에 있을 수도 있다. 또한, 상단 비트 라인들(118'')은 각각 제1 비아(204a') 및 제2 비아(204b')를 포함한다. 제1 비아(204a')는 예를 들어, 비아 1 층(즉, V1)에서 로컬 비트 라인 세그먼트(124'')를 전환 비트 라인 세그먼트(203')에 전기적으로 결합한다. 제2 비아(204b')는 예를 들어, 비아 2 층(즉, V2)에서 전환 비트 라인 세그먼트(203')를 플라이 비트 라인 세그먼트(122'')에 전기적으로 결합한다. 일부 실시형태들에서, 금속 층들은 예를 들어, 금속 0 층에서 전환 비트 라인 세그먼트들(203') 중 하나 아래에서 교차하는 Vss 라인(206')을 추가로 규정한다.
도 3a를 참조하면, 도 1의 DP SRAM 장치(102) 내의 메모리 셀(106'')의 일부 실시형태들의 개략도(300A)가 제공된다. 메모리 셀(106'')은 도 1의 DP SRAM 장치(102) 내의 각각의 메모리 셀을 나타내고, 위에서 설명된 표기를 따를 시에, 메모리 셀(106'')의 열 및 메모리 셀(106'')의 행은 아래 첨자 "x" 및 아래 첨자 "n"에 의해 각각 식별된다. "x"는 1 이상이고 X 이하인 정수 값이고, "n"은 1 이상이고 N 이하인 정수 값이다. 또한, 아래 첨자 "<TP/BT>"는 메모리 셀(106'')이 도 1의 상단 또는 하단 메모리 셀 서브어레이(108, 110) 내에 있는지 여부를 나타낸다.
예시된 바와 같이, 메모리 셀(106'')은 제1 인버터(304) 및 제2 인버터(306)로 이루어진 데이터 저장 엘리먼트(data storage element; 302)를 포함한다. 제1 및 제2 인버터들(304, 306)은 제1 데이터 저장 노드(308a)(SN) 및 제2 데이터 저장 노드(308b)(SN')를 확립하기 위하여 서로에 대해 교차-결합된다. 제1 및 제2 데이터 저장 노드들(308a, 308b)은 상보적이다. 하나의 데이터 저장 노드는 논리적 "1"에 대응하는 제1 전압을 반송하도록 바이어싱되는 반면, 다른 데이터 저장 노드는 논리적 "0"에 대응하는 제2 전압을 반송하도록 바이어싱된다. 이에 따라, 제1 및 제2 인버터들(304, 306)은 상호 보강 방식으로 데이터의 비트를 저장한다.
몇몇 액세스 트랜지스터들(310, 312, 314, 316)은 워드 라인들(112')(예컨대, WLn ,A 및 WLn ,B)이 인에이블되는지 여부에 기초하여, 제1 및 제2 데이터 저장 노드들(308a, 308b)을 비트 라인들(318)(예컨대, BLx ,<TP/BT>,A 및 BL'x,<TP/BT>,A)에 각각 선택적으로 결합함으로써, 데이터가 선택적으로 데이터 저장 엘리먼트(302)로부터 판독되고 그리고/또는 데이터 저장 엘리먼트(302)에 기록되도록 한다. 메모리 셀(106'')이 도 1의 DP SRAM 장치(102) 내에 위치될 경우에 따라, 비트 라인들(318)은 도 1의 상단 비트 라인들(118) 또는 도 1의 하단 비트 라인들(120)에 대응할 수도 있다.
포트 A에 관하여, 제1 액세스 트랜지스터(310)(AT1)는 제1 데이터 저장 노드(308a)에 전기적으로 결합되고, 제2 액세스 트랜지스터(312)(AT2)는 제2 데이터 저장 노드(308b)에 전기적으로 결합된다. 제1 액세스 트랜지스터(310)는 워드 라인 WLn ,A의 전압에 기초하여 제1 데이터 저장 노드(308a)를 비트 라인 BLx ,<TP/BT>,A에 선택적으로 결합하는 반면, 제2 액세스 트랜지스터(312)는 워드 라인 WLn ,A의 전압에 기초하여 제2 데이터 저장 노드(308b)를 비트 라인 BL'x ,<TP/BT>,A에 선택적으로 결합한다. 비트 라인들 BLx ,<TP/BT>,A 및 BL'x ,<TP/BT>,A는 상보적이고, 이에 따라, CBL 쌍을 형성한다. 포트 B에 관하여, 제3 액세스 트랜지스터(314)(AT3)는 제1 데이터 저장 노드(308a)에 전기적으로 결합되고, 제4 액세스 트랜지스터(316)(AT4)는 제2 데이터 저장 노드(308b)에 전기적으로 결합된다. 제3 액세스 트랜지스터(314)는 워드 라인 WLn ,B의 전압에 기초하여 제1 데이터 저장 노드(308a)를 비트 라인 BLx ,<TP/BT>,B에 선택적으로 결합하는 반면, 제4 액세스 트랜지스터(316)는 워드 라인 WLn ,B의 전압에 기초하여 제2 데이터 저장 노드(308b)를 비트 라인 BL'x ,<TP/BT>,B에 선택적으로 결합한다. 비트 라인들 BLx ,<TP/BT>,B, BL'x ,<TP/BT>,B는 상보적이고, 이에 따라, CBL 쌍을 형성한다.
도 3b를 참조하면, 도 3a의 메모리 셀(106'')의 일부 더욱 상세한 실시형태들의 개략도(300B)가 제공된다. 예시된 바와 같이, 제1 인버터(304)는 제1 풀-업(pull-up) 트랜지스터(320)(PU1) 및 제1 풀-다운(pull-down) 트랜지스터(322)(PD1)를 포함한다. 또한, 제2 인버터(306)는 제2 풀-업 트랜지스터(324)(PU2) 및 제2 풀-다운 트랜지스터(326)(PD2)를 포함한다.
도 4를 참조하면, 도 1의 DP SRAM 장치(102)의 일부 다른 실시형태들의 블록도(400)가 제공된다. 예시된 바와 같이, 상단 비트 라인들(118)은 각각 행 1과 행 M 사이에서, 상단 메모리 셀 서브어레이(108)에서의 상단 트위스트 셀(twist cell)들(402, 403)을 포함하고, 하단 비트 라인들(120)은 각각 행 M+1과 행 N 사이에서, 하단 메모리 셀 서브어레이(110)에서의 하단 트위스트 셀들(404, 405)을 포함한다. 예를 들어, 상단 트위스트 셀들(402, 403)은 행1과 행M 사이의 중간에 있을 수도 있고, 그리고/또는 하단 트위스트 셀들(404, 405)은 행 M+1과 행 N 사이의 중간에 있을 수도 있다. 상단 및 하단 트위스트 셀들(402, 403, 404, 405)은 한 쌍의 이웃하는 비트 라인들을 트위스트하도록 각각 구성되고, 이하에서 더욱 상세하게 논의되고 예시되는 한 쌍의 교차 세그먼트들(406)로 각각 이루어진다.
한 쌍의 이웃하는 비트 라인들(예컨대, BL'1 ,TP,A 및 BL'1 ,TP,B)을 트위스트하는 것은 쌍의 제2 비트 라인(예컨대, BL'1,TP,A) 위에서 쌍의 제1 비트 라인(예컨대, BL'1,TP,B)을 교차하는 것을 포함한다. 도 4에서 가시적이지 않지만, 제1 비트 라인은 제2 비트 라인과 접촉하지 않도록 하기 위하여, 행들 및 열들에 대해 실질적으로 직교하는 방향에서 제2 비트 라인으로부터 이격된 제2 비트 라인과 교차한다. 예를 들어, 제1 및 제2 비트 라인들이 교차하는 동안, 제1 비트 라인은 BEOL 상호접속 구조체의 금속 2 층 내에 있을 수도 있고, 제2 비트 라인은 BEOL 상호접속 구조체의 금속 0 층 내에 있을 수도 있다. 또한, 일부 실시형태들에서, 한 쌍의 이웃하는 비트 라인들(예컨대, BL1 ,BT,A 및 BL1 ,BT,B)을 트위스트하는 것은 비트 라인들이 이를 따라 연장되는 축들을 교체하는 것을 포함한다. 예를 들어, 트위스트 셀(예컨대, 트위스트 셀(408)) 이전에, 쌍의 제1 비트 라인(예컨대, BL1 ,BT,A)은 제1 축을 따라 측방향으로 연장되고, 쌍의 제2 비트 라인(예컨대, BL1,BT,B)은 제1 축에 대해 평행한 제2 축을 따라 측방향으로 연장되는 것으로 가정한다. 트위스트 셀 이후에는, 제1 비트 라인(예컨대, BL1 ,BT,A)이 제2 축을 따라 측방향으로 연장될 수도 있고, 제2 비트 라인(예컨대, BL1 ,BT,B)은 제1 축을 따라 측방향으로 연장될 수도 있다.
유리하게도, 상단 및 하단 트위스트 셀들(402, 403, 404, 405)은 상단 및 하단 비트 라인들(118, 120)의 평행한 표면들을 분해하기 때문에, 상단 및 하단 트위스트 셀들(402, 403, 404, 405)은 상단 및 하단 비트 라인들(118, 120) 사이의 낮은 용량성 결합을 가능하게 한다. 이것은 궁극적으로, CBL들의 쌍들(예컨대, BL1 ,TP,A / BL'1 ,TP,A) 사이의 높은 용량성 정합뿐만 아니라, 높은 판독 및 기록 시간들 및 양호한 신호-대-잡음 마진들을 초래한다.
상단 트위스트 셀들(402, 403)은 개개의 열들의 좌측 측부들 상의 좌측 상단 트위스트 셀들(402)과, 개개의 열들의 우측 측부들 상의 우측 상단 트위스트 셀들(403)을 포함한다. 일부 실시형태들에서, 상단 트위스트 셀들(402, 403)은 각각의 열에 대한 한 쌍의 상단 트위스트 셀들(402a, 403a)을 포함하고, 여기서, 쌍은 좌측 상단 트위스트 셀(402a) 및 우측 상단 트위스트 셀(403a)을 포함한다. 유사하게, 하단 트위스트 셀들(404, 405)은 개개의 열들의 좌측 측부들 상의 좌측 하단 트위스트 셀들(404)과, 개개의 열들의 우측 측부들 상의 우측 하단 트위스트 셀들(405)을 포함한다. 일부 실시형태들에서, 하단 트위스트 셀들(404, 405)은 각각의 열에 대한 한 쌍의 하단 트위스트 셀들(404a, 405a)을 포함하고, 여기서, 쌍은 좌측 하단 트위스트 셀(404a) 및 우측 하단 트위스트 셀(405a)을 포함한다.
일부 실시형태들에서, 트위스트 셀 쌍(예컨대, 402a/403a 또는 404a/405a)의 좌측 트위스트 셀(410)은 열의 좌측 측부 상에서 이웃하는 포트 A 및 B 비트 라인들(예컨대, BL1 ,TP,A 및 BL1 ,TP,B)을 트위스트한다. 열의 좌측 측부 상에서 이웃하는 포트 A 및 B 비트 라인들은 상단 트위스트 셀들(402, 403)에 대한 상단 비트 라인들(118)에 대응하고, 하단 트위스트 셀들(404, 405)에 대한 하단 비트 라인들(120)에 대응한다. 트위스트 셀 쌍의 우측 트위스트 셀(412)은, 열의 우측 측부 상에서 이웃하고, 열의 좌측 측부 상에서 이웃하는 포트 A 및 포트 B 비트 라인들에 상보적인 포트 A 및 B 비트 라인들(예컨대, BL'1 ,TP,A 및 BL'1 ,TP,B)을 트위스트한다. 좌측 트위스트 셀(410)과 유사하게, 열의 우측 측부 상에서 이웃하는 포트 A 및 B 비트 라인들은 상단 트위스트 셀들(402, 403)에 대한 상단 비트 라인들(118)에 대응하고, 하단 트위스트 셀들(404, 405)에 대한 하단 비트 라인들(120)에 대응한다.
플라이 비트 라인 세그먼트(414)는 하단 트위스트 셀들(404, 405)의 각각에 대한 이웃하는 비트 라인들(예컨대, BL'1 ,BT,A 및 BL'1 ,BT,B) 사이에서 측방향으로 이격된다. 예를 들어, 트위스트 셀(예컨대, 트위스트 셀(408))의 제1 비트 라인(예컨대, BL1,BT,A)은 제1 축을 따라 측방향으로 연장되고, 트위스트 셀의 제2 비트 라인(예컨대, BL1,BT,B)은 제1 축에 대해 평행한 제2 축을 따라 측방향으로 연장되는 것으로 가정한다. 이 예에서, 플라이 비트 라인 세그먼트(414)는, 제1 및 제2 축들에 대해 평행하고, 제1 및 제2 축들 사이에서 측방향으로 이격되는 제3 축을 따라 측방향으로 연장될 수도 있다. 일부 실시형태들에서는, 도 4에서 가시적이지 않지만, 플라이 비트 라인 세그먼트(414)는, 플라이 비트 라인 세그먼트(414)가 하단 트위스트 셀들(404, 405) 위에서 "플라이"하도록, 메모리 셀 어레이(104)의 행들 및 열들에 대해 실질적으로 직교하는 방향에서 하단 트위스트 셀들(404, 405)로부터 추가로 이격된다.
도 5a를 참조하면, 도 4의 DP SRAM 장치(102)의 열 내의 비트 라인들(118', 120')의 일부 실시형태들의 레이아웃 도면(500A)이 제공된다. 예시된 바와 같이, 도 5a는, 상단 비트 라인들(118')이 상단 메모리 셀 서브어레이(108) 위에서 상단 트위스트 셀들(402', 403')을 포함하고, 하단 비트 라인들(120')이 하단 메모리 셀 서브어레이(110) 위에서 하단 트위스트 셀들(404', 405')을 포함하는 도 2a의 변형이다. 상단 및 하단 트위스트 셀들(402', 403', 404', 405')은, 포트 A 비트 라인과, 포트 A 비트 라인에 이웃하는 포트 B 비트 라인을 포함하는 한 쌍의 이웃하는 비트 라인들(예컨대, BLx ,TP,A 및 BLx ,TP,B)을 트위스트하도록 각각 구성된다. 또한, 상단 및 하단 트위스트 셀들(402', 403', 404', 405')은 하부 교차(cross under) 세그먼트(406a') 및 상부 교차(cross over) 세그먼트(406b')로 각각 이루어진다. 하부 교차 세그먼트(406a')는 이웃하는 비트 라인들의 쌍에서 제2 비트 라인(예컨대, BL'x ,BT,A)의 아래에서 교차하는 이웃하는 비트 라인들의 쌍에서의 제1 비트 라인(예컨대, BL'x,BT,B)의 세그먼트이고, 상부 교차 세그먼트(406b')는 제1 비트 라인 위에서 교차하는 제2 비트 라인의 세그먼트이다.
일부 실시형태들에서, 상단 및 하단 트위스트 셀들(402', 403', 404', 405')에 의해 트위스트된 각각의 쌍의 이웃하는 비트 라인들(예컨대, BL'x ,BT,A 및 BL'x ,BT,B)은 BEOL 상호접속 구조체의 금속 0 층에서 측방향으로 개개의 트위스트 셀(예컨대, 트위스트 셀(501))로 연장된다. 트위스트 셀에서, 이웃하는 비트 라인들은 하부 교차 세그먼트(예컨대, 하부 교차 세그먼트(502)) 및 상부 교차 세그먼트(예컨대, 상부 교차 세그먼트(503))를 통해 각각 교차한다.
예를 들어, 이웃하는 비트 라인들(예컨대, BL'x ,BT,A 및 BL'x ,BT,B)은 제1 비아들(504)을 통해 BEOL 상호접속 구조체의 금속 0 층으로부터 금속 2 층으로 스텝 업하고, 금속 2 층에서 열을 따라 측방향으로 연장된다. 이웃하는 비트 라인들 중의 제1 비트 라인(예컨대, BL'x,BT,A)은 금속 2 층에서 이웃하는 비트 라인들 중의 제2 비트 라인(예컨대, BL'x,BT,B)을 지나 연장되고, 이웃하는 비트 라인들은 추후에, 제2 비아들(506)을 통해 BEOL 상호접속 구조체의 금속 1 층으로 스텝 다운한다. 금속 1 층 내에서, 제1 비트 라인(예컨대, BL'x ,BT,A)은 제2 비트 라인을 향해 측방향으로 연장되고, 그 반대도 성립한다. 제1 비트 라인을 향해 연장된 후, 제2 비트 라인(예컨대, BL'x ,BT,B)은 제3 비아(508)를 통해 금속 0 층으로 스텝 다운하고, 금속 0 층에서 열을 따라 연장된다. 다른 한편으로, 제1 비트 라인(예컨대, BL'x ,BT,A)은 제2 비트 라인을 향해 연장한 후, 제4 비아(510)를 통해 금속 2 층으로 스텝 업한다. 또한, 제1 비트 라인은 금속 2 층에서 열을 따라 측방향으로 연장된다. 추후에, 제1 비트 라인은 제5 비아(512)를 통해 금속 0 층으로 스텝 다운하고, 금속 0 층에서 열을 따라 연장된다.
상기한 예는 상단 및 하단 트위스트 셀들(402', 403', 404', 405')의 특정 실시형태를 설명하지만, 상단 및 하단 트위스트 셀들(402', 403', 404', 405')의 다른 실시형태들이 가능하다는 것을 이해해야 한다. 예를 들어, 이웃하는 비트 라인들이 상기 예에서 금속 0 층 및 금속 2 층에서 각각 교차하였지만, 이웃하는 비트 라인들은 다른 금속 층들에서 교차할 수도 있다.
또한, 일부 실시형태들에서, 하단 트위스트 셀들(404', 405')의 각각은 하단 트위스트 셀의 이웃하는 비트 라인들(예컨대, BL'x ,BT,A 및 BL'x ,BT,B) 사이에서 측방향으로 이격된 플라이 비트 라인 세그먼트들(122')(예컨대, BL'x ,TP,B의 플라이 비트 라인 세그먼트) 중 하나를 가지고, 그리고/또는 상단 및 하단 트위스트 셀들(402', 403', 404', 405')의 각각은 트위스트 셀의 이웃하는 비트 라인들(예컨대, BLx,TP,A 및 BLx ,TP,B) 사이에서 측방향으로 이격된 Vss 라인(들)(206) 중 하나를 가진다. 일부 실시형태들에서, 플라이 비트 라인 세그먼트들(122')은 BEOL 상호접속 구조체의 금속 2 층에서 측방향으로 연장되어, 플라이 비트 라인 세그먼트들(122')이 하단 트위스트 셀들(404', 405') 위에서 "플라이" 한다. 또한, 일부 실시형태들에서, Vss 라인(들)(206)은 BEOL 상호접속 구조체의 금속 0 층에서 측방향으로 연장되어, Vss 라인(들)(206)은 상단 및 하단 트위스트 셀들(402', 403', 404', 405') 아래에 놓이고, 그리고/또는 플라이 비트 라인 세그먼트들(122') 아래에 놓인다. 대안적으로, 다른 실시형태들에서, 플라이 비트 라인 세그먼트들(122')은 금속 0 층에 있고, Vss 라인(들)(206)은 금속 2 층에 있어서, Vss 라인(들)(206)은 플라이 비트 라인 세그먼트들(122')의 위에 놓인다.
도 5b를 참조하면, 도 5a의 열 내의 점프 셀들(126'')의 일부 실시형태들의 단면도(500B)가 제공된다. 단면도(500B)는 예를 들어, 도 5a에서의 라인 A-A'을 따라 취해질 수도 있고, 점프 셀들(126'')은 도 5a의 열 내의 점프 셀들(126')을 나타낸다. 예시된 바와 같이, 도 5b는, 점프 셀들(126'')이 도 5a의 상단 및 하단 트위스트 셀들(402', 403', 404', 405')과 통합하도록 구성되는 도 2b의 변형이다.
도 5c를 참조하면, 도 5a의 열 내의 하단 트위스트 셀(405'')의 일부 실시형태들의 단면도(500C)가 제공된다. 하단 트위스트 셀(405'')은 플라이 비트 라인 세그먼트들(122''')을 생략함으로써, 도 5a의 열 내의 하단 트위스트 셀들(404', 405')의 각각 뿐만 아니라, 도 5a의 열 내의 상단 트위스트 셀들(402', 403')의 각각을 나타낸다. 또한, 단면도(500C)는 예를 들어, 하단 트위스트 셀(405'')의 하부 교차 세그먼트(406a'')를 따라 연장되는 도 5a에서의 라인 B-B'을 따라 취해질 수도 있다. 예시된 바와 같이, BEOL 상호접속 구조체(210)의 금속 층들 M0, M1, M2 및 비아 층들 V1, V2은 하단 트위스트 셀(405'')을 규정하기 위하여 적층된다. 하단 트위스트 셀(405'')은 하부 교차 세그먼트(406a'') 및 상부 교차 세그먼트(406b'')를 포함한다.
하부 교차 세그먼트(406a'')는 제1 비트 라인(514)(예컨대, 도 5a의 BL'x,BT,B)의 일부이고, 상부 교차 세그먼트(406b'')는 제2 비트 라인(516)(예컨대, 도 5a의 BL'x ,BT,A)의 일부이다. 또한, 하부 교차 세그먼트(406a'') 및 상부 교차 세그먼트(406b'')는 복수의 금속 라인들(518) 및 비아들(520)로 이루어진다. 제1 및 제2 비트 라인들(514, 516)과 교차하기 위하여, 하부 교차 세그먼트(406a'')는 제2 비트 라인(516)의 아래에서 교차하고, 상부 교차 세그먼트(406b'')는 제1 비트 라인(514)위에서 교차한다. 또한, 일부 실시형태들에서, 하부 교차 세그먼트(406a'')는 Vss 라인(206'') 위에서 교차하고, 그리고/또는 플라이 비트 라인 세그먼트들(122''') 중 하나의 아래에서 교차한다.
일부 실시형태들에서, 하부 교차 세그먼트(406a'')는 비아 1 층(즉, V1) 및 비아 2 층(즉, V2)에 걸쳐 이어지는 제1 비아(504a')를 통해 금속 0 층(즉, M0)으로부터 금속 2 층(즉, M2)로 스텝 업 하고, 그 다음으로, 비아 2 층에서의 제2 비아(506a')를 통해 금속 1 층(즉, M1)으로 스텝 다운한다. 금속 1 층에서는, 비아 1 층에서의 제3 비아(508')를 통해 금속 0 층으로 다시 스텝 다운하기 전에, 하부 교차 세그먼트(406a'')가 Vss 라인(206'') 위에서, 그리고/또는 플라이 비트 라인 세그먼트들(122''') 중 하나의 아래에서 교차한다. 일단 다시 금속 0 층으로 다운 하면, 하부 교차 세그먼트(406a'')는 상부 교차 세그먼트(406b'') 아래에서 통과한다. 더 한층, 일부 실시형태들에서, 상부 교차 세그먼트(406b'')는 비아 2 층에서의 제4 비아(506b')를 통해 금속 2 층으로부터 금속 1 층으로 스텝 다운한다.
도 5d를 참조하면, 도 5a의 열 내의 하단 트위스트 셀(404'')의 일부 실시형태들의 또 다른 단면도(500D)가 제공된다. 하단 트위스트 셀(404'')은 플라이 비트 라인 세그먼트들(122'')을 생략함으로써, 도 5a의 열 내의 하단 트위스트 셀들(404', 405')의 각각 뿐만 아니라, 도 5a의 열 내의 상단 트위스트 셀들(402', 403')의 각각을 나타낸다. 또한, 다른 단면도(500D)는 예를 들어, 하단 트위스트 셀(404'')의 상부 교차 세그먼트(406b''')를 따라 연장되는 도 5a에서의 라인 C-C'을 따라 취해질 수도 있다. 예시된 바와 같이, BEOL 상호접속 구조체(210)의 금속 층들 M0, M1, M2 및 비아 층들 V1, V2은 하단 트위스트 셀(404'')을 규정하기 위하여 적층된다. 하단 트위스트 셀(404'')은 하부 교차 세그먼트(406a''') 및 상부 교차 세그먼트(406b''')를 포함한다.
하부 교차 세그먼트(406a''')는 제1 비트 라인(514')(예컨대, 도 5a의 BLx,BT,B)의 일부이고, 상부 교차 세그먼트(406b''')는 제2 비트 라인(516')(예컨대, 도 5a의 BLx ,BT,A)의 일부이다. 또한, 하부 교차 세그먼트(406a''') 및 상부 교차 세그먼트(406b''')는 복수의 금속 라인들(518') 및 비아들(520')로 이루어진다. 제1 및 제2 비트 라인들(514', 516')과 교차하기 위하여, 하부 교차 세그먼트(406a''')는 제2 비트 라인(516') 아래에서 교차하고, 상부 교차 세그먼트(406b''')는 제1 비트 라인(514') 위에서 교차한다. 또한, 일부 실시형태들에서, 상부 교차 세그먼트(406a''')는 Vss 라인(206') 위에서, 그리고/또는 플라이 비트 라인 세그먼트들(122'') 중 하나의 아래에서 교차한다.
일부 실시형태들에서, 상부 교차 세그먼트(406b''')는 비아 1 층(즉, V1) 및 비아 2 층(즉, V2)에 걸쳐 이어지는 제1 비아(504b'')를 통해 금속 0 층(즉, M0)으로부터 금속 2 층(즉, M2)로 스텝 업하고, 그 다음으로, 하부 교차 세그먼트(406a''') 위에서 교차한다. 하부 교차 세그먼트(406a''')의 위에서 교차한 후, 상부 교차 세그먼트(406b''')는 비아 2 층에서의 제2 비아(506b'')를 통해 금속 1 층(즉, M1)으로 스텝 다운한다. 금속 1 층에서는, 비아 2 층에서의 제3 비아(510')를 통해 금속 2 층으로 다시 스텝 업하기 전에, 상부 교차 세그먼트(406b''')가 Vss 라인(206') 위에서, 그리고/또는 플라이 비트 라인 세그먼트들(122'') 중 하나의 아래에서 교차한다. 일단 다시 금속 2 층으로 업 하면, 상부 교차 세그먼트(406b''')는 비아 1 층 및 비아 2 층에 걸쳐 이어지는 제4 비아(512')를 통해 금속 2 층으로부터 금속 0 층으로 스텝 다운한다. 또한, 일부 실시형태들에서, 하부 교차 세그먼트(406a''')는 비아 1 층에서의 제5 비아(508'')를 통해 금속 1 층으로부터 금속 0 층으로 스텝 다운한다.
도 6을 참조하면, I/O가 DP SRAM 장치(102)의 양 측부들 사이에 분포되는 도 1의 DP SRAM 장치(102)의 일부 다른 실시형태들의 블록도(600)가 제공된다. 예시된 바와 같이, DP SRAM 장치(102)는 상단 포트 A 비트 라인들(118a)의 세트, 상단 포트 B 비트 라인들(118b)의 세트, 하단 포트 A 비트 라인들(120a)의 세트, 및 하단 포트 B 비트 라인들(120b)의 세트를 포함한다. 상단 포트 A 비트 라인들(118a)은 각각의 열에 대한 한 쌍의 CBL들(예컨대, BLX,TP,A/BL'X,TP,A)을 포함하고, 상단 포트 B 비트 라인들(118b)은 각각의 열에 대한 한 쌍의 CBL들(예컨대, BLX ,TP,B/BL'X ,TP,B)을 포함한다. 유사하게, 하단 포트 A 비트 라인들(120a)은 각각의 열에 대한 한 쌍의 CBL들(예컨대, BLX ,BT,A/BL'X ,BT,A)을 포함하고, 하단 포트 B 비트 라인들(120b)은 각각의 열에 대한 한 쌍의 CBL들(예컨대, BLX,BT,B/BL'X,BT,B)을 포함한다.
하단 포트 A 비트 라인들(120a)은 개개의 열들 내에 있는 하단 메모리 셀 서브어레이(110)의 메모리 셀들(예컨대, MC2,M+1 또는 MCX,N)과 전기적으로 결합한다. 또한, 하단 포트 A 비트 라인들(120a)은 각각 포트 A 플라이 비트 라인 세그먼트(122a), 포트 A 로컬 비트 라인 세그먼트(124a), 및 포트 A 점프 셀(126a)을 포함한다. 포트 A 플라이 비트 라인 세그먼트들(122a)은 개개의 열들을 따라, 메모리 셀 어레이(104)의 제1 측부로부터 연장되고, 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에서 종단된다. 포트 A 로컬 비트 라인 세그먼트들(124a)은 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이로부터, 개개의 열들을 따라, 제1 측부와 반대인 메모리 셀 어레이(104)의 제2 측부로 연장된다. 포트 A 점프 셀들(126a)은 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에 있고, 포트 A 플라이 비트 라인 세그먼트들(122a)을 각각 포트 A 로컬 비트 라인 세그먼트들(124a)과 전기적으로 결합한다.
상단 포트 B 비트 라인들(118b)은 개개의 열들 내에 있는 상단 메모리 셀 서브어레이(108)의 메모리 셀들(예컨대, MC2,1 또는 MCX,M)과 전기적으로 결합한다. 또한, 상단 포트 B 비트 라인들(118b)은 각각 포트 B 플라이 비트 라인 세그먼트(122b), 포트 B 로컬 비트 라인 세그먼트(124b), 및 포트 B 점프 셀(126b)을 포함한다. 포트 B 플라이 비트 라인 세그먼트들(122b)은 개개의 열들을 따라, 메모리 셀 어레이(104)의 제2 측부로부터 연장되고, 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에서 종단된다. 포트 B 로컬 비트 라인 세그먼트들(124b)은 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이로부터, 개개의 열들을 따라, 메모리 셀 어레이(104)의 제1 측부로 연장된다. 포트 B 점프 셀들(126b)은 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에 있고, 포트 B 플라이 비트 라인 세그먼트들(122b)을 각각 포트 B 로컬 비트 라인 세그먼트들(124b)과 전기적으로 결합한다.
상단 포트 A 비트 라인들(118a)은 개개의 열들을 따라, 메모리 셀 어레이(104)의 제1 측부로부터 측방향으로 연장되고, 행 M과 포트 A 점프 셀들(126a) 사이에서 종단된다. 유사하게, 하단 포트 B 비트 라인들(120b)은 개개의 열들을 따라, 메모리 셀 어레이(104)의 제2 측부로부터 측방향으로 연장되고, 행 M+1과 포트 B 점프 셀들(126b) 사이에서 종단된다. 상단 포트 A 비트 라인들(118a)은 개개의 열들 내에 있는 상단 메모리 셀 서브어레이(108)의 메모리 셀들(예컨대, MCX ,1 또는 MC2 ,M)과 전기적으로 결합하고, 하단 포트 B 비트 라인들(120b)은 개개의 열들 내에 있는 하단 메모리 셀 서브어레이(110)의 메모리 셀들(예컨대, MCX ,N 또는 MC1 ,M+1)과 전기적으로 결합한다.
포트 A I/O 어레이(130a)는 메모리 셀 어레이(104)의 제1 측부 상에 있고, 워드 라인들(112)에 의해 액세스된 메모리 셀들로부터 판독하고 그리고/또는 메모리 셀들에 기록하기 위하여 상단 포트 A 비트 라인들(118a) 및 하단 포트 A 비트 라인들(120a)을 이용하도록 구성된다. 일부 실시형태들에서, 포트 A I/O 어레이(130a)는 판독된 데이터를 메모리 셀 어레이(104)의 제1 측부 상의 포트 A 데이터 신호(132a)로 각각 출력하고 그리고/또는 포트 A 데이터 신호(132a)로부터의 데이터를 기록하도록 구성된다. 포트 A I/O 어레이(130a)는 포트 A 제어 신호들(136a)을 통해 각각 제어기(134)에 의해 제어되고, 복수의 포트 A I/O 셀들(138a)을 포함한다.
포트 B I/O 어레이(130b)는 메모리 셀 어레이(104)의 제2 측부 상에 있고, 워드 라인들(112)에 의해 액세스된 메모리 셀들로부터 판독하고 그리고/또는 메모리 셀들에 기록하기 위하여 상단 포트 B 비트 라인들(118b) 및 하단 포트 B 비트 라인들(120b)을 이용하도록 구성된다. 일부 실시형태들에서, 포트 B I/O 어레이(130b)는 판독된 데이터를 메모리 셀 어레이(104)의 제2 측부 상의 포트 B 데이터 신호(132b)에 출력하고 그리고/또는 포트 B 데이터 신호(132b)로부터의 데이터를 기록하도록 구성된다. 포트 B I/O 어레이(130b)는 포트 B 제어 신호들(136b)을 통해 제어기(134)에 의해 제어되고, 복수의 포트 B I/O 셀들(138b)을 포함한다.
포트 A 및 B I/O 셀들(138a, 138b)은 메모리 셀 어레이(104)의 열들에 대응하고, I/O<열>,<포트>로서 라벨이 붙여진다. 또한, 포트 A 및 B I/O 셀들(138a, 138b)은 대응하는 열들의 상단 및 하단 비트 라인들과 전기적으로 결합된다. 예를 들어, 포트 A I/O 셀들(138a)은 상단 포트 A 비트 라인들(118a)(예컨대, BL'X,TP,A) 및 하단 포트 A 비트 라인들(120a)(예컨대, BL1 ,BT,A)과 전기적으로 결합되는 반면, 포트 B I/O 셀들(138b)은 상단 포트 B 비트 라인들(118b)(예컨대, BL'2,TP,B) 및 하단 포트 B 비트 라인들(120b)(예컨대, BL'X ,BT,B)과 전기적으로 결합된다. 포트 A 및 B I/O 셀들(138a, 138b)은 각각 선택 회로(140) 및 판독/기록(R/W) 회로(142)를 포함한다.
선택 회로들(140)은 어드레스 신호들(116) 상의 Y-비트 어드레스들에 대응하는 CBL들의 쌍들(예컨대, BL1 ,TP,A / BL'1 ,TP,A)을 선택하도록 구성된다. 일부 실시형태들에서, 선택 회로들(140)은 각각 개개의 상단 비트 라인들(즉, 상단 메모리 셀 서브어레이(108)의 비트 라인들)과 개개의 하단 비트 라인들(즉, 하단 메모리 셀 서브어레이(110)의 비트 라인들) 사이에서 선택하도록 구성된 한 쌍의 서브어레이 멀티플렉서들(144)을 포함한다. 도 1 및 도 4의 실시형태들과 대조적으로, 포트 멀티플렉서들(예컨대, 도 1 및 도 4의 포트 멀티플렉서들(146))은 유리하게도, 각각의 포트가 I/O 어레이로서 가지므로 생략될 수도 있다. R/W 회로들(142)은 각각 포트들에 대한 R/W 신호들(148)에 기초하여 CBL들의 선택된 쌍들에 대응하는 액세스된 메모리 셀들로부터 판독하거나 액세스된 메모리 셀들에 기록하도록 구성된다. 또한, 일부 실시형태들에서, R/W 회로들(142)은 액세스된 메모리 셀들로부터 판독된 데이터를 포트 A 및 B 데이터 신호들(132a, 132b)에 출력하고, 그리고/또는 포트 A 및 B 데이터 신호들(132a, 132b) 상의 데이터 입력을 액세스된 메모리 셀들에 기록하도록 구성된다.
일부 실시형태들에서, 포트 A 데이터 신호들(132a)은 포트 A 열 검출기(150a)를 통해 포트 A I/O 어레이들(130a)에 전달되고, 포트 B 데이터 신호들(132b)은 포트 B 열 검출기(150b)를 통해 포트 B I/O 어레이들(130b)에 전달된다. 포트 A 및 B 열 검출기들(150a, 150b)은 포트 A 및 B 데이터 신호들(132a, 132b)을 Y-비트 어드레스들에 대응하는 포트 A 및 B I/O 셀들(138a, 138b)에 각각 전기적으로 결합하도록 구성된다. 예를 들어, 포트 A 어드레스 신호(즉, ADDRA) 상의 Y-비트 어드레스가 열들 1 내지 X에서의 메모리 셀들을 식별할 경우, 포트 A 열 디코더(150a)는 포트 A 데이터 신호(132a)(즉, DATAA) 상의 비트들 1 내지 X를 각각 열들 1 내지 X에 대한 포트 A I/O 셀들(예컨대, I/O1,A 내지 I/OX,A)로 전달할 수도 있다.
도 7a를 참조하면, 도 6의 DP SRAM 장치(102)의 열 내의 비트 라인들(118a', 118b', 120a', 120b')의 일부 실시형태들의 레이아웃 도면(700A)이 제공된다. 예시된 바와 같이, 도 7a는 I/O가 열의 양 단부들 사이에 분포되는 도 2a의 변형이다. 예를 들어, 포트 A I/O는 열의 제1 단부 상에 있고, 포트 B I/O는 제1 단부와 반대인 열의 제2 단부 상에 있다.
하단 포트 A 비트 라인들(120a')(예컨대, BLx ,BT,A/BL'x ,BT,A)은 열의 제1 단부 상의 포트 A 서브어레이 멀티플렉서들(144a')로부터, 열을 따라 측방향으로, 열의 제2 단부로 연장된다. 또한, 하단 포트 A 비트 라인들(120a')은 각각 포트 A 플라이 비트 라인 세그먼트(122a'), 포트 A 로컬 비트 라인 세그먼트(124a'), 및 포트 A 점프 셀(126a')을 포함한다. 포트 A 플라이 비트 라인 세그먼트들(122a')은 상단 메모리 셀 서브어레이(108) 위에서 연장되고, 포트 A 로컬 비트 라인 세그먼트들(124a')은 하단 메모리 셀 서브어레이(110)에서의 메모리 셀들과 전기적으로 결합하기 위하여 하단 메모리 셀 서브어레이(110) 위에서 연장된다.
유사하게, 상단 포트 B 비트 라인들(118b')(예컨대, BLx ,TP,B/BL'x ,TP,B)은 열의 제2 단부 상의 포트 B 서브어레이 멀티플렉서들(144b')로부터, 열을 따라 측방향으로, 제1 단부로 연장된다. 또한, 상단 포트 B 비트 라인들(118b')은 각각 포트 B 플라이 비트 라인 세그먼트(122b'), 포트 B 로컬 비트 라인 세그먼트(124b'), 및 포트 B 점프 셀(126b')을 포함한다. 포트 B 플라이 비트 라인 세그먼트들(122b')은 하단 메모리 셀 서브어레이(110) 위에서 연장되고, 포트 B 로컬 비트 라인 세그먼트들(124b')은 상단 메모리 셀 서브어레이(108)에서의 메모리 셀들과 전기적으로 결합하기 위하여 상단 메모리 셀 서브어레이(108) 위에서 연장된다.
일부 실시형태들에서, 포트 A 및 B 플라이 비트 라인 세그먼트들(122a', 122b')은 포트 A 및 B 로컬 비트 라인 세그먼트들(124a', 124b')과는, BEOL 상호접속 구조체의 동일한 금속 층 내에 있다. 예를 들어, 포트 A 및 B 플라이 비트 라인 세그먼트들(122a', 122b') 및 포트 A 및 B 로컬 비트 라인 세그먼트들(124a', 124b')은 금속 2 층 내에 있을 수도 있다. 대안적으로, 다른 실시형태들에서, 포트 A 및 B 플라이 비트 라인 세그먼트들(122a', 122b')은 포트 A 및 B 로컬 비트 라인 세그먼트들(124a', 124b')과는, BEOL 상호접속 구조체의 상이한 금속 층 내에 있다. 예를 들어, 포트 A 및 B 플라이 비트 라인 세그먼트들(122a', 122b')은 금속 2 층 내에 있을 수도 있고, 포트 A 및 B 로컬 비트 라인 세그먼트들(124a', 124b')은 금속 0 층 내에 있을 수도 있다.
포트 A 점프 셀들(126a')은 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에 있고, 포트 A 플라이 비트 라인 세그먼트들(122a')을 각각 포트 A 로컬 비트 라인 세그먼트들(124a')에 전기적으로 결합한다. 유사하게, 포트 B 점프 셀들(126b')은 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에 있고, 포트 B 플라이 비트 라인 세그먼트들(122b')을 각각 포트 A 로컬 비트 라인 세그먼트들(124b')과 전기적으로 결합한다. 또한, 포트 A 점프 셀들(126a')은 각각 포트 A 전환 비트 라인 세그먼트(203a')를 포함하고, 포트 B 점프 셀들(126b')은 각각 포트 B 전환 비트 라인 세그먼트(203b')를 포함한다. 포트 A 및 B 전환 비트 라인 세그먼트들(203a', 203b')은 제2 비아들(204)을 통해 포트 A 및 B 플라이 비트 라인 세그먼트들(122a', 122b') 및 포트 A 및 B 로컬 비트 라인 세그먼트들(124a', 124b')에 전기적으로 결합한다. 일부 실시형태들에서, 포트 A 및 B 플라이 비트 라인 세그먼트들(122a', 122b')은 제1 금속 층(예컨대, 금속 2 층) 내에 있고, 포트 A 및 B 로컬 비트 라인 세그먼트들(124a', 124b')은 제2 금속 층(예컨대, 금속 0 층) 내에 있고, 포트 A 및 B 전환 비트 라인 세그먼트들(203a', 203b')은 제1 및 제2 금속 층들 사이의 제3 금속 층(예컨대, 금속 1 층) 내에 있다.
상단 포트 A 비트 라인들(118a')(예컨대, BLx ,TP,A/BL'x ,TP,A)은 열을 따라 측방향으로, 각각 포트 A 서브어레이 멀티플렉서들(144a')로부터 연장되고, 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에서 종단된다. 또한, 상단 포트 A 비트 라인들(118a')은 상단 메모리 셀 서브어레이(108)에서의 메모리 셀들(106a')과 전기적으로 결합한다. 유사하게, 하단 포트 B 비트 라인들(120b')(예컨대, BLx ,BT,B/BL'x ,BT,B)은 열을 따라 측방향으로, 각각 포트 B 서브어레이 멀티플렉서들(144b')로부터 연장되고, 상단 및 하단 메모리 셀 서브어레이들(108, 110) 사이에서 종단된다. 또한, 하단 포트 B 비트 라인들(120b')은 하단 메모리 셀 서브어레이(110)에서의 메모리 셀들(106b')과 전기적으로 결합한다.
일부 실시형태들에서, 상단 포트 A 비트 라인들(118a') 및 하단 포트 B 비트 라인들(120b')은 포트 A 및 B 로컬 비트 라인 세그먼트들(124a', 124b')과는, BEOL 상호접속 구조체의 동일한 금속 층을 따라 연장된다. 또한, 일부 실시형태들에서, 상단 포트 A 비트 라인들(118a') 및 하단 포트 B 비트 라인들(120b')은 포트 A 및 B 플라이 비트 라인 세그먼트들(122a', 122b')과는, BEOL 상호접속 구조체의 동일한 금속 층을 따라 연장된다. 더 한층, 일부 실시형태들에서, 상단 포트 A 비트 라인들(118a') 및 하단 포트 B 비트 라인들(120b')은 포트 A 및 B 플라이 비트 라인 세그먼트들(122a', 122b') 및/또는 포트 A 및 B 로컬 비트 라인 세그먼트들(124a', 124b')과는, BEOL 상호접속 구조체의 상이한 금속 층을 따라 연장된다. 예를 들어, 상단 포트 A 비트 라인들(118a') 및 하단 포트 B 비트 라인들(120b')은 포트 A 및 B 로컬 비트 라인 세그먼트들(124a', 124b')을 갖는 금속 0 층을 따라 연장될 수도 있고, 포트 A 및 B 플라이 비트 라인 세그먼트들(122a', 122b')은 금속 2 층을 따라 연장될 수도 있다.
레이아웃 도면(700A)에 의해 또한 예시된 바와 같이, 하나 이상의 Vss 라인들(206)은 열의 제1 단부로부터 열의 제2 단부로 측방향으로 연장되고, 열의 메모리 셀들(106a', 106b')(예컨대, MCx ,1 내지 MCx ,N)과 전기적으로 결합한다. 일부 실시형태들에서, Vss 라인(들)(206)은 금속 0 층에서 측방향으로 연장되고 그리고/또는 포트 A 플라이 비트 라인 세그먼트들(예컨대, BLx ,BT,A 및 BL'x ,BT,A의 플라이 비트 라인 세그먼트들)에 의해 중첩된다. 대안적으로, 일부 실시형태들에서, Vss 라인(들)(206)은 금속 2 층에서 측방향으로 연장되고 그리고/또는 포트 A 플라이 비트 라인 세그먼트들(예컨대, BLx ,BT,A 및 BL'x ,BT,A의 플라이 비트 라인 세그먼트들)과 중첩한다.
도 7b를 참조하면, 도 7a의 열 내의 점프 셀들(126a'', 126b'')의 일부 실시형태들의 단면도(700B)가 제공된다. 단면도(700B)는 예를 들어, 도 7a에서의 라인 A-A'을 따라 취해질 수도 있고, 점프 셀들(126a'', 126b'')은 도 7a의 열 내의 점프 셀(126a', 126b')을 나타낸다.
예시된 바와 같이, 금속 층들 M0, M1, M2 및 비아 층들 V1, V2은 하단 포트 A 비트 라인(120a'') 및 상단 포트 B 비트 라인(118b'')을 규정한다. 하단 포트 A 비트 라인(120a'') 및 상단 포트 B 비트 라인(118b'')은 각각 플라이 비트 라인 세그먼트(122a'', 122b''), 전환 비트 라인 세그먼트(203a', 203b'), 및 로컬 비트 라인 세그먼트(124a'', 124b'')를 포함한다. 플라이 비트 라인 세그먼트(122a'', 122b'')는 로컬 비트 라인 세그먼트(124a'', 124b'')와는 상이한 금속 층 내에 있고, 전환 비트 라인 세그먼트(203a', 203b')는 상이한 금속 층들 사이의 금속 층에 있다. 예를 들어, 플라이 비트 라인 세그먼트(122a'', 122b'')는 금속 2 층(즉, M2) 내에 있을 수도 있고, 전환 비트 라인 세그먼트(203a', 203b')는 금속 1 층(즉, M1) 내에 있을 수도 있고, 로컬 비트 라인 세그먼트(124a'', 124b'')는 금속 0 층(즉, M0) 내에 있을 수도 있다. 또한, 하단 포트 A 비트 라인(120a'') 및 상단 포트 B 비트 라인(118b'')은 각각 제1 비아(204a') 및 제2 비아(204b')를 포함한다. 제1 비아(204a')는 예를 들어, 비아 1 층(즉, V1)에서 로컬 비트 라인 세그먼트(124a'', 124b'')를 전환 비트 라인 세그먼트(203a', 203b')에 전기적으로 결합한다. 제2 비아(204b')는 예를 들어, 비아 2 층(즉, V2)에서 전환 비트 라인 세그먼트(203a', 203b')를 플라이 비트 라인 세그먼트(122a'', 122b'')에 전기적으로 결합한다.
도 8을 참조하면, 도 6의 DP SRAM 장치(102)의 일부 다른 실시형태들의 블록도(800)가 제공된다. 예시된 바와 같이, 포트 A 및 포트 B에 대한 I/O는 도 6에 관련하여 예약된다. 또한, 상단 비트 라인들(118a, 118b)은 각각 행 1과 행 M 사이의 상단 트위스트 셀들(402, 403)을 포함하고, 하단 비트 라인들(120a, 120b)은 각각 행 M+1과 행 N 사이의 하단 트위스트 셀들(404, 405)을 포함한다. 상단 및 하단 트위스트 셀들(402, 403, 404, 405)은 한 쌍의 이웃하는 비트 라인들을 트위스트하도록 각각 구성되고, 한 쌍의 교차 세그먼트들(406)로 각각 이루어진다. 또한, 상단 및 하단 트위스트 셀들(402, 403, 404, 405)은 도 4에 관하여 설명된 바와 같이 구성된다. 일부 실시형태들에서, 상단 트위스트 셀들(402, 403)의 각각은 상단 트위스트 셀의 이웃하는 비트 라인들 사이에서 측방향으로 이격된 포트 B 플라이 비트 라인 세그먼트들(122b) 중 하나(예컨대, BL'X ,BT,B의 플라이 비트 라인 세그먼트)를 가지고, 그리고/또는 하단 트위스트 셀들(404, 405)의 각각은 하단 트위스트 셀의 이웃하는 비트 라인들 사이에서 측방향으로 이격된 포트 A 플라이 비트 라인 세그먼트들(122a) 중 하나(예컨대, BL1 ,BT,A의 플라이 비트 라인 세그먼트)를 가진다.
도 9a를 참조하면, 도 8의 DP SRAM 장치(102)의 열 내의 비트 라인들(118a', 118b', 120a', 120b')의 일부 실시형태들의 레이아웃 도면(900A)이 제공된다. 예시된 바와 같이, 도 9a는 포트 A 및 포트 B에 대한 I/O가 예약되는 도 7a의 변형이다. 또한, 상단 비트 라인들(118a', 118b')은 상단 메모리 셀 서브어레이(108) 위에 상단 트위스트 셀들(402', 403')을 포함하고, 하단 비트 라인들(120a', 120b')은 하단 메모리 셀 서브어레이(110) 위에 하단 트위스트 셀들(404', 405')을 포함한다. 상단 및 하단 트위스트 셀들(402', 403', 404', 405')은 개개의 쌍의 이웃하는 비트 라인들을 트위스트하도록 각각 구성되고, 하부 교차 세그먼트(406a') 및 상부 교차 세그먼트(406b')로 각각 이루어진다. 또한, 상단 및 하단 트위스트 셀들(402', 403', 404', 405')은 도 5a에서 설명된 바와 같이 구성된다.
일부 실시형태들에서, 상단 트위스트 셀들(402', 403')의 각각은 상단 트위스트 셀의 이웃하는 비트 라인들(예컨대, BL'x ,TP,A / BL'x ,TP,B) 사이에서 측방향으로 이격된 포트 B 플라이 비트 라인 세그먼트들(122b') 중 하나(예컨대, BL'x,BT,B의 플라이 비트 라인 세그먼트)를 가지고, 그리고/또는 하단 트위스트 셀들(404', 405')의 각각은 하단 트위스트 셀의 이웃하는 비트 라인들(예컨대, BL'x,BT,A 및 BL'x ,BT,B) 사이에서 측방향으로 이격된 포트 A 플라이 비트 라인 세그먼트들(122a') 중 하나(예컨대, BL'x ,TP,A의 플라이 비트 라인 세그먼트)를 가진다. 또한, 일부 실시형태들에서, 상단 및 하단 트위스트 셀들(402', 403', 404', 405')의 각각은 트위스트 셀의 이웃하는 비트 라인들(예컨대, BL'x ,BT,A 및 BL'x ,BT,B) 사이에서 측방향으로 이격된 Vss 라인(들)(206) 중 하나를 가진다.
도 9b를 참조하면, 도 9a의 열 내의 점프 셀들(126a'', 126b'')의 일부 실시형태들의 단면도(900B)가 제공된다. 단면도(900B)는 예를 들어, 도 9a에서의 라인 A-A'을 따라 취해질 수도 있고, 점프 셀들(126a'', 126b'')은 도 9a의 열 내의 점프 셀(126a', 126b')을 나타낸다. 예시된 바와 같이, 도 9b는, 도 9a의 상단 및 하단 트위스트 셀들(402', 403', 404', 405')과 통합하기 위하여, 포트 A 점프 셀(126a'')이 상단 포트 A 비트 라인(118a'')을 따라 배열되고, 포트 B 점프 셀(126b'')이 하단 포트 B 비트 라인(120b'')을 따라 배열되는 도 7b의 변형이다.
도 9c를 참조하면, 도 9a의 열 내의 하단 트위스트 셀(405'')의 일부 실시형태들의 단면도(900C)가 제공된다. 하단 트위스트 셀(405'')은 도 9a의 열 내의 하단 트위스트 셀(404', 405')의 각각 뿐만 아니라, 도 9a의 열 내의 상단 트위스트 셀들(402', 403')의 각각을 나타낸다. 또한, 단면도(900C)는 예를 들어, 하단 트위스트 셀(404'')의 하부 교차 세그먼트(406a'')를 따라 연장되는 도 9a에서의 라인 B-B'을 따라 취해질 수도 있다. 예시된 바와 같이, 도 9c는, 하단 트위스트 셀(405'')이 열의 양 측부들 상에서 각각 포트 A 및 B I/O를 수용하도록 수정되었던 도 5c의 변형이다. 도 5c의 실시형태와 대조적으로, 도 9c의 실시형태들은 단일 플라이 비트 라인 세그먼트(122a''')를 가진다.
도 9d를 참조하면, 도 9a의 열 내의 하단 트위스트 셀(404'')의 일부 실시형태들의 또 다른 단면도(900D)가 제공된다. 하단 트위스트 셀(404'')은 도 9a의 열 내의 하단 트위스트 셀(404', 405')의 각각 뿐만 아니라, 도 9a의 열 내의 상단 트위스트 셀들(402', 403')의 각각을 나타낸다. 또한, 단면도(900D)는 예를 들어, 하단 트위스트 셀(404'')의 상부 교차 세그먼트(406b''')를 따라 연장되는 도 9a에서의 라인 C-C'을 따라 취해질 수도 있다. 예시된 바와 같이, 도 9d는, 하단 트위스트 셀(404'')이 열의 양 측부들 상에서 각각 포트 A 및 B I/O를 수용하도록 수정되었던 도 5d의 변형이다. 도 5d의 실시형태와 대조적으로, 도 9d의 실시형태들은 단일 플라이 비트 라인 세그먼트(122a'')를 가진다.
도 10a를 참조하면, 멀티-뱅크 DP SRAM 장치(1002)의 일부 실시형태들의 블록도(1000A)가 제공된다. 예시된 바와 같이, 멀티-뱅크 DP SRAM 장치(1002)는 L개의 메모리 뱅크들(1004)을 포함하고, 여기서, L은 0 보다 더 큰 정수이다. L개의 메모리 뱅크들(1004)은 메모리 셀들의 N개의 행들 및 메모리 셀들의 X개의 열들을 각각 가지는 메모리 셀 어레이들이다. N 및 X는 제로보다 더 큰 정수들이고, 예를 들어, L개의 메모리 뱅크들(1004)에 걸쳐 동일할 수도 있다. 또한, L개의 메모리 뱅크들(1004)은 각각 도 1 또는 도 4의 메모리 셀 어레이(104)와는 메모리 셀들 및 비트 라인들의 동일한 구성을 가진다.
L개의 메모리 뱅크들(1004)은 각각 상단 메모리 셀 서브어레이(1006), 하단 메모리 셀 서브어레이(1008), 및 점프 셀들(1010)을 포함한다. 또한, 일부 실시형태들에서, L개의 메모리 뱅크들(1004)은 각각 상단 트위스트 셀들(1012) 및 하단 트위스트 셀들(1014)을 포함한다. 상단 및 하단 메모리 셀 서브어레이들(1006, 1008)은 도 1 또는 도 4의 상단 및 하단 메모리 셀 서브어레이들(108, 110)과 동일한 방식으로 구성된다. 이와 같이, 상단 메모리 셀 서브어레이들(1006)은 L개의 메모리 뱅크들(1004)의 행들 1 내지 M에서의 메모리 셀들을 수용하고, 하단 메모리 셀 서브어레이들(1006)은 L개의 메모리 뱅크들(1004)의 행들 M+1 내지 N에서의 메모리 셀들을 수용하고, 여기서, M은 제로보다 더 크고 N보다 더 작은 정수이다.
점프 셀들(1010)은 상단 및 하단 메모리 셀 서브어레이들(1006, 1008) 사이에 있고, 예를 들어, 도 1 또는 도 4의 점프 셀들(126)과 동일한 방식으로 구성될 수도 있다. 상단 트위스트 셀들(1012)은 상단 메모리 셀 서브어레이들(1006) 내에 있고, 예를 들어, 도 4의 상단 트위스트 셀들(402, 403)과 동일한 방식으로 구성될 수도 있다. 하단 트위스트 셀들(1014)은 하단 메모리 셀 서브어레이들(1008) 내에 있고, 예를 들어, 도 4의 하단 트위스트 셀들(404, 405)과 동일한 방식으로 구성될 수도 있다.
유리하게도, L개의 메모리 뱅크들(1004)은 각각 도 1 또는 도 4의 메모리 셀 어레이(104)와는, 메모리 셀들 및 비트 라인들의 동일한 구성을 가지므로, 멀티-뱅크 DP SRAM 장치(1002)는 상단 메모리 셀 서브어레이들(1006) 및 하단 메모리 셀 서브어레이들(1008)에 대한 별도의 비트 라인들을 이용한다. 이것은 비트 라인들 상의 낮은 부하들을 초래하여, L개의 메모리 뱅크들(1004)이 더 클 수도 있다. 또한, 큰 메모리 뱅크들은 멀티-뱅크 DP SRAM 장치(1002)가 작은 면적(예컨대, 작은 풋프린트(footprint))을 가지도록 한다. 즉, 주어진 메모리 크기에 대하여, 약간 큰 메모리 뱅크들은 많은 작은 메모리 뱅크들보다 더 작은 면적을 이용한다.
워드 라인들(1016)의 세트는 L개의 메모리 뱅크들(1004)에 의해 공유되고, 행-대-행에 기초하여 L개의 메모리 뱅크들(1004)의 메모리 셀들에 대한 액세스를 가능하게 한다. 워드 라인들(1016)은 각각의 행에 대한 포트 A 워드 라인(예컨대, WL1 ,A) 및 각각의 행에 대한 포트 B 워드 라인(예컨대, WL1 ,B)을 포함한다. 또한, 워드 라인들(1016)은 L개의 메모리 뱅크들(1004)의 각각에 대한 개개의 행들에서의 메모리 셀들과 전기적으로 결합하기 위하여, 행 디코더(1018)로부터, 개개의 행들을 따라 측방향으로 연장된다. 행 디코더(1018)는 각각 포트 A 및 포트 B에 대한 어드레스 신호들(1020)에 기초하여 워드 라인들(1016)을 선택적으로 인에이블하도록 구성된다. 어드레스 신호들(116)은 개개의 Y-비트 어드레스들을 반송하고, 여기서, Y는 제로보다 더 큰 정수이다.
L개의 메모리 뱅크들(1004)에 대응하는 복수의 I/O 어레이들(1022)은 워드 라인들(1016) 및 행 디코더(1018)에 의해 액세스된 메모리 셀들로부터 판독하고 그리고/또는 메모리 셀들에 기록하기 위하여 L개의 메모리 뱅크들(1004)의 비트 라인들을 이용하도록 구성된다. 또한, I/O 어레이들(1022)은 액세스된 메모리 셀들로부터 판독된 데이터를 각각 포트 A 및 포트 B에 대하여 데이터 신호들(1024)에 출력하고, 그리고/또는 데이터 신호들(1024) 상의 데이터 입력을 액세스된 메모리 셀들에 기록하도록 구성된다. 데이터 신호들(1024)은 Z 비트 데이터 값들을 반송하고, 여기서, Z는 제로보다 큰 정수이다. I/O 어레이들(1022)은 I/O 셀들(도시되지 않음)로 이루어지고, 도 1 또는 도 4의 I/O 어레이(130)로서 각각 구성된다.
일부 실시형태들에서, 데이터 신호들(1024)은 열 디코더(1026)를 통해 I/O 어레이들(1022)로 전달한다. 열 디코더(1026)는 데이터 신호들(1024)을, Y-비트 어드레스들에 대응하는 I/O 셀들에 전기적으로 결합하도록 구성된다. 예를 들어, 포트의 (예컨대, ADDRA 상의) Y-비트 어드레스는 일련의 Z개의 메모리 뱅크들(예컨대, 메모리 뱅크들 1 내지 Z)에 걸쳐 확산된 Z개의 메모리 셀들을 식별할 수도 있고, 여기서, 메모리 셀들은 대응하는 메모리 뱅크들에서 동일한 행 및 동일한 열에 있다. 이 예에서, 열 디코더(1026)는 포트에 대한 데이터 신호(예컨대, DATAA)의 비트들 1 내지 Z을 Z개의 메모리 셀들에 대한 I/O 셀들에 전기적으로 결합한다.
제어기(1028)는 포트 A 및 포트 B 상에서의 판독 및/또는 기록 동작들을 수행하기 위하여, I/O 어레이들(1022)과, 일부 실시형태들에서, 행 디코더(1018) 및/또는 열 디코더(1026)를 제어하도록 구성된다. 이러한 제어는 각각 포트 A 및 포트 B에 대한 R/W 신호들(1030)뿐만 아니라, 어드레스 신호들(1020)에 기초한다. 예를 들어, 포트 A Y-비트 어드레스에 대응하는 메모리 셀들의 행은 포트 A 워드 라인(예컨대, WLM ,A)을 통해 액세스될 수도 있다. 그 후에, 포트 A Y-비트 어드레스에 대응하는 포트 A 비트 라인들(도시되지 않음)이 선택될 수도 있고, 판독 또는 기록 동작은 선택된 비트 라인들로 수행될 수도 있다. 이러한 판독 또는 기록 동작은 포트 A R/W 신호(예컨대, R/WA)가 판독 동작 또는 기록 동작을 식별하는지 여부에 따라 변동될 수도 있다.
도 10b를 참조하면, 도 10a의 멀티-뱅크 DP SRAM 장치(1002)의 일부 다른 실시형태들의 블록도(1000B)가 제공된다. 예시된 바와 같이, I/O는 멀티-뱅크 DP SRAM 장치(1002)의 양 측부들 사이에 분포되어, L개의 메모리 뱅크들(1004)은 각각 도 6 또는 도 8의 메모리 셀 어레이(104)와는, 메모리 셀들(도시되지 않음) 및 비트 라인들(도시되지 않음)의 동일한 구성을 가진다. 또한, 점프 셀들(1010)은 예를 들어, 도 6 또는 도 8의 점프 셀들(126a, 126b)로서 구성될 수도 있다. 더 한층, 상단 및 하단 트위스트 셀들(1012, 1014)을 갖는 실시형태들에서, 상단 트위스트 셀들(1012)은 예를 들어, 도 8의 상단 트위스트 셀들(402, 403)로서 구성될 수도 있고, 하단 트위스트 셀들(1014)은 예를 들어, 도 8의 하단 트위스트 셀들(404, 405)로서 구성될 수도 있다.
복수의 포트 A I/O 어레이들(1022a)은 멀티-뱅크 DP SRAM 장치(1002)의 제1 측부 상에 배열되고, 복수의 포트 B I/O 어레이들(1022b)은 제1 측부와 반대인 멀티-뱅크 DP SRAM 장치(1002)의 제2 측부 상에 배열된다. 일부 실시형태들에서, 포트 A I/O 어레이들(1022a)은 상단 메모리 셀 서브어레이들(1006)과 이웃하고, 포트 B I/O 어레이들(1022b)은 하단 메모리 셀 서브어레이들(1008)과 이웃한다. 다른 실시형태들에서, 포트 A I/O 어레이들(1022a)은 하단 메모리 셀 서브어레이들(1008)과 이웃하고, 포트 B I/O 어레이들(1022b)은 상단 메모리 셀 서브어레이들(1006)과 이웃한다. 포트 A 및 B I/O 어레이들(1022a, 1022b)은 도 6 또는 도 8의 I/O 어레이들(130a, 130b)과 동일한 구성을 가진다. 또한, 일부 실시형태들에서, 포트 A 열 디코더(1026a)는 포트 A 데이터 신호(1024a)를 포트 A I/O 어레이들(1022a)에 전기적으로 결합하도록 구성되고, 그리고/또는 포트 B 열 디코더(1026b)는 포트 B 데이터 신호(1024b)를 포트 B I/O 어레이들(1022b)에 전기적으로 결합하도록 구성된다.
도 11을 참조하면, 플라잉 및/또는 트위스티드 비트 라인 아키텍처로 데이터를 판독하고 그리고/또는 기록하기 위한 방법의 일부 실시형태들의 플로우차트(1100)가 제공된다.
단계 1102에서는, 메모리 장치가 제공된다. 메모리 장치는 상단 메모리 셀 서브어레이 및 하단 메모리 셀 서브어레이로 분할된 메모리 셀 어레이를 가진다. 또한, 메모리 장치는 상단 메모리 셀 서브어레이를 위한 비트 라인들의 제1 세트와, 하단 메모리 셀을 위한 비트 라인들의 제2 세트를 가진다. 비트 라인들의 제1 세트는 메모리 셀 어레이의 각각의 열에 대한 CBL들의 포트 A 쌍과, 메모리 셀 어레이의 각각의 열에 대한 CBL들의 포트 B 쌍을 포함한다. 유사하게, 비트 라인들의 제2 세트는 메모리 셀 어레이의 각각의 열에 대한 CBL들의 포트 A 쌍과, 메모리 셀 어레이의 각각의 열에 대한 CBL들의 포트 B 쌍을 포함한다.
단계 1104에서, 어드레스 신호 및 판독/기록 신호는 포트 A 또는 B 상에서 제공된다. 어드레스 신호는 메모리 장치의 메모리 셀을 식별하는 어드레스를 반송한다. 일부 실시형태들에서, 어드레스는 또한, 메모리 장치의 하나 이상의 다른 메모리 셀들을 식별한다. 판독/기록 신호는 판독 또는 기록 동작을 수행할 것인지 여부를 식별한다.
단계 1106에서, 메모리 셀이 어드레스에 기초하여 상단 메모리 셀 서브어레이 또는 하단 메모리 셀 서브어레이 내에 있는지 여부에 대한 결정이 행해진다. 메모리 셀이 상단 메모리 셀 서브어레이 내에 있을 경우, 단계 1108 에서, 메모리 셀에 대응하는 한 쌍의 CBL들은 비트 라인들의 제1 세트로부터 선택된다. 메모리 셀이 하단 메모리 셀 서브어레이 내에 있을 경우, 단계 1110에서, 메모리 셀에 대응하는 한 쌍의 CBL들은 하단 메모리 셀 서브어레이로부터 선택된다. 어느 하나의 경우, 선택은 또한 어드레스가 제공되는 포트를 참착한다. 이와 같이, CBL들의 선택된 쌍은 어드레스가 포트 A 상에서 제공될 때에는 CBL들의 포트 A 쌍이고, 어드레스가 포트 B 상에서 제공될 때에는 CBL들의 포트 B 쌍이다.
단계 1112에서, 메모리 장치의 워드 라인은 메모리 셀에 대응하는 메모리 셀 어레이의 행을 액세스하기 위하여 인에이블된다. 워드 라인은 어드레스가 포트 A 상에서 제공될 때에 포트 A 워드 라인이고, 어드레스가 포트 B 상에서 제공될 때에는 포트 B 워드 라인이다.
단계 1114에서는, 메모리 셀을 판독하거나 메모리 셀에 기록할 것인지 여부에 대한 결정이 행해진다. 결정은 판독/기록 신호에 기초하여 행해진다. 판독 결정이 행해질 경우, 단계 1116에서, 메모리 셀에 의해 CBL들의 선택된 쌍 상에서 확립된 차동 바이어스는 메모리 셀로부터 데이터를 판독하기 위하여 감지된다. 기록 결정이 행해질 경우, 단계 1118에서, 차동 바이어스는 데이터를 메모리 셀에 기록하기 위하여 선택된 비트 라인들에 인가된다.
플로우차트(1100)는 일련의 액트(act)들 또는 이벤트(event)들로서 본 개시에서 예시되고 설명되지만, 이러한 액트들 또는 이벤트들의 예시된 순서는 제한하는 의미로 해석되지 않아야 한다는 것이 인식될 것이다. 예를 들어, 일부 액트들은 본 개시에서 예시되고 그리고/또는 설명된 것들 외에 다른 액트들 또는 이벤트들과 상이한 순서들로 그리고/또는 동시에 발생할 수도 있다. 또한, 모든 예시된 액트들은 본 개시의 설명의 하나 이상의 양태들 또는 실시형태들을 구현하도록 요구되지 않을 수도 있고, 본 개시에서 도시된 액트들 중 하나 이상은 하나 이상의 별도의 액트들 및/또는 단계들에서 수행될 수도 있다.
상기한 것을 고려하면, 본 출원의 일부 실시형태들은 반도체 메모리 장치를 제공할 수 있다. 메모리 셀들의 어레이는 행들 및 열들로 배열될 수 있다. 어레이는 메모리 셀들의 제1 서브어레이 및 메모리 셀들의 제2 서브어레이를 포함할 수 있다. 제1 쌍의 CBL들은 어레이의 제1 측부로부터 어레이의 열을 따라 연장되고, 제1 서브어레이와 제2 서브어레이 사이에서 종단될 수 있다. 제1 쌍의 CBL들은 열에서 제1 서브어레이의 메모리 셀들에 전기적으로 결합될 수 있다. 제2 쌍의 CBL들은 어레이의 제1 측부로부터, 열을 따라 어레이의 제2 측부로 연장될 수 있다. 제2 쌍의 CBL들은 열에서 제2 서브어레이의 메모리 셀들에 전기적으로 결합될 수 있다. 제2 쌍의 CBL들 중의 CBL들은 제1 서브어레이와 제2 서브어레이 사이에서 계단형 프로파일들을 가질 수 있다. 제3 쌍의 CBL들 및 제4 쌍의 CBL들은 열을 따라 연장될 수 있다. 제3 및 제4 쌍들의 CBL들은 열에서의 제1 서브어레이의 메모리 셀들 및 열에서의 제2 서브어레이의 메모리 셀들에 각각 전기적으로 결합될 수 있다. 제3 쌍의 CBL들은 열을 따라, 어레이의 제1 측부로부터 연장되고, 제1 서브어레이와 제2 서브어레이 사이에서 종단되고, 제4 쌍의 CBL들은 어레이의 제1 측부로부터, 열을 따라, 어레이의 제2 측부로 연장되며, 제4 쌍의 CBL들 중의 CBL들은 제1 서브어레이와 제2 서브어레이 사이에서 계단형 프로파일들을 가질 수 있다. 제3 쌍의 CBL들은 어레이의 제2 측부로부터, 열을 따라, 어레이의 제1 측부로 연장되고, 제3 쌍의 CBL들 중의 CBL들은 제1 서브어레이와 제2 서브어레이 사이에서 계단형 프로파일들을 가지며, 제4 쌍의 CBL들은 열을 따라, 어레이의 제2 측부로부터 연장되고, 제1 서브어레이와 제2 서브어레이 사이에서 종단될 수 있다. 반도체 메모리 장치는, 어레이의 제1 측부 상의, 그리고 제1 쌍의 CBL들과 제2 쌍의 CBL들 사이에서 선택하도록 구성된 제1 멀티플렉서; 및 어레이의 제2 측부 상의, 그리고 제3 쌍의 CBL들과 제2 쌍의 CBL들 사이에서 선택하도록 구성된 제2 멀티플렉서를 더 포함할 수 있다. 제2 쌍의 CBL들 중의 CBL은, 열을 따라, 어레이의 제1 측부로부터 측방향으로 연장되고, 제1 서브어레이와 제2 서브어레이 사이에서 종단되는 플라이(fly) 비트 라인 세그먼트; 제1 서브어레이와 제2 서브어레이 사이로부터, 열을 따라 측방향으로, 어레이의 제2 측부로 연장되는 로컬 비트 라인 세그먼트로서, 로컬 비트 라인 세그먼트는 행들 및 열들에 직교하는 방향으로 플라이 비트 라인 세그먼트 아래에서 이격되는 것인, 로컬 비트 라인 세그먼트; 및 제1 서브어레이와 제2 서브어레이 사이의 점프 셀로서, 점프 셀은 플라이 비트 라인 세그먼트를 로컬 비트 라인 세그먼트에 전기적으로 결합하는 것인, 점프 셀을 포함할 수 있다. 플라이 비트 라인 세그먼트 및 로컬 비트 라인 세그먼트는 행들에 대해 평행한 방향으로 측방향으로 이격될 수 있다. 반도체 메모리 장치는, 각각 열을 따라 연장되는 2개의 쌍들의 CBL들로부터의 이웃하는 비트 라인들을 트위스트하도록 구성된 트위스트 셀을 더 포함하고, 2개의 쌍들의 CBL들은 제1, 제2, 제3, 및 제4 쌍들 중 2개의 쌍들의 CBL들에 대응할 수 있다. 이웃하는 비트 라인들은 제1 축을 따라 트위스트 셀로 연장되는 제1 비트 라인을 포함하고, 제1 축 및 열에 대해 평행한 제2 축을 따라 트위스트 셀로 연장되는 제2 비트 라인을 더 포함하고, 제1 비트 라인은 제2 축을 따라 트위스트 셀로부터 연장되며, 제2 비트 라인은 제1 축을 따라 트위스트 셀로부터 연장될 수 있다. 트위스트 셀은 열에서의 제1 서브어레이의 메모리 셀들 사이에서 이격되고, 2개의 쌍들의 CBL들은 제1 및 제3 쌍들의 CBL들에 대응하고, 제2 또는 제4 쌍의 CBL들은, 제1 및 제2 축들에 대해 평행하며 제1 및 제2 축들 사이에 있는 제3 축을 따라 연장되는 비트 라인을 포함하고, 비트 라인은 제3 축을 따라 연장되면서, 트위스트 셀 위에서 연장될 수 있다. 트위스트 셀은 열에서의 제2 서브어레이의 메모리 셀들 사이에서 이격되고, 2개의 쌍들의 CBL들은 제2 및 제4 쌍들의 CBL들에 대응하고, 제3 쌍의 CBL들은, 제1 및 제2 축들에 대해 평행하며 제1 및 제2 축들 사이에 있는 제3 축을 따라 연장되는 비트 라인을 포함하고, 비트 라인은 제3 축을 따라 연장되면서, 트위스트 셀 위에서 연장될 수 있다. 제1 서브어레이에서의 제1 메모리 셀 및 제2 메모리 서브어레이에서의 제2 메모리 셀은 이중-포트 정적 랜덤-액세스 메모리(dual-port static random-access memory; DP SRAM) 셀들이고, 제1 메모리 셀의 이중 포트들은 제1 쌍의 CBL들 및 제3 쌍의 CBL들에 각각 전기적으로 결합되며, 제2 메모리 셀의 이중 포트들은 제2 쌍의 CBL들 및 제4 쌍의 CBL들에 각각 전기적으로 결합될 수 있다.
또한, 본 출원의 다른 실시형태들은 또 다른 반도체 메모리 장치를 제공할 수 있다. 메모리 셀들의 어레이는 행들 및 열들로 배열될 수 있다. 어레이는 메모리 셀들의 제1 서브어레이 및 메모리 셀들의 제2 서브어레이를 포함할 수 있다. 제1 쌍의 CBL들은 어레이의 제1 측부로부터 어레이의 열을 따라 연장되고, 제1 서브어레이와 제2 서브어레이 사이에서 종단될 수 있다. 제1 쌍의 CBL들은 열에서 제1 서브어레이의 메모리 셀들에 전기적으로 결합될 수 있다. 제2 쌍의 CBL들은 어레이의 제1 측부로부터, 열을 따라 어레이의 제2 측부로 연장될 수 있다. 제2 쌍의 CBL들은 열에서 제2 서브어레이의 메모리 셀들에 전기적으로 결합될 수 있다. 제3 쌍의 CBL들 및 제4 쌍의 CBL들은 열을 따라 연장될 수 있다. 제3 및 제4 쌍들의 CBL들은 열에서의 제1 서브어레이의 메모리 셀들 및 열에서의 제2 서브어레이의 메모리 셀들에 각각 전기적으로 결합될 수 있다. 트위스트 셀은 열을 따라 연장되는 각각 2개의 쌍들의 CBL들로부터의 한 쌍의 이웃하는 비트 라인들을 트위스트하도록 구성될 수 있다. 두 개의 쌍들의 CBL들은 제1, 제2, 제3, 및 제4 쌍들 중 2개의 쌍들의 CBL들에 대응할 수 있다. 반도체 메모리 장치는, 각각 2개의 쌍들의 CBL들로부터의 또 다른 쌍의 이웃하는 비트 라인들을 트위스트하도록 구성된 제2 트위스트 셀을 더 포함하고, 다른 쌍의 이웃하는 비트 라인들 중의 이웃하는 비트 라인들은 이 한 쌍의 이웃하는 비트 라인들 중의 이웃하는 비트 라인들과 각각 상보적일 수 있다. 이웃하는 비트 라인들은 제 1 축을 따라 트위스트 셀로 연장되는 제1 비트 라인을 포함하고, 제1 축 및 이 열에 대해 평행한 제2 축을 따라 트위스트 셀로 연장되는 제 2 비트 라인을 더 포함하고, 제 1 비트 라인은 제 2 축을 따라 트위스트 셀로부터 연장되고, 제 2 비트 라인은 제1 축을 따라 트위스트 셀로부터 연장될 수 있다. 이웃하는 비트 라인들은 제1 비트 라인 및 제2 비트 라인을 포함하고, 제1 비트 라인은 트위스트 셀에서 제2 비트 라인과 교차하고 행들 및 이 열들에 직교하는 방향에서 제2 비트 라인 위에서 이격될 수 있다. 트위스트 셀은 이 열에서 제1 서브어레이의 메모리 셀들 사이에서 이격되고, 2개의 쌍들의 CBL들은 제1 및 제3 쌍들의 CBL들에 대응하고, 제2 또는 제4 쌍의 CBL들은 이 열을 따라 연장되고 이웃하는 비트 라인들 사이의 트위스트 셀 위에서 직접적으로 연장되는 비트 라인을 포함할 수 있다. 트위스트 셀은 이 열에서의 제2 서브어레이의 메모리 셀들 사이에 이격되고, 2개의 쌍들의 CBL들은 제2 및 제4 쌍들의 CBL들에 대응할 수 있다. 반도체 메모리 장치는, 유전체 층, 복수의 금속 층들, 및 복수의 비아 층들을 포함하는 백-엔드-오브-라인(back-end-of-line; BEOL) 상호접속 구조체를 더 포함하고, 금속 층들은 유전체 층에서의 비아 층들과 교대로 적층되고, 금속 층들 및 비아 층들은 제1, 제2, 제3, 및 제4 쌍들의 상보적 비트 라인들을 규정할 수 있다. BEOL 상호접속 구조체는 금속 0 층, 행들 및 열들에 직교하는 방향에서 금속 0 층 위에서 이격된 금속 1 층, 및 이 방향에서 금속 1 층 위에서 이격된 금속 2 층을 포함하고, 제1 쌍의 CBL들은 금속 0 층에서의 이 열을 따라 연장되고, 제2 쌍의 CBL들은 제1 서브어레이 위에 있는 동안에 금속 2 층에서의 이 열을 따라 연장되고, 제1 서브어레이와 제2 서브어레이 사이의 금속 0 층으로 스텝 다운(step down)하고, 제2 서브어레이 위에 있는 동안에 금속 0 층에서 이 열을 따라 연장될 수 있다.
또한, 본 출원의 다른 실시형태들은 또 다른 반도체 메모리 장치를 제공할 수 있다. 메모리 셀들의 어레이는 행들 및 열들로 배열될 수 있다. 어레이는 메모리 셀들의 제1 서브어레이 및 메모리 셀들의 제2 서브어레이를 포함할 수 있다. 제1 쌍의 CBL들은 어레이의 제1 측부로부터 어레이의 열을 따라 연장되고, 제1 서브어레이와 제2 서브어레이 사이에서 종단될 수 있다. 제1 쌍의 CBL들은 열에서 제1 서브어레이의 메모리 셀들에 전기적으로 결합될 수 있다. 제2 쌍의 CBL들은 어레이의 제1 측부로부터, 열을 따라 어레이의 제2 측부로 연장될 수 있다. 제2 쌍의 CBL들은 열에서 제2 서브어레이의 메모리 셀들에 전기적으로 결합될 수 있다. 제2 쌍의 CBL들 중의 CBL들은 제1 서브어레이와 제2 서브어레이 사이에서 계단형 프로파일들을 가질 수 있다. 제3 쌍의 CBL들 및 제4 쌍의 CBL들은 열을 따라 연장될 수 있다. 제3 및 제4 쌍들의 CBL들은 제1 서브어레이의 메모리 셀들 및 제2 서브어레이의 메모리 셀들에 각각 전기적으로 결합될 수 있다. 제3 또는 제4 쌍의 CBL들 중의 CBL들은 제1 서브어레이와 제2 서브어레이 사이에서 계단형 프로파일들을 가질 수 있다. 트위스트 셀은 한 쌍의 이웃하는 비트 라인들을 각각 트위스트하도록 구성될 수 있다. 이웃하는 비트 라인들은 각각 열을 따라 연장되는 2개의 쌍들의 CBL들로부터의 것이고, 2개의 쌍들의 CBL들은 제1, 제2, 제3, 및 제4 쌍들 중 2개의 쌍들의 CBL들에 대응할 수 있다.
상기한 것은 몇몇 실시형태들의 특징들의 개요를 기술하여, 당해 분야의 당업자들은 본 개시물의 양태들을 더 양호하게 이해할 수도 있다. 당해 분야의 당업자들은 본 개시에서 도입된 실시형태들의 동일한 목적들을 수행하고 그리고/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서, 그들이 본 개시물을 용이하게 이용할 수도 있다는 것을 인식해야 한다. 당해 분야의 당업자들은 또한, 이러한 등가의 구성들이 본 개시물의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시물의 사상 및 범위로부터 이탈하지 않으면서 본 개시에서의 다양한 변경들, 대체들, 및 개조들을 행할 수도 있다는 것을 인식해야 한다.

Claims (10)

  1. 반도체 메모리 장치에 있어서,
    행들 및 열들로 배열된 메모리 셀들의 어레이(array)로서, 상기 어레이는 메모리 셀들의 제1 서브어레이(subarray) 및 메모리 셀들의 제2 서브어레이를 포함하는 것인, 상기 메모리 셀들의 어레이;
    상기 어레이의 열을 따라, 상기 어레이의 제1 측부로부터 연장되고, 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 종단되는 제1 쌍의 상보적 비트 라인(complementary bit line; CBL)들로서, 상기 제1 쌍의 CBL들은 상기 열에서의 상기 제1 서브어레이의 메모리 셀들에 전기적으로 결합되는 것인, 상기 제1 쌍의 상보적 비트 라인(CBL)들;
    상기 어레이의 상기 제1 측부로부터, 상기 열을 따라, 상기 어레이의 제2 측부로 연장되는 제2 쌍의 CBL들로서, 상기 제2 쌍의 CBL들은 상기 열에서의 상기 제2 서브어레이의 메모리 셀들에 전기적으로 결합되고, 상기 제2 쌍의 CBL들의 상기 CBL들은 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 계단형(stepped) 프로파일들을 갖는 것인, 상기 제2 쌍의 CBL들; 및
    상기 열을 따라 연장되는 제3 쌍의 CBL들 및 제4 쌍의 CBL들로서, 상기 제3 쌍의 CBL들 및 상기 제4 쌍의 CBL들은 상기 열에서의 상기 제1 서브어레이의 상기 메모리 셀들 및 상기 열에서의 상기 제2 서브어레이의 상기 메모리 셀들에 각각 전기적으로 결합되는 것인, 상기 제3 쌍의 CBL들 및 상기 제4 쌍의 CBL들
    을 포함하는, 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제3 쌍의 CBL들은 상기 열을 따라, 상기 어레이의 상기 제1 측부로부터 연장되고, 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 종단되고, 상기 제4 쌍의 CBL들은 상기 어레이의 상기 제1 측부로부터, 상기 열을 따라, 상기 어레이의 상기 제2 측부로 연장되며, 상기 제4 쌍의 CBL들의 상기 CBL들은 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 계단형 프로파일들을 가지는 것인, 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제3 쌍의 CBL들은 상기 어레이의 상기 제2 측부로부터, 상기 열을 따라, 상기 어레이의 상기 제1 측부로 연장되고, 상기 제3 쌍의 CBL들 중의 CBL들은 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 계단형 프로파일들을 가지며, 상기 제4 쌍의 CBL들은 상기 열을 따라, 상기 어레이의 상기 제2 측부로부터 연장되고, 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 종단되는 것인, 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 어레이의 상기 제1 측부 상의, 그리고 상기 제1 쌍의 CBL들과 상기 제2 쌍의 CBL들 사이에서 선택하도록 구성된 제1 멀티플렉서; 및
    상기 어레이의 상기 제2 측부 상의, 그리고 상기 제3 쌍의 CBL들과 상기 제2 쌍의 CBL들 사이에서 선택하도록 구성된 제2 멀티플렉서
    를 더 포함하는, 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 쌍의 CBL들 중의 CBL은,
    상기 열을 따라, 상기 어레이의 상기 제1 측부로부터 측방향으로 연장되고, 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 종단되는 플라이(fly) 비트 라인 세그먼트;
    상기 제1 서브어레이와 상기 제2 서브어레이 사이로부터, 상기 열을 따라 측방향으로, 상기 어레이의 상기 제2 측부로 연장되는 로컬 비트 라인 세그먼트로서, 상기 로컬 비트 라인 세그먼트는 상기 행들 및 상기 열들에 직교하는 방향으로 상기 플라이 비트 라인 세그먼트 아래에서 이격되는 것인, 상기 로컬 비트 라인 세그먼트; 및
    상기 제1 서브어레이와 상기 제2 서브어레이 사이의 점프 셀로서, 상기 점프 셀은 상기 플라이 비트 라인 세그먼트를 상기 로컬 비트 라인 세그먼트에 전기적으로 결합하는 것인, 상기 점프 셀
    을 포함하는, 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 플라이 비트 라인 세그먼트 및 상기 로컬 비트 라인 세그먼트는 상기 행들에 대해 평행한 방향으로 측방향으로 이격되는 것인, 반도체 메모리 장치.
  7. 제1항에 있어서,
    각각 상기 열을 따라 연장되는 2개의 쌍들의 CBL들로부터의 이웃하는 비트 라인들을 트위스트(twist)하도록 구성된 트위스트 셀을 더 포함하고, 상기 2개의 쌍들의 CBL들은 상기 제1, 제2, 제3, 및 제4 쌍들 중 2개의 쌍들의 CBL들에 대응하는 것인, 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 이웃하는 비트 라인들은 제1 축을 따라 상기 트위스트 셀로 연장되는 제1 비트 라인을 포함하고, 상기 제1 축 및 상기 열에 대해 평행한 제2 축을 따라 상기 트위스트 셀로 연장되는 제2 비트 라인을 더 포함하고, 상기 제1 비트 라인은 상기 제2 축을 따라 상기 트위스트 셀로부터 연장되며, 상기 제2 비트 라인은 상기 제1 축을 따라 상기 트위스트 셀로부터 연장되는 것인, 반도체 메모리 장치.
  9. 반도체 메모리 장치에 있어서,
    행들 및 열들로 배열된 메모리 셀들의 어레이로서, 상기 어레이는 메모리 셀들의 제1 서브어레이 및 메모리 셀들의 제2 서브어레이를 포함하는 것인, 상기 메모리 셀들의 어레이;
    상기 어레이의 열을 따라, 상기 어레이의 제1 측부로부터 연장되고, 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 종단되는 제1 쌍의 상보적 비트 라인(complementary bit line; CBL)들로서, 상기 제1 쌍의 CBL들은 상기 열에서의 상기 제1 서브어레이의 메모리 셀들에 전기적으로 결합되는 것인, 상기 제1 쌍의 상보적 비트 라인(CBL)들;
    상기 어레이의 상기 제1 측부로부터, 상기 열을 따라, 상기 어레이의 제2 측부로 연장되는 제2 쌍의 CBL들로서, 상기 제2 쌍의 CBL들은 상기 열에서의 상기 제2 서브어레이의 메모리 셀들에 전기적으로 결합되는 것인, 상기 제2 쌍의 CBL들;
    상기 열을 따라 연장되는 제3 쌍의 CBL들 및 제4 쌍의 CBL들로서, 상기 제3 쌍의 CBL들 및 상기 제4 쌍의 CBL들은, 상기 열에서의 상기 제1 서브어레이의 상기 메모리 셀들 및 상기 열에서의 상기 제2 서브어레이의 상기 메모리 셀들에 각각 전기적으로 결합되는 것인, 상기 제3 쌍의 CBL들 및 상기 제4 쌍의 CBL들; 및
    각각 상기 열을 따라 연장되는 2개의 쌍들의 CBL들로부터의 한 쌍의 이웃하는 비트 라인들을 트위스트하도록 구성된 트위스트 셀로서, 상기 2개의 쌍들의 CBL들은 상기 제1, 제2, 제3, 및 제4 쌍들 중 2개의 쌍들의 CBL들에 대응하는 것인, 상기 트위스트 셀
    을 포함하는, 반도체 메모리 장치.
  10. 반도체 메모리 장치에 있어서,
    행들 및 열들로 배열된 메모리 셀들의 어레이로서, 상기 어레이는 메모리 셀들의 제1 서브어레이 및 메모리 셀들의 제2 서브어레이를 포함하는 것인, 상기 메모리 셀들의 어레이;
    상기 어레이의 열을 따라, 상기 어레이의 제1 측부로부터 연장되고, 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 종단되는 제1 쌍의 상보적 비트 라인(complementary bit line; CBL)들로서, 상기 제1 쌍의 CBL들은 상기 열에서의 상기 제1 서브어레이의 메모리 셀들에 전기적으로 결합되는 것인, 상기 제1 쌍의 상보적 비트 라인(CBL)들;
    상기 어레이의 상기 제1 측부로부터, 상기 열을 따라, 상기 어레이의 제2 측부로 연장되는 제2 쌍의 CBL들로서, 상기 제2 쌍의 CBL들은 상기 열에서의 상기 제2 서브어레이의 메모리 셀들에 전기적으로 결합되고, 상기 제2 쌍의 CBL들의 상기 CBL들은 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 계단형 프로파일들을 갖는 것인, 상기 제2 쌍의 CBL들;
    상기 열을 따라 연장되는 제3 쌍의 CBL들 및 제4 쌍의 CBL들로서, 상기 제3 쌍의 CBL들 및 상기 제4 쌍의 CBL들은, 상기 제1 서브어레이의 상기 메모리 셀들 및 상기 제2 서브어레이의 상기 메모리 셀들에 각각 전기적으로 결합되고, 상기 제3 쌍의 CBL들 또는 상기 제4 쌍의 CBL들 중의 CBL들은 상기 제1 서브어레이와 상기 제2 서브어레이 사이에서 계단형 프로파일들을 갖는 것인, 상기 제3 쌍의 CBL들 및 상기 제4 쌍의 CBL들; 및
    한 쌍의 이웃하는 비트 라인들을 각각 트위스트하도록 구성된 트위스트 셀로서, 상기 이웃하는 비트 라인들은 각각 상기 열을 따라 연장되는 2개의 쌍들의 CBL들로부터의 것이고, 상기 2개의 쌍들의 CBL들은 상기 제1, 제2, 제3, 및 제4 쌍들 중 2개의 쌍들의 CBL들에 대응하는 것인, 상기 트위스트 셀
    을 포함하는, 반도체 메모리 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691695B2 (en) * 2015-08-31 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Monolithic 3D integration inter-tier vias insertion scheme and associated layout structure
US9721645B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM arrays and methods of manufacturing same
US11127460B2 (en) * 2017-09-29 2021-09-21 Crossbar, Inc. Resistive random access memory matrix multiplication structures and methods
US10672459B2 (en) * 2018-02-07 2020-06-02 Arm Limited Transition coupling circuitry for memory applications
US10892008B2 (en) 2018-06-15 2021-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi word line assertion
DE102019115978B4 (de) 2018-06-15 2022-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Aktivierung mehrerer wortleitungen
CN114365285A (zh) * 2019-09-27 2022-04-15 新唐科技日本株式会社 半导体装置
US11587610B2 (en) * 2021-05-28 2023-02-21 Microsoft Technology Licensing, Llc Memory having flying bitlines for improved burst mode read operations
US11699483B2 (en) 2021-05-28 2023-07-11 Microsoft Technology Licensing, Llc Memory system with burst mode having logic gates as sense elements
US20240105259A1 (en) * 2022-09-23 2024-03-28 Mediatek Inc. Pseudo multi-port memory with memory cells each having two-port memory cell architecture and multiple enable pulses on same wordline and associated memory access method

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5107459A (en) * 1990-04-20 1992-04-21 International Business Machines Corporation Stacked bit-line architecture for high density cross-point memory cell array
JPH04182985A (ja) * 1990-11-16 1992-06-30 Sanyo Electric Co Ltd 半導体メモリ装置
US5440506A (en) * 1992-08-14 1995-08-08 Harris Corporation Semiconductor ROM device and method
US5877976A (en) * 1997-10-28 1999-03-02 International Business Machines Corporation Memory system having a vertical bitline topology and method therefor
US6614685B2 (en) 2001-08-09 2003-09-02 Multi Level Memory Technology Flash memory array partitioning architectures
JP2003152111A (ja) 2001-11-13 2003-05-23 Mitsubishi Electric Corp 半導体記憶装置
JP3910047B2 (ja) 2001-11-20 2007-04-25 松下電器産業株式会社 半導体記憶装置
US6498758B1 (en) 2002-01-16 2002-12-24 Lsi Logic Corporation Twisted bitlines to reduce coupling effects (dual port memories)
ITMI20022464A1 (it) 2002-11-20 2004-05-21 Simicroelectronics S R L Memoria a semiconduttore con dram incorporata
US6657880B1 (en) * 2002-12-04 2003-12-02 Virtual Silicon Technology, Inc. SRAM bit line architecture
US6853572B1 (en) 2003-02-28 2005-02-08 Virage Logic Corporation Methods and apparatuses for a ROM memory array having twisted source or bit lines
US20050045918A1 (en) * 2003-09-02 2005-03-03 Armin Reith Hybrid vertical twisted bitline architecture
JP2005122781A (ja) * 2003-10-14 2005-05-12 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100670701B1 (ko) 2004-10-30 2007-01-17 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
KR100587692B1 (ko) 2004-11-05 2006-06-08 삼성전자주식회사 반도체 메모리 장치에서의 회로 배선 배치구조와 그에따른 배치방법
KR100630714B1 (ko) * 2004-11-10 2006-10-04 삼성전자주식회사 트위스트 비트 라인들에 센싱 스트레스를 효과적으로 줄수 있는 프리차아지부를 갖는 메모리 장치, 그 웨이퍼번-인 테스트 방법 및 프리차아지부의 배치 방법
US7414913B1 (en) * 2005-08-01 2008-08-19 Lattice Semiconductor Corporation Bitline twisting scheme for multiport memory
US7697364B2 (en) * 2005-12-01 2010-04-13 Broadcom Corporation Memory architecture having multiple partial wordline drivers and contacted and feed-through bitlines
DE102006010762B3 (de) * 2006-03-08 2007-10-04 Infineon Technologies Ag Integrierter Halbleiterspeicher
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
TWI424443B (zh) 2009-05-08 2014-01-21 Macronix Int Co Ltd 記憶體陣列及記憶體的操作方法
US8526237B2 (en) 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
KR101850536B1 (ko) 2010-10-27 2018-04-19 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 시스템
US8976573B2 (en) * 2012-04-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for SRAM cells
US9524920B2 (en) * 2013-11-12 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of three dimensional conductive lines
US9558809B1 (en) * 2015-12-18 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory array

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