KR0177788B1 - 리던던트 셀 어레이를 가지는 반도체 메모리 장치의 테스트 방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:

노말 셀 어레이를 대체하기 위한 리던던트 셀 어레이를 가지는 메모리 장치의 테스트 시간을 줄이기 위한 방법에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제;

결함셀이 있는 노말 워드라인을 리던던트 워드라인으로 대체한 경우라도 리프레시 사이클 감소 방법을 이용하여 메모리 장치의 테스트 시간을 줄이기 위한 방법을 제공함에 있다.

3. 발명의 해결방법의 요지:

적어도 한개 이상이 존재하는 서브 어레이와 비트라인 센스앰프영역을 가지며, 상기 서브 어레이는 다시 노말 셀 어레이 영역과 상기 노말 셀 어레이 영역내의 패일된 셀을 대치하기 위한 리던던트 셀 어레이 영역으로 구성되고, 상기 노말 셀 어레이 내의 한 워드라인을 선택하기 위한 노말 워드라인 선택회로와 상기 리던던트 메모리 셀 어레이 내의 한 워드라인을 선택하기 위한 리던던트 워드라인 선택회로가 메모리 셀 어례이와 인접하여 배치되는 반도체 메모리 장치의 리프레시 사이클 감소 방식으로 테스트 시간을 줄이기 위한 방법에 있어서, 활성화되는 상기 서브 어레이의 수가 노말 동작에서 활성화되는 상기 서브 어레이의 수보다 많으며, 결함이 발생한 상기 노말 셀 어레이의 워드라인이 상기 리던던트 워드라인으로 대치된 경우에도 활성화되는 상기 서브 어레이의 수가 동일한 것을 요지로 한다.

4. 발명의 중요한 용도:

노말 셀 어레이를 대체하기 위한 리던던트 셀 어레이를 가지는 메모리 장치의 테스트 시간을 줄이기 위한 방법에 적합하게 이용한다.

Description

리던던트 셀 어레이를 가지는 반도체 메모리 장치의 테스트 방법

제1도는 종래의 기술에 따른 반도체 메모리 장치의 블럭을 보인 도면.

제2도는 제1도에 따른 메모리 셀 어레이의 상세 블럭을 보인 도면.

제3도(a)(b)(c)는 종래의 기술에 따른 한 서브 어레이내 2-7에 두개의 워드라인 46, 48이 동시에 활성화됨으로 인하여 발생하는 패일을 보인 도면.

제4도(a)(b)(c)는 본 발명의 일실시예에 따라 결함셀이 있는 노말 워드 라인을 리던던트 워드라인으로 대체한 경우라도 리프레시 사이클 감소 방법을 이용하여 메모리 장치의 테스트 시간을 줄이기 위한 방법을 보인 도면.

제5도는 종래의 기술에 따른 노말 및 리던던트 워드라인 선택회로를 인에이블 시키기 위한 신호를 출력하기 위한 회로를 보인 도면.

제6도는 본 발명의 일실시예에 따른 노말 및 리던던트 워드라인 선택회로를 인에이블 시키기 위한 신호를 출력하기 위한 회로를 보인 도면.

제7도는 본 발명에 따른 RCR모드에서의 신호 파형를 보인 도면.

제8도는 본 발명에 따른 노말 워드라인 선택회로를 보인 도면.

제9도는 본 발명에 따른 리던던트 워드라인 선택회로를 보인 도면.

본 발명은 반도체 메모리 장치에 있어서, 리프레시 사이클 감소 방식을 적용하는 반도체 메모리 장치에 관한 것으로, 특히 노말 셀 어레이를 대체하기 위한 리던던트 셀 어레이를 가지는 메모리 장치의 테스트 시간을 줄이기 위한 방법에 관한 것이다.

일반적으로, 반도체 메모리 장치의 메모리 용량이 증가함에 따라 메모리 어레이를 구성하는 해당 워드라인 및 비트라인의 수도 급격히 늘어나고 있다.

이는 곧 소자를 테스트하는 시간이 기하 급수적으로 증가함을 의미한다.

이러한 테스트시간을 감소시키기 위한 방법이 많이 제시되고 있는데 본 발명은 이러한 테스트 시간을 줄이기 위한 방법을 제시하고자 한다.

제1도는 종래의 기술에 따른 반도체 메모리 장치의 블럭을 보인 도면이다.

제1도를 참조하면, 각기의 메모리 셀 어례이 MCA1∼MCA8는 메모리 셀로 이루어진 서브 어레이 2와 비트라인 센스앰프영역 4으로 다시 나누어진다.

제2도는 제1도에 따른 메모리 셀 어레이 MCA의 상세 블럭을 보인 도면이다. 제2도를 참조하면, 적어도 한개 이상이 존재하는 서브 어레이 2-1, … 2-n와 각 서브어레이는 다시 노말 셀 어레이 영역과 노말 셀 어레이내의 패일 된 셀을 대치하기 위한 리던던트 셀 어레이영역 16으로 구성되어지며 비트라인 센스앰프 영역 10-1,… 10-(n+1)이 존재한다. 그리고, 상기 정상동작을 하는 노말 셀 어레이 내의 한 워드라인을 선택하기 위한 노말 워드라인 선택회로 22와 상기 리던던트 메모리 셀 어레이 내의 한 워드라인을 선택하기 위한 리던던트 워드라인 선택회로 24가 메모리 셀 어레이와 인접하여 배치된다. 따라서, 서브 어레이 2-1의 한 워드라인이 패일이 났을 경우에는 상기 리던던트 선택회로 24에 의해 리던던트의 한 워드라인으로 대체됨을 12가 나타내고 있다.

이와 같이, 현재는 노말 워드라인에 연결된 셀에 결함이 발생한 경우 리던던트 셀로 대체하는 기술이 발달하고 있다.

이러한 대체기술을 동일한 서브 어레이 내의 한 워드라인 뿐만아니라 다른 서브 어레이내의 결함까지 대체 할 수 있는 기술까지 등장하여 대체 효과를 극대화 할 수 있게 되었다. 하지만, 이러한 대체 기술 또한 테스트 시간을 감소시키는 제약조건이 되고 있다.

그에 대한 이유를 구체적인 예를 들어서 설명하자면, 반도체 메모리 장치에 있어서, 특히 디램의 경우는 셀에 저장된 정보를 유지하기 위해 주기적으로 리프레시 동작을 수행해야만 한다. 즉, 모든 워드라인을 차례로 활성화시켜 그 정보를 다시 비트라인 센스앰프 10-1, …10-(n+1)를 통해 증폭하여 다시 셀에 그 정보를 보관하게 된다. 이것은 셀에서의 누설전류에 의해 손실된 전하를 보충시켜야 하는 역할율 한다.

따라서, 노말 동작을 수행하다가 일정시간후에 주기적으로 리프레시 동작이 수반되어야만 한다.

예컨데, 반도체 메모리 장치가 만들어지고 그에 대한 신뢰성 테스트를 위해 번인이라는 혹독한 테스트를 수행할때 상술한 바와 같이 리프레시 동작의 시간을 최대한 감소시키기 위해 RCR이라는 리프레시 사이클 감소(refresh cycle reduction)방법이 제시되고 있다.

이것의 동작을 살펴보면, 정상동작하에서는 메모리 셀 어레이내에 한개의 워드라인만 활성화하여 셀에 저장된 데이타를 읽고 쓰는 동작을 수행한다고 할 때 리프레시 동작을 수행하게 되면 한개의 메모리 셀 어례이 내예 다수개의 워드라인을 동시에 활성화시켜 메모리 셀 어레이 전체를 리프레시하여 동작시간을 줄이자는 것이다.

즉, 한개의 메모리 셀 어레이 내에 M개의 워드라인이 존재할 경우 기존의 방식으로 메모리 셀 어레이 전체를 리프레시 하는데 소요되는 시간은 tREFRESH=M(워드라인의 갯수) × T(한번의 리프레시 동작에 소모되는 시간)이 된다.

하지만, RCR의 방법을 적용할 경우는 tREFRESH=M(워드라인의 갯수)÷W(리프레시 한 동작에서 활성화되는 워드라인의 갯수) × T(한번의 리프레시 동작에 소모되는 시간)로서 메모리 셀 어레이 전체를 리프레시 하는데 소모되는 시간은 급격히 감소하게 된다.

하지만, 상술한 12와 같이 노말 셀에 결함이 발생하여 리던던트 셀로 대체가 된 경우 그 중에서도 대체 효과를 최대한 발휘하기 위해 메모리 실 어레이내에 있는 임의의 서브 어레이내의 워드라인을 임의의 리던던트 워드라인으로 대체하는 경우에 있어서는 패일을 유발시킬 수 있다. 다음 제시될 도면은 이러한 문제점을 나타내는 종래의 기술에 따른 도면이다.

제3도(a)(b)(c)는 종래의 기술에 따른 한 서브 어레이내 2-7에 두개의 워드라인 46, 48이 동시에 활성화됨으로 인하여 발생하는 패일을 보인 도면이다. 제3도(a),(b),(c)를 참조하면, 노말 동작에서 서브어레이 2-1, … 2-n중에서 한개의 서브 어레이가 활성화된다고 하면, 예로 2-1이 활성화된다고 가정하고 또한, RCR동작에서 2개의 서브 어레이가 동작을 한다고 가정한다.

따라서, 서브 어레이 2-1내의 워드라인 40이 선택되면 이와 대칭적인 서브 어레이 2-5내의 워드라인 44가 선택된다.

하지만, 도면에 도시한 것처럼 서브 어레이 2-3에 있는 노말 워드라인 42에 연결된 셀 중에 결함이 있어 서브 어레이 2-7에 있는 리던던트 워드라인 48로 대체된 경우는 서브 어레이 2-3의 결함 워드라인 42에 해당하는 어드레스가 입력되게 되면 서브 어레이 2-3내에 있는 워드라인 42대신에 서브 어레이 2-7내에 위치한 리던던트 워드라인인 48이 활성화되고 동시에 서브 어레이 2-7내에 위치한 노멀 워드라인인 46이 활성화되어 한 서브 어레이내 2-7에 두개의 워드라인 46, 48이 동시에 활성화됨으로 인해 패일을 유발시키는 문제점이 있다.

비트라인 센스 앰프10-1 … 10-(n+1)가 인접한 좌우 메모리 셀 어레이를 공유하고 있는 구조에서는 인접한 서브 어레이내에 위치한 워드라인이 동시에 활성화될 경우에도 패일을 유발할 수 있다.

지금까지 살펴본 것처럼 결함셀을 대체하는 효과를 최대한 얻기 위해 플랙시블 리던던시 개념을 사용할 경우는 리프레시를 위해서 RCR을 사용할 수가 없는 문제점이 있다.

따라서, 상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 노말 셀 어레이를 대체하기 위한 리던던트 셀 어레이를 가지는 메모리 장치의 테스트 시간을 줄이기 위한 방법을 제공함에 있다.

본 발명의 다른 목적은 리프레시 사이클 감소 방법을 이용하여 리던던트 셀 어레이를 가지는 메모리 장치의 테스트 시간을 줄이기 위한 방법을 제공함에 있다.

본 발명의 또 다른 목적은 결함셀이 있는 노말 워드라인을 리던던트 워드라인으로 대체한 경우라도 리프레시 사이클 감소 방법을 이용하여 메모리 장치의 테스트 시간을 줄이기 위한 방법을 제공함에 있다.

상기한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 적어도 한개 이상이 존재하는 서브 어레이와 비트라인 센스앰프영역을 가지며, 상기 서브 어레이는 다시 노말 셀 어레이 영역과 상기 노말 셀 어레이 영역내의 패일 된 셀을 대치하기 위한 리던던트 셀 어레이 영역으로 구성되고, 상기 노말 셀 어레이 내의 한 워드라인을 선택하기 위한 노말 워드라인 선택회로와 상기 리던던트 메모리 셀 어레이 내의 한 워드라인을 선택하기 위한 리던던트 워드라인 선택회로가 메모리 셀 어레이와 인접하여 배치되는 반도체 메모리 장치의 리프레시 사이클 감소 방식으로 테스트 시간을 줄이기 위한 방법에 있어서, 활성화되는 상기 서브 어레이의 수가 노말 동작에서 활성화되는 상기 서브 어레이의 수보다 많으며, 결함이 발생한 상기 노말 셀 어레이의 워드라인이 상기 리던던트 워드라인으로 대치된 경우에도 활성화되는 상기 서브 어레이의 수가 동일한 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제4도(a)(b)(c)는 본 발명의 일실시예에 따라 결함셀이 있는 노말 워드라인을 리던던트 워드라인으로 대체한 경우라도 리프레시 사이클 감소 방법을 이용하여 메모리 장치의 테스트 시간을 줄이기 위한 방법을 보인 도면이다. 제4도(a),(b),(c)를 참조하면, RCR을 적용하여 리프레시를 수행할때에는 결함셀이 있는 노말 워드라인을 리던던트 워드라인으로 대체한 경우, RCR동작에서는 리던던트 워드라인을 활성화시키지 않고 노말 워드라인을 활성화시키고, RCR을 적용하여 메모리 셀 어레이에 있는 모든 셀에 대하여 1차적으로 리프레시를 완료하고 난 뒤에, 이어서 리던던트 워드라인을 선택하여 리던던트 셀에 리프레시 동작을 수행한다.

이렇게 함으로서 인접한 서브 어레이 또는 한개의 서브 어레이 내의 워드라인이 동시에 활성화되는 것을 방지할 수 있다.

부연하자면, RCR모드에 진입하여 리프레시를 수행하게 되면 리던던트 워드라인은 활성화되지 않음으로 인해 종래의 기술에서 보았듯이 결함이 발생한 로우 어드레스가 입력이 되었을 경우 서브 어레이 2-7내에 있는 노말 워드라인 46과 서브 어레이 2-3내에 위치한 노말 워드라인 42이 활성화되고 서브 어레이 2-7내에 위치한 리던던트 워드라인 48은 활성화되지 않는다.

따라서, 종래의 기술에서 문제점으로 대두되는 패일을 방지할 수 있는 효과가 있다.

그리고, RCR동작에서 리프레시가 수행되지 않았던 리던던트 셀들은 리던던트 워드라인을 순차적으로 활성화시키는 방법을 통해 리프레시 동작을 수행함으로서 RCR을 적용하지 못하는 경우 보다 상대적으로 리프레시로부터 소모되는 시간을 효과적으로 줄일 수 있다.

제5도는 종래의 기술에 따른 노말 및 리던던트 워드라인 선택회로를 인에이블 시키기 위한 신호를 출력하기 위한 회로를 보인 도면이다. 제5도를 참조하면, 결함이 발생한 워드라인에 해당하는 선택신호 PRENIB와 리던던트 워드라인 테스트 인에이블 신호 PSWTEB를 입력하는 낸드게이트 50, 58과, 일측에는 인버터 52를 통하여 상기 낸드게이트 50의 반전된 신호를 입력하고 타측에는 서브 어레이를 지정하는 블럭선택신호 PBLSI가 입력되는 낸드게이트 54와, 일측에는 상기 낸드게이트 58의 신호를 입력하고 타측에는 상기 서브 어레이를 지정하는 블럭선택신호 PBLSI가 입력되는 낸드게이트 60과, 상기 낸드게이트 54, 60에 각기 접속되어 노말 워드라인 선택회로의 인에이블신호 PNWR와 리던던트 워드라인 선택회로의 인에이블 신호 PSWR신호를 출력하기 위한 인버터 56, 62로 구성된다.

제6도는 본 발명의 일실시예에 따른 노말 및 리던던트 워드라힌 선택회로를 인에이블 시키기 위한 신호를 출력하기 위한 회로를 보인 도면이다. 제7도는 본 발명에 따른 RCR모드에서의 신호 파형를 보인 도면이다. 제6도 및 제7도를 참조하면, 본 발명은 제어 클럭의 조합 또는 특정 패드에 원하는 전압을 인가하여 촬성화되는 신호인 PRCR이라는 입력신호를 첨가하였다.

즉, 결함이 발생한 워드라인에 해당하는 선택신호 PREMIB와 리던던트 워드라인 테스트 인에이블 신호 PSWTEB를 입력하는 낸드게이트 66, 74와, 일측에는 인버터 64를 통하여 제어 클럭의 조합 또는 특정 패드에 원하는 전압을 인가하여 활성화되는 신호인 PRCR가 입력되고 타측에는 상기 낸드게이트 66의 출력신호가 입력되는 낸드게이트 68과, 일측에는 상기 낸드게이트 68의 출력신호가 입력되고 타측에는 서브 어레이를 지정하는 블럭선택신호 PBLSI가 입력되는 낸드게이트 70과, 일측에는 상기 낸드게이트 74의 출력신호가 입력되고 다른 일측에는 상기 인버터 64를 통하여 제어 클럭의 조합 또는 특정 패드에 원하는 전압을 인가하여 활성화되는 신호인 PRCR가 입력되고 또 다른 일측에는 상기 서브 어레이를 지정하는 블럭선택신호 PBLSI가 입력되는 낸드게이트 76과, 상기 낸드게이트 70, 76에 각기 접속되어 노말 워드라인 선택회로의 인에이블신호 PNWR와 리던던트 워드라인 선택회로의 인에이블 신호 PSWR신호를 출력하기 위한 인버터 72, 78로 구성된다.

이 회로 구성에 대하여 타이밍도를 중심으로 하여 설명한다.

특정 패드에 원하는 전압을 인가하는 방식 또는 특정 신호 형태에 의해 PRCR이라는 신호가 활성화되면 이 반도체 메모리 장치는 RCR모드로 동작하게 된다.

이때, PRCR이라는 신호는 서브 어레이를 지정하는 로우 어드레스의 일부를 돈트 케어(Don't care)시킴으로 인해 서브 어레이를 선택하는 PBLSi라는 신호가 메모리 셀 어레이에서 2개 이상이 활성화된다.

그리고, PRCR이라는 신호는 또한 노말 워드라인 선택회로 및 리던던트 워드라인 선택회로를 구동시키는 회로로 입력되어 로우 리던던시 인에이블 신호인 PREMIE및 PSWEB라는 입력을 돈트 케어(Don't care)되게 만들어 RCR모드에서는 무조건 PNWR만 인에이블 되도록 한다.

노말 동작에서는 PREMIB라는 신호에 의해 결함이 발생한 워드라인에 해당하는 로우 어드레스가 선택되면 PNWR대신에 PSWR이 인에이블 되어 리던던트 워드라인이 발생하게 된다.

RCR모드에 진입하여 리프레시 동작을 수행할 때는 잘 알려걱 있는 CBR 리프레시 또는 ROR동작에 의해 모든 노말 워드라인이 선택되어 리프레시가 이루어진 이후에는 RCR모드에서 빠져나와 RCR모드에서 수행되지 않았던 리던던트 워드라인을 활성화시키기 위해 리던던트 워드라인 테스트를 할 수 있도록 PSWTEB신호를 인에이블 시켜 RCR모드에서 리프레시를 수행하지 않았던 리던던트 워드라인에 대한 리프레시 동작을 수행함으로서 본 발명의 역할이 종료된다.

제8도는 본 발명에 따른 노말 워드라인 선택회로를 보인 도면이다. 제8도를 설명하면, 입력신호 PNWR, DRAij, DRAij, PNWR이 트랜지스터 80, 82, 84, 86에 인가되고 상기 트랜지스터 80과 82사이에 접속된 인버터 88로 인하여 조합된 신호가 워드라인 WL으로 출력된다.

제9도는 본 발명에 따른 리던던트 워드라인 선택회로를 보인 도면이다. 제8도를 참조하면, 입력신호 PSWR이 각각 입력되는 트랜지스터 88, 90과 상기 트랜지스터 88, 90사이에 접속된 인버터 92로 인하여 조합된 신호가 리던던트의 워드라인 SWL 으로 출력된다.

따라서, 상기한 바와 같은 본 발명에 따르면, 노말 셀 어레이를 대체하기 위한 리던던트 셀 어레이를 가지는 메모리 장치의 테스트 시간을 줄이고, 결함셀이 있는 노말 워드라인을 리던던트 워드라인으로 대체한 경우라도 리프레시 사이클 감소 방법을 이용하여 메모리 장치의 테스트 시간을 줄일 수 있는 효과가 있다.

Claims (4)

1. 적어도 한개 이상이 존재하는 서브 어레이와 비트라인 센스앰프영역을 가지며, 상기 서브 어레이는 다시 노말 셀 어레이 영역과 상기 노말 셀 어레이 영역내의 패일 된 셀을 대치하기 위한 리던던트 셀 어레이 영역으로 구성되고, 상기 노말 셀 어레이 내의 한 워드라인을 선택하기 위한 노말 워드라인 선택회로와 상기 리던던트 메모리 실 어레이 내의 한 워드라인을 선택하기 위한 리던던트 워드라인 선택회로가 메모리 셀 어레이와 인접하여 배치되는 반도체 메모리 장치의 리프레시 사이클 감소 방식으로 테스트 시간을 줄이기 위한 방법에 있어서 활성화되는 상기 서브 어레이의 수가 노말 동작에서 활성화되는 상기 서브 어레이의 수보다 많으며, 결함이 발생한 상기 노말 셀 어레이의 워드라인이 상기 리던던트 워드라인으로 대치된 경우에도 활성화되는 상기 서브 어레이의 수가 동일한 것을 특징으로 하는 반도체 메모리 장치의 리프례시 사이클 감소 방식으로 테스트 시간을 줄이기 위한 방법.
2. 제1항에 있어서, 상기 노말 워드라인 선택회로 및 상기 리던던트 워드라인 선택회로는 활성화회로의 제 1신호 또는 제 2신호에 의해서 활성화됨을 특징으로 하는 반도체 메모리 장치의 리프레시 사이클 감소 방식으로 테스트 시간을 줄이기 위한 방법.
3. 제2항에 있어서 상기 활성화회로는 결함이 발생한 워드라인에 해당하는 선택신호와 리던던트 워드라인 테스트 인에이블 신호를 입력하는 제 1, 2낸드게이트와, 일측에는 제 1인버터를 통하여 제어 클럭의 조합 또는 특정 패드에 원하는 전압을 인가하여 활성화되는 신호가 입력되고 타측에는 상기 제 1낸드게이트의 출력신호가 입력되는 제 3낸드게이트와, 일측에는 상기 제 3낸드게이트의 출력신호가 입력되고 타측에는 서브 어레이를 지정하는 출력선택신호가 입력되는 제 4낸드게이트와, 일측에는 상기 제 2낸드게이트의 출력신호가 입력되고 다른 일측에는 상기 제 1인버터를 통하여 상기 제어 클럭의 조합 또는 특정 패드에 원하는 전압을 인가하여 활성화되는 신호가 입력되고 또 다른 일측에는 상기 서브 어레이를 지정하는 블럭선택신호가 입력되는 제 5낸드게이트와, 상기 제 4및 제 5낸드게이트에 각기 접속되어 상기 노말 워드라인 선택회로의 인에이블신호인 상기 제 1신호와 상기 리던던트 워드라인 선택회로의 인에이블 신호인 상기 제 2신호를 출력하기 위한 제 3, 4인버터로 이루어져 상기 리프레시 사이클 감소 방식 모드에서 결함이 발생한 워드라인에 해당하는 어드레스가 입력되더라도 상기 제 1신호만 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 리프레시 사이클 감소 방식으로 테스트 시간을 줄이기 위한 방법.
4. 제2항에 있어서; 상기 활성화회로는 상기 리프레시 동작이 수행되지 않은 리던던트 워드라인만을 선택할 수 있도록 상기 리프레시 사이클 감소 방식 모드의 이전 또는 이후에 연속적으로 상기 제 2신호를 상기 리던던트 워드라인의 수와 동일하게 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 리프레시 사이클 감소 방식으로 테스트 시간을 줄이기 위한 방법.