JPS62144439A - 非閉塞自己ル−ト決め交換網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 及吉分豆 本発明はパケット並びに回路切替情報の交換方法および
そのアーキテクチャに関する。さらに詳しくは本発明は
非閉塞的な自己ルート決め交換網アーキテクチャに関す
る。

企肌■宜旦 交換網内に多数の伝送路を有した自己ルート決めパケッ
ト交換網は知られている。自己ルート決め交換網は複数
の伝送路を有しているが、どの入力ポートからどの入力
ポートに伝送するにも非閉塞的ではない。この種システ
ムは米国特許第４．５５０，３９７号に記載されており
、交換イ［４のノードは自動的に代替ルートを決定する
ことによって信頼性を向上させ、また情報を分配してい
る。この交換網は分配ノードとルート決めノードのステ
ージより構成されている。ルート決めノードは、アドレ
ス指定された下流ノードにパケットを送るためにパケッ
トの物理アドレスに応答する。分配ノードは、代替ルー
ト決めアルゴリズム並びに下流ノードの使用可能性に基
づいて、パケットを下流ノードに統計学的に処理して送
っている。当初の交換網のステージは、代替分配ステー
ジおよびルート決めステージと、これらに続く交換網の
残りのステージであるルート決めステージのみとである
。

上記のパケット交換網はパケットの伝送のみが可能であ
る。回路切替えには伝送路が不確定の時間だけセットア
ツプ状態に維持されることが必要であり、上記の交換網
は伝送路の大部分が閉塞状態となりこの種の回路切替え
動作を行なえない。

開示された他の公知のパケット交換網においては、ステ
ージ内におけるパケットの内部通信とステージ間におけ
るパケットの相互通信によって自己ルート決めパケット
が交換網内を伝送される。

各ステージは複数の交換ノード対を有し、各交換ノード
対はノード対間の内部ノードリンクを有している。各交
換ノードは入力コントローラと出力コントローラを有し
、入力コントローラはノードがバケットを受けるとその
アドレスフィールドをチェックしてバケットの到着先を
決定する。到着先の決定に従って、入力コントローラは
バケ・７トを到着先に向かって伝送し、その経路として
、リンクの利用可能性と内部制御回路とに基づいて、ス
テージ間リンクかあるいはノード内リンクのいずれかを
とる。

パケットと回路切替情報との両者を伝送する他の交換網
は複数のステージと、リンクによって相互接続されたス
テージとを有している。同一ステージ内の各交換ノード
対は前段ステージからの同じ入力リンクを共用する。リ
ンクを介して伝送される発信側インタフェースコントロ
ーラからのアドレス情報を受けると、この情報を受けた
ノード対の一方によって交換網の多数の伝送路のうちの
ひとつが決定され、前記一方のノード対を経た伝送路を
確立した後にアドレス情報を次に続くステージに伝送す
る。交換ノードで伝送路がいったん確立されると、到達
側トランクコントローラから交換網に対して伝送路が確
立したことを示す肯定信号が送り返される。パケットの
終了フィールドが検出されるか、あるいは、回路切替情
報の伝送後に適当な終了情報が伝送されるまではこの伝
送路は確立されたま−である。

非閉塞交換網は既に知られている。Ｎ１入力端子とＮ２
出力端子とを相互接続可能な非閉塞交換網の最も簡単な
ものは、Ｎ、ＸＮ２個の交換素子あるいは交差点より成
る方形状アレーを用いている。このようなアレーは、他
の端末が相互接続されていることに関係なく、アイドル
状態の端末はどれでも相互接続可能であるという点で非
閉塞的である。しかし、このアレーは多数の交差点の要
する絶望的なコストの故に大概の応用に対して実用的な
交換網とならない。

方形状アレーよりも非常に少ない交差点を有した公知の
非閉塞交換網は、ベル　システム　テクニカル　ジャー
ナル（Ｂｅｌｌ　Ｓｙｓｔｅｍ　ＴｅｃｈｎｉｃａｌＪ
ｏｕｒｎａｌ　）　、１９５３年３月、第４０６から４
２４頁、シー　クロス（Ｃ，Ｃ１ｏｓ）による“非閉塞
交換網の一考察（八５ｔｕｄｙ　ｏｆ　Ｎｏｎｂｌｏｃ
ｋｉｎｇ　ＳｗｉｔｃｈｉｎｇＮｅｔｗｏｒｋｓ）　　
”の記事に開示されている。この記事に記載された交換
網は厳密に非閉塞な交換網と名づけられている。再編成
可能で非閉塞的な交換網は、ヘル　システム　テクニカ
ル　ジャーナル、第４１巻、第５号、１９６２年９月、
第１４８１から１４９２頁、ヴイ　イー　ベネス（Ｖ、
　Ｅ、　Ｂｅｎｅｓ）による“再編成可能な３ステージ
接続交換網に関して（Ｏｎ　Ｒｅａｒｒａｎｇｅａｂｌ
ｅ　３−３−５ｔａ　ＣｏｎｎｅｃｔｉｎｇＮｅｔｗｏ
ｒｋｓ）　　”なる記事に開示されている。他の再編成
可能な交換網は米国特許第４，０３８，６３８号に記載
されている。上述の交換網は通常コンピュータを用いる
中央制御ユニットによってすべて制御されている。交換
網の伝送路割当の役割を果たす中央制御ユニットの問題
点は、交換網がバケットの高速交換に利用される時に中
央制御ユニットがあい路となることである。その理由は
、そのような利用は非常に高速な再構築を必要とし、情
報が伝送路でクロックされる速度は伝送路が再構築され
る速度程重要ではないからである。再編成能力はさらに
交換網の全体の状態を知ることが必要であり、このこと
は前述したクロスの交換網にもあてはまる。

溌訓Ｉυｌ叉 本発明の原理によって上述の問題点は解決され、技術的
な進展が達成できる。本発明の原理を用いた自己ルート
決め交換網は、出力ポートがアイドル状態であればどの
入力ポートからどの出力ポートに対しても常に交換網の
伝送路を与えることのできる、同報ノードとルート決め
ノードとのステージより構成されている。

本発明の利点によれば、交換網はパケットあるいは回路
切替情報を交換できる。初めに交換網にアドレス情報を
送る入力ポートによって交換網に伝送路がセットアツプ
される。交換網はこのアドレス情報に応答してアドレス
で指定された出力ポートへの伝送路を決定する。出力ポ
ートは、伝送路セットアツプを受けるとセントアップ中
の伝送路を介して入力ポートに肯定信号を返送する。肯
定信号はこの伝送路を介して交換網内をルート決めされ
、この肯定信号を受ける各ノードはそれ自体を経由する
伝送路の一部を確立する。

さらに、同報ステージの交換ノードはアドレス情報の受
信に応答して次の下流のステージの複数のノードに受信
したアドレス情報を伝送するので、交換網内に複数の利
用できる可能性のある伝送路をつくる。またルート決め
ステージのノードは上流のノードから受けた複数組の各
アドレス情報の受信に応答して一組のアドレス情報を選
択してこれをチェックし、そしてアドレス情報を受ける
次の下流のステージの交換ノードを決定する。さらにす
べてのノードは終了信号の受信に応答して、構築中の伝
送路の各々のノードに対応する部分を開放する。

詳しくは、非閉塞、自己ルート決め交換網はｎルート決
めステージとｎ−１同報ステージとより成り、交換網の
初めのグループに同報ステージを配しその後にルート決
めステージを配している。

同報ステージの各ノードは２個の入力端子と３個の出力
端子を有している。第１順位のルート決めステージの各
ノードは、２個の入力端子と２個の出力端子とを有し、
残るルート決めステージのノードは３個の入力端子と２
個の出力端子とを有している。ステージ間のリンクは、
上流ノードの出力端子を下流ノードの入力端子に個々に
接続する。

同報ステージの各ノードは、その入力端子のひとつに受
けたアドレスの受信に応答してこのアドレスをアイドル
状態にある出力端子のすべてに対して再送するとともに
、アクティヴは入力端子から、後に下流のステージから
肯定信号を受ける出力端子に向かう、伝送路を潜在的に
セットアツプした伝送路セットアツプ状態に入る。

さらに、ルート決めステージの各ノードは、入力端子に
受けたアドレスの受信に応答してこのアドレスをチェッ
クし、アドレスによって指定された出力端子を決定した
後に、指定された出力端子を介して次の下流のノードに
このアドレスを再伝送する。ルート決めノードは、次に
、入力端子から指定された出力端子への伝送路を確立す
るために、伝送路セットアツプ状態に入って指定された
出力端子に肯定信号が受信されるのを待つ。すべてのノ
ードは肯定信号の受信に応答してそのノードを経る伝送
路を確立し、その伝送路の入出力端子に対してビジー状
態となる。

本発明の利点によれば、ルート決めステージの各ノード
は優先順位回路を有し、多数の入力端子に複数のアドレ
スを受信しても１個の入力端子のみが伝送路セントアッ
プ動作のために選択されることとなる。また、同報ステ
ージの各ノードはイ憂先順位回路を有し、複数の肯定信
号を受信した時に交換網で現在セットアツプ中の伝送路
の出力端子のうち１木の端子だけを選択している。

穫穐笠脱凱 第１図は本発明の主題とするパケット交換網の一例を示
す図である。第１図に例示する交換網は、出力ポートが
アイドル状態であれば、どの人力ポートをどの出力ポー
トにも相互接続できる。交換網１００の接続を確立すべ
き出力ポートのアドレスを入力ポートが伝送することに
よって交換網１００の接続が確立される。タイミング発
生器６５の制御によって、同時には１個の入力ポートの
みしか接続を確立できない。伝送路は終了フラゾと称す
るビットパターンを伝送する入力ポートによって開放さ
れる。たとえば、入力ポート１２０は出力ポート１２３
との接続を確立するために、二進数で“００１″のアド
レスをリンク１１０−０を介してノード１０１−０に伝
送する。交換網は５個のステージより構成されている。

ステージ１はノード１０１−０〜１０１−３より成り、
ステージ２はノード１０２−０〜１０２−５より成り、
ステージ３はノード１０３−０〜１０３−８より成り、
ステージ４はノード１０４−０〜１０４−５より成り、
そしてステージ５はノード１０５−０〜１０５−３より
成る。ステージ１および２のノードはアドレス情報を受
けるとこのアドレス情報をアイドル状態にあるすべての
出力リンクに再送する。ステージ３．４および５の各ノ
ードは入力リンクにアドレスを受信すると入力リンクの
ひとつを選択して伝送路セットアツプのためのアクティ
ヴリンクとし、受信したアドレスの最重要ビットをチェ
ックしてノードの２個のリンクのどちら側に最重要ビッ
トを取除いた残りのアドレスビットを再送するかを決定
する。アドレス再送後、すべてのノードば伝送路セット
アツプ状態とも称する要求状態に入り、この要求状態の
間下流のステージからの肯定信号を待機する。

たとえば、ノード１０１−０はアドレスビット“００１
”に応答してこのアドレスビットをリンク１１１−０．
１１１−１および１１１−２のアイドル状態のリンクに
再送する。すべてのリンクがアイドル状態であったとす
ると、ステージ２のノード１０２−０．１０２−２およ
び１０２−４はアドレスビットを受信する。出力リンク
１１２−〇〜１１２−２．１１２−６〜１１２−８．１
１２−１２〜１１２−１４のすべてがアイドル状態であ
ると、ステージ３のノード１０３−０〜１０３−８の各
々がアドレスビット“００１”を受信する。ステージ３
の各ノードはアドレスビットの最重要ビット“０”に応
答して、アドレス指定された偶数番号のリンク１１３−
０〜１１３−１７であってかつアイドル状態のリンクに
アドレスを伝送する。アドレスの伝送に当たっては最重
要ヒツト“０”を取り除き残りのアドレスビット“０１
”を伝送する。ノード１０４−０〜１０４−２の各々は
伝送されたアドレスビットの最重要ビットをチェックし
て出力リンクを決定した後、この最重要ビットを取り除
いて残りのアドレスビット“１”を、決定された偶数番
号のリンク１１４−〇〜１１４−４のうちアイドル状態
のリンクを介してノード１０５−０に送信する。ノード
１０５−〇は受信したアドレスビットをチェックして出
力ポートを決定し、出力ポート１２３がアイドル状態で
あればこれに対して要求信号を伝送する。

出力ポート１２３は要求信号に応答して肯定信号をライ
ン１１５−１を介して返送する。

出力ポートから入力ポートに対して返送される肯定信号
が交換ｍ１ｏｏ内で中断される方法が交換網内の実際の
伝送路セントアンプを示している。

前述したようにステージ３．４および５の指定された各
ノードは伝送されたアドレスを上流の１個のノードから
しか受信しない。したがって、ノードｌ　０４−０とス
テージ３との間にはアクティヴなリンクは１本しかなく
、このリンクを介して肯定信号はノード１０４−０から
ステージ３に戻される。しかしながら、ステージ１とス
テージ２との間では、前述したリンクのすべてが潜在的
にアクティヴであって、肯定信号の到来を待っている。

ノード１０５−０はリンク１１５−１を介して出力ポー
ト１２３から受ける肯定信号をリンク１１４−〇を介し
てノード１０４−〇に伝送する。ノード１０５−０はア
ドレスビットの伝送にノード１０４−２を選択したので
、ノード１０４−１および１０４−２に対しては肯定信
号を伝送しない。

同様にして、ノード１０４−０はリンク１１３−〇を介
して肯定信号をノード１０３−０に伝送する。ノード１
０３−０は肯定信号をリンク１１２−〇を介してノード
１０２−０に伝送する。ノード１０２−０は受信した肯
定信号をリンク１１１−０を介してノード１０１−０に
伝送し、ノード１０１−０は次にこの肯定信号をリンク
１１０−０を介して入力ポート１２０に中継する。肯定
信号を受信したノードは各々ビジー状態に入り、アクテ
ィヴな出力リンクに伝送するデータがアクティヴな入力
リンクに伝送されてくるのを待つ。アドレス信号は受信
したが肯定信号を受信しなかったノードは、所定時間経
過後タイミング発生器６５によってアイドル状態にされ
る。肯定信号に対するノードの応答は第２図〜第５図を
参照して詳細に説明する。

第１図の同報ノード１０１−０は第２図に更に詳細に示
されている。ノード１０１−０はリンク制御回路２００
．２０１および２０２より構成されている。もしあるリ
ンク制御回路が入力リンクから出力リンクにデータを伝
送していると、このリンク制御回路は入力リンクがビジ
ーであることを示す信号をケーブル２０３を介して送信
する。

前述の例のように、リンク１１０−０を介して人力ポー
ト１２０から送られるアドレスをノード１０１−０が受
信し、リンク制御回路２００がアイドル状態であるとす
ると、リンク制御回路２００はアドレスを受信したリン
ク１１０−０に対してセットアツプ状態に入りアドレス
ビットをリンク１１０−０に転送しはじめる。すべての
アドレスビットがリンク１１１−０に転送されるとリン
ク制御回路２００は待機状態に入る。アドレスビットの
受信の時にリンク制御回路２０１および２０２をアイド
ル状態であると、これらのリンク制御回路もセットアツ
プ状態に入って各々リンク１１１−１および１１１−２
にアドレス情報を伝送した後に、待機状態に入る。下流
のノードから肯定信号を受けたり、あるいは、セットア
ツプ時間が終了してケーブル６６を介してタイミング発
生器６５によってリセットをかけられると、リンク制御
回路は待機状態からビジー状態に移る。

リンク制御回路２００がリンク１１１−０を介して肯定
信号を受けるとビジー状態となり、終了クラブを受信す
るまでリンク１１０−０からリンク１１１−０への伝送
路を確立する。さらに、リンク制御回路２００はリンク
１１０−０を介して入力ポート１２０に肯定信号を再送
する。ステージ１および２のノードは同一般計である。

リンク制御回路２００はさらに詳細に第３図に示されて
いる。リンク制御回路２０１および２０２は同一般計で
ある。第３図に示すように、各リンクは２本のラインを
有し、たとえばリンク１１０−〇はライン３２０および
３２１より成る。これらラインは、各々、１００および
ＩＯＩの偶数および奇数ラインとして表わされている。

前述したように、ノードの３個のリンク制御回路は、各
々独立して、４個の状態であるアイドル状態、セットア
ツプ状態、待機状態およびビジー状態のうちのひとつを
とることができる。リンク制御回路がビジー状態のとき
、リンクの２本のラインは両者ともデータ情報をリンク
制御回路に転送する機能を有する。ビジー状態では、一
方のライン（偶数ライン）はＤｏ等の偶数データビット
のすべてを伝送し、他方のライン（奇数ライン）はＤｌ
等の奇数データビットのすべてを伝送する。しかしなが
ら、アイドル状態、セットアツプ状態および待機状態で
は、リンクの２本のラインは異なった目的に用いられ、
このため偶数および奇数ラインとして表わされている。

たとえば、リンク１１〇−〇ではライン３２０はｌ００
（偶数ライン）として表わされ、ライン３２１はｌ０１
　（奇数ライン）として表わされている。

セットアツプ状態では、発信人力ポートは５クロック信
号の間セントアップ信号を奇数ラインに送り、次の３ク
ロック信号の間アドレス情報を偶数ラインに送る。入力
ポートはビットスタッフィングをも与えるので、ノード
がビジー状態のときにデータに終了フラグビットが表わ
れない。

次に第３図に示すリンク制御回路２００の動作を考察す
る。コントローラ３０２はリンク制御回路２００の制御
機能を司どる。コントローラ３０２は好適には周知のプ
ログラム論理アレーおよびフリップフロップを構成でき
る。ゲート３０１．３１０．３’ｌｌ、３１７および３
１８はセットアツプ状態で動作してセットアツプ信号を
検知してこれをライン３２４を介してコントローラ３０
２に知らせる。さらにゲートはセットアツプ状態の終り
を検知してコントローラ３０２に待機状態に入ることを
知らせる。

エレメント３０３．３０４および３０５は、情報を、選
択されたリン々から出力リンク１１１−０に転送する。

これらエレメントはセントアンプ信号がアクティヴな入
力リンクに検知された後のセットアツプ状態の開動作し
てアドレス情報とセットアツプ信号の残りの部分をリン
ク１１１−０に伝送する。これらエレメントはビジー状
態の間も動作し、選択された入力リンクからの情報デー
タをリンクｉ　ｉ　ｔ−ｏに伝送する。しかし、待機状
態ではエレメント３０３．３０４および３０５はアクテ
ィヴでなくリンク１１１−０にビットの伝送を行なわな
い。なぜなら待機状態ではリンク制御回路２００はライ
ン３２７を介して到達するステージ２からの肯定信号を
待機しているからである。フラグ検知器３０８は情報デ
ータ内の終了フラグの受信に応答してコントローラ３０
２にアイドル状態に入ることを知らせる。エレメント３
１２および３１３はコントローラ３０２によって使用さ
れ、ステージ２から受けた肯定信号を入力ポート１２０
に返送する。

前述の例のように、今、リンク制御回路２００はアイド
ル状態であり、セットアツプ信号と“００１”のアドレ
スビットとをリンク１１〇−〇を介して入力ポート１２
０から受信中であるとする。リンク制御卸回路２００は
ライン３２０および３２１の情報に応答して、ライン３
２１を介して伝送されているセットアツプ信号をＯＲゲ
ート３１８、ＡＮＤゲート３１０およびＯＲゲート３０
１によって検知し、ライン３２４を介してコントローラ
３０２に“ｌ”信号を送る。ライン３２１に検知されて
いる情報はリンク制御回路３０１あるいは３０２に処理
されるべきデータ情報ではなくてセットアツプ信号であ
ることをゲート３１０および３１８が検証する。コント
ローラ３０２はこの“１”信号をラッチ３０３の最下位
桁に記憶する。データセレクタ３０４はラッチ３０３の
出力に応答してライン３２０および３２１を選択してこ
れらライン上の情報をライン３２８および３２９を介し
てラッチ３０５に転送する。

ライン３２８および３２９の情報は、ケーブル６６のラ
イン３３０を介してタイミング発生器６５から受信する
クロックパルスの立上りで、ラッチ３０５に記憶される
。ラッチ３０５はリンク１１０−０の情報をライン３２
６および３２７に転送する。

リンク１１０−０から受信している情報の終了はライン
３２１のセットアツプ信号がなくなることによって検知
される。エレメント３１０，３１８および３０１はセッ
トアツプ信号がなくなるのを検知して、このことをコン
トローラ３０２に“０”を送ることによって知らせる。

コントローラ３０２はセットアツプ信号がなくなるのに
応答して待機状態に入る。待機状態に入るとコントロー
ラ３０２はそのオープン端子からライン３３１を介して
信号を送出する。ライン３３１を介して送出された信号
はディレィ３０７を経由してトランスレシーバ３０６を
ディスエーブルとする。トランスレシーバ３０６がディ
スエーブルとされるのでリンク１１１−０のライン３２
７を介してノード１０２−〇から返送される肯定信号を
受信することができる。待機状態ではリンク制御回路２
００はライン３２７を介して返送される肯定信号の到着
を待っている。肯定信号の到着あるいは未到着は、ステ
ージ１が肯定信号を受信するのに適した時間にライン３
３２を介してタイミング発生回路６５から受信するクロ
ッキング信号に同期して、フリップフロップ３０９を作
動させている。リンク制御回路２０１はタイミング発生
器６５から同様のクロッキング信号を受信するが、クロ
ック制御回路２００のそれよりも１クロック時間遅れて
おり、クロック制御回路２０２も同様の２クロック時間
遅れたクロッキング信号を受信する。タイミング発生器
６５からのクロッキング信号をこのように遅らして与え
ることによって、ノード１０１−０がステージ２から受
信する多数の肯定信号に対してどの順番で受信するかの
優先順位をつけることとなる。ステージ１の各ノードは
ライン３３２からのクロッキング信号を受け、もう肯定
信号がライン３２７を介して送られていると、フリップ
フロップ３０９はＪ入力端子を介してセットされる。

しかし、肯定信号がライン３２７を介して送られていな
いと、フリップフロップ３０９は、ライン３３１とディ
レィ３０７を介して送られているオープン端子からの信
号のくるに端子を介してリセットされる。フリップフロ
ップ３０９をセットする肯定信号を受けると、フリップ
フロップ３０９の出力信号がライン３３５を介してコン
トローラ３０２のＡＣＫ、入力端子に送られる。ＡＣＫ
、１入力端子に受けた信号に応答して、コントローラ３
０２はビジー状態に入り、ＡＣＫ、出力端子からの信号
をライン３３６に送ることによって肯定信号をライン３
２１およびトランスレシーバ３１３を介して入力ポート
１２０に返送する。

肯定信号を受信しないとコントローラはＡＮＤゲート３
１４とＯＲゲート３１５によってアイドル状態にリセッ
トされる。このリセットは、ライン３３３を介してタイ
ミング発生器からＡＮＤゲート３１４に送られる伝送路
信号と、コントローラ３０２がビジー状態でないという
事実とが伝送されることによって行なわれる。

ビジー状態では、コントローラ３０２はライン３２０お
よび３２１に受信されてくるデータをリンク１１１−０
のライン３２６および３２７に転送するとともに、転送
中のデータの終了フラグを検知するためにこのデータを
モニタする。フラグ検知器（ビジー信号によってイネー
ブルされる）３０８によって終了フラグを検知すると、
この終了を示す信号がＯＲゲート３１５を介してコント
ローラ３０２に送られる。

第１図のルート決めステージのノード１０５−〇はブロ
ック図として第４図に示されている。ステージ４および
５の他のノードはノード１０５−０と同一般計である。

ステージ３のノードとブロック図で示すノード１０５−
０の相違点は後者が３個の入力リンクを持っているのに
対して前者は２個の入力リンクしか持っていないことで
ある。

第１図で既に説明したように、ノード１０５−０は“０
″である最重要アドレスビットに応答して情報をリンク
１１５−０に伝送し、“１”である最重要アドレスビッ
トに応答して情報をリンク１１５−１に伝送する。リン
ク制御回路４００は“０”である最重要アドレスビット
に応答して伝送路をリンクｌ　１５−０に向け、リンク
制御回路４０１は“１”である最重要アドレスビットに
応答して伝送路をリンク１１５−１に確立する。もし同
時にアドレス情報がリンク１１４−０および１１４−２
の両方に現われ最重要アドレスビットが０”であると、
リンク１１５−０への伝送路確立のためにリンク制御回
路４００はリンク１１４−０を選択する。リンク制御回
路４００の入力リンクの予め設定された優先順位は高い
方からリンク１１４−０．リンク１１４−２そしてリン
ク１１４−４となる。リンク制御回路４０１も同じ優先
順位である。

前述したようにアイドル状態のリンクを制御するリンク
制御回路は、アドレス情報が伝送中であることを、奇数
ラインに伝送されるセットアツプ信号を検知することに
よって行なっている。リンク制御回路４００および４０
１も同様に動作する。

アイドル状態のリンクを制御するリンク制御回路は他の
リンク制御回路によって接続されている出力リンクに伝
送中のデータを誤って同定する場合があるため、また伝
送路がセントアップ中であると仮定すると、リンク制御
回路４００および４０１がビジーであることだけでな（
、現在どの入力リンクとビジーであることを示す必要が
ある。この情報はケーブル４０８を介して第４図のリン
ク制御回路間で転送される。

リンク制御回路４０１は第５図に詳しく示されている。

リンク制御回路４００は同一般計である。

ステージ４および５の他のリンク制御回路も同一般計で
ある。しかし、ステージ３のノードのリンク制御！■回
路は２個の入力リンクしか持たないので、伝送路は第５
図に示す伝送路のたった２／３であることが異なってい
る。ステージ３のノードの設計は第５図に示された技術
に基づけば当業者にとって当然のものとなろう。

第５図に示すように、各リンクは２本のラインより成り
、たとえばリンク１１４−０はライン５００および５０
１より成る。前述したように、ノードの２個のリンク制
御回路の各々は４個の状態であるアイドル状態、セット
アツプ状態、待機状態およびビジー状態のうちのひとつ
をとれる。

リンク制御回路がビジー状態のとき、リンクの２本のラ
インは共にデータ情報をリンク制御回路に転送する機能
を有している。ビジー状態では、一方のライン（偶数ラ
イン）はＤθ等の偶数データビットのすべてを伝送し、
他方のライン（奇数ライン）はＤｌ等の奇数データビッ
トのすべてを伝送する。しかし、アイドル、セットアツ
プおよび待機状態では、リンクの２本のラインは異なっ
た目的に用いられ、このため偶数および奇数ラインとし
て表わされている。たとえば、リンク１１４−０ではラ
イン５００はｒｏｏ　＜偶数ライン）として表わされ、
ライン５０１は■０１　（奇数ライン）として表わされ
ている。前述したように、セットアツプ状態では、発信
人力ポートからのセットアツプ信号は奇数ラインに伝送
される。

次に第５図に示すリンク制御回路４０１の動作を考察す
る。リンク制御回路４００は同様に設計されておりその
相違点は以下の説明において指摘する。アドレス検知ブ
ロック５４６はセットアツプ状態で動作しアクティヴリ
ンクのひとつから受信したアドレスビットの始まりを検
出し、リンク制御回路４００がそのリンクを介してデー
タの伝送を現在行なっていないことを確認する。さらに
アドレス検知ブロック５４６はセットアツプ状態の終了
を検知してコントローラ５２１に待機状態に移ることを
知らせる。アドレス検知ブロック５４６はセットアツプ
信号を受信しなくなるとセットアツプ状態の終了を決定
する。

データ選択ブロック５４７は情報を選択されたリンクか
ら出力リンク１１５−１に伝送するのに用いられる。デ
ータ選択ブロック５４７はアドレス情報の最初のビット
をデコードした後のセットアップ状態で動作する。そし
て、リンク制御回路４０１がアドレス情報とセットアツ
プ信号の残りをリンク１１５−１に伝送することを決定
する。

データ選択ブロック５４７はビジー状態においても動作
し、選択された入力リンクからリンク１１５−１に情報
データを転送する。しかしながら、待機状態ではデータ
選択ブロック５４７は動作せずリンク１ｉｓ−ｉにビッ
トを転送しない。待機状態ではリンク制御回路４０１は
リンク１１５−１のライン５５２を介して出力ポート１
２３から返送される肯定信号を待機しているからである
。

フラグ検知器５３６は情報データ中の終了フラグの受信
に応答してコントローラ５２１にアイドル状態に入るこ
とを知らせる。肯定伝送ブロック５６０はコントローラ
５２１によって使用され出力ポート１２３から受信する
肯定信号をステージ４に返送する。

ノード１０５−０が最重要アドレスビットの“１″をリ
ンク１１４−０を介して受信した前述の例を考える。ま
た、リンク制御回路４０１はアイドル状態であると仮定
する。リンク制御回路４００が現在リンク１１４−０に
対してビジー状態であるか否かを決定するために、ゲー
ト５１２は、第５図のラッチ５２２に対応するラッチか
らケーブル４０８を介して送られてくるリンク制御回路
４００のＧＯビットに応答する。もしケーブル４０８か
らゲート５１２に送られる信号入力が“０”であると、
当該リンクはリンク制御回路４００に対してアクティブ
でなくデータあるいは伝送路セット７ツプ情輸の伝送を
行なっていないことを意味する。ライン５０１のアドレ
スビットは“１”であるから、ゲート５１６は“ｌ”を
裁定回路５２０に出力する。ゲート５１６に対応するリ
ンク制御回路４００のゲート“０”であるアドレスビッ
トに応答するのみである。裁定回路５２０の出力ＪＯ−
Ｊ２はその人力ＫＯ〜に２に対して以下の式に従って応
答する。

ＪＯ＝ＫＯ ＪＬ＝ＫＯＫＩ Ｊ２＝ＫＯＫＩＫ２ 裁定回路５２０はゲート５１６からＫＯ大入力受けた“
１”に応答してライン５６１を介してコントローラ５２
１に“１”を送る。コントローラ５２１はライン５６１
の“１”に応答してアイドル状態を抜はセットアツプ状
態に入り、ラッチ５２２のＧＯビット位置に“１″をセ
ットする。

ＧＯビットがセットされると、１ｌｔｌｌはライン５６
８を経てゲート５２３および５２７に送られる。そして
これらゲートがイネーブルとされてライン５００および
５０１に受ける後続の情報を、ゲート５３１．５３２、
フリップフロップ５３３、そしてフリップフロップ５３
４並びにゲート５３５を介して出力リンク１１５−１の
ライン５５１および５５２に転送する。さらに、ラッチ
５２２のＧＯビットがセ・ノドされたことはケーブル４
０８を介してリンク制御回路４００に知らされ、リンク
１１５−１はリンク制御回路４０１によって選択されて
ビジーとなったことを示す。

データ選択ブロック５４７による後続情報の伝送は、ア
ドレス検知ブロック５４６がライン５００のセットアツ
プ信号をもはや受信していないことを検知してこれを示
す“Ｏ”信号をライン５６２を介してコントローラ５２
１に送るまで、続く。

コントローラはライン５００を経由した“０”の受信に
応答して待機状態に入る。待機状態に入るとコントロー
ラ５２１は出力ポート１２３からの肯定信号をリンク制
御回路が受信する準備をさせる。コントローラ５２１は
ライン５５３を介して０ＰＥＮｄ信号をゲート５３５に
送ってディスエーブルとしてライン５５２へ出て行く信
号を阻止するとともにフリップフロップ５３７をリセッ
トする。肯定信号が出力ポート１２３からライン５５２
に入ってくるとフリップフロップ５３７はセットされて
、Ｑ出力はライン５５４を介してコントローラ５２１に
“１″を送る。ライン５５４の“１′によってコントロ
ーラ５２１はステージ４に肯定信号を再送しビジー状態
に入る。コントローラ５２１はライン５５５を介してゲ
ート５４１から５４３に“１”を送ることによってステ
ージ４に肯定信号を送る。ＧＯ出力は“１”でありこの
ことはライン５６８を介して送られるので、ゲート５４
１は肯定信号をライン５０１によってステージ４に返送
する。さらに、０ＰＥＮｄ信号はゲート５３５をイネー
ブルとしてデータ選択ブロック５４７をイネーブルし、
ライン５５２にデータを伝送する。もし、リンク制御回
路４０１がライン５５２を経た出力ポート１２３からの
肯定信号を伝送路信号を受ける前に受信しない時には、
コントローラ５２１は伝送路信号をゲート５３９に受信
しそしてＯＲゲート５４０からの信号によってアイドル
状態に強制される。出力ポート１２３から肯定信号を受
けない理由のひとつはそれがビジー状態であるからであ
る。ステージ３および４のノードの場合には、伝送路が
セットアツプ状態とならないことをも意味する。ＯＲゲ
ート５４０およびＡＮＤゲート５３９を経由した伝送信
号によってコントローラ５２１を強制的にアイドル状態
にすることによって、不確的な時間コントローラ５２１
が待機状態に滞まらなくしている。

ビジー状態では、コントローラ５２１はライン５００お
よび５０１に受信されてくるデータを各々ライン５５１
および５５２に転送するとともに、転送中のデータの終
了フラグを検知するためにこのデータをモニタする。ビ
ジー信号によってイネーブルされるフラグ検知器５３６
によって終了フラグを検知するとこの終了を示す信号が
ＯＲゲート５４０を介してコントローラ５２１に送られ
る。

コントローラ５２１はこの終了フラグを示す信号を受信
するのに応答してアイドル状態に入る。

上記実施例は本発明の原理を単に例示するものにすぎず
、当業者にとって本発明の精神と範囲から逸脱すること
なく種々の構成を工夫できることを理解されたい。

【図面の簡単な説明】

第１図は本発明の主題である交換網の一例を示すブロッ
ク図、 第２図は第１図の同報ステージ１０１−１を詳細に示す
ブロック図、 第３図は第２図のリンク制御回路２００を詳細に示す回
路図、 第４図は第１図のルート決めステージノード１０５−０
を詳細に示すブロック図、そして、第５図は第４図のリ
ンク制御回路４０１を詳細に示す回路図である。 く主要部分の符号の説明〉 １２０．１２１・・・・・・入力ポート１２２〜１２４
・・・・・・出力ポート１０１−０〜１０１−３．１０
２−０〜１０２−５．１０３−〇〜１０３−８．１０４
−０〜１０４−５．１０５−０〜１０５−３ ・・・・・・ノード １１０−０〜１ｉｏ−ｔ、１１１−０〜１１１−１１．
１１２−０〜１１２−１７．１１３−０〜１１３−１６
．１１４−０〜Ｉ　Ｌ　４−４．１１５−０〜１１５−
１・・・・・・リンク６５・・・・・・タイミング発生
器 ２００〜２０２．４００〜４０１ ・・・・・・リンク制御回路

Claims (1)

1. 【特許請求の範囲】 １、交換網の入力ポートから出力ポートにパケットおよ
   び回路切替情報を伝送する非閉塞自己ルート決め交換網
   であって、 複数の同報ステージ並びに複数のルート決めステージと
   、 ステージ間を順次接続する複数のリンクとを有し、 前記同報ステージは、各々、複数の交換ノードを有し、
   各交換ノードは、出力ポートを指定し、前記入力ポート
   の１個から受信されるアドレス信号の受信に応答して、
   この受信アドレス信号を複数組の受信アドレス信号とし
   て後続のステージに接続されるすべてのノードに対して
   伝送し、 前記ルート決めステージは、各々、複数の交換ノードを
   有し、各交換ノードは、前記複数組の受信アドレスの受
   信に応答してこれら複数組の受信アドレスの一組を選択
   する手段を有し、そして 前記ルート決めステージの各交換ノードは、さらに、選
   択された一組の受信アドレス信号に応答してこの受信ア
   ドレスの指示する後続のステージの交換ノードに対して
   前記一組の受信アドレス信号を送ることを特徴とする非
   閉塞自己ルート決め交換網。 ２、特許請求の範囲第１項に記載の交換網であって、 前記指定された出力ポートは、この出力ポートに直接相
   互接続されたステージの１個のノードから前記一組の受
   信アドレス信号を受けたことを示す信号に応答して、前
   記相互接続された１個のノードに肯定信号を送り、 前記相互接続された１個のノードは、前記肯定信号の受
   信に応答して後続のデータを前記指定された出力ポート
   に伝送するための前記相互接続された１個のノードを経
   由する伝送路を確立し、 前記相互接続された１個のノードは、さらに、前記肯定
   信号に応答して前記選択された一組の受信アドレス信号
   を受けた次の上流ステージのノードに対して前記肯定信
   号を再送する手段を有し、 残りのステージの各ノードは、前記肯定信号の受信に応
   答して前記１個の入力ポートと前記指定された出力ポー
   トとの間の各ノードを経由して伝送路を確立する手段を
   有し、そして、前記残りのステージの各ノードは、さら
   に、前記肯定信号の受信に応答してこの肯定信号を次の
   上流ステージに再送する手段を有する非閉塞自己ルート
   決め交換網。 ３、特許請求の範囲第２項に記載の交換網であって、 前記各ノードは、さらに、前記伝送路を経て受信した終
   了信号の受信に応答してこの終了信号を受信した各ノー
   ドを経由する伝送路を開放する手段を有する非閉塞自己
   ルート決め交換網。 ４、特許請求の範囲第３項に記載の交換網であって、 前記同報ステージの各ノードは、さらに、次の上流ステ
   ージと相互接続されたリンクの各々に相互接続された２
   個の入力端子と、後続ステージと相互接続されたリンク
   の各々に相互接続された３個の出力端子とを有し、 前記同報ステージの最終ステージと相互接続されたルー
   ト決めステージの各ノードは、さらに、前記最終ステー
   ジからのリンクの各々に相互接続された２個の入力端子
   と、後続ステージと相互接続されたリンクの各々に相互
   接続された２個の出力端子とを有し、そして、 他のルート決めステージの各ノードは、さらに、次の上
   流ステージと相互接続されたリンクの各々に相互接続さ
   れた３個の入力端子と、後続ステージと相互接続された
   リンクの各々に相互接続された２個の出力端子とを有す
   る非閉塞自己ルート決め交換網。 ５、特許請求の範囲第４項に記載の交換網であって、 前記同報ステージの各ノードは、さらに、複数の手段を
   有し、各手段は、ノードの出力端子のひとつと入力端子
   のすべてに接続され、ノードのひとつの入力端子を経由
   して受けた一組の受信アドレス信号の受信に応答して接
   続されたひとつの出力端子の状態を試験し、そして、前
   記試験された出力端子がアイドル状態の時にこの出力端
   子を経て前記一組の受信アドレス信号を送る非閉塞自己
   ルート決め交換網。 ６、パケットおよび回路切替情報を伝送する非閉塞自己
   ルート決め交換網であって、 複数の￥ｎ￥ルート決めステージ並びに複数の￥ｎ−１
   ￥同報ステージを有し、 前記ステージの各々は複数の交換ノードを有し、 前記同報ステージの各ノードは２個の入力端子と３個の
   出力端子とを有し、 前記ルート決めステージの第１順位のステージの各ノー
   ドは２個の入力端子と２個の出力端子とを有し、 残りの順位の前記ルート決めステージの各ノードは３個
   の入力端子と２個の出力端子とを有し、 前記同報ステージの各ノードは、アドレス信号をひとつ
   の入力端子に受信したことに応答して、このアドレス信
   号をアイドル状態にあるすべての出力端子を経て次の下
   流のステージに再送する手段を有し、 前記同報ステージの各ノードは、さらに、前記アドレス
   信号の再送に応答して伝送路セットアップ動作を指示す
   る状態に入る手段を有し、前記ルート決めステージの各
   ノードは、前記アドレス信号の受信に応答して前記アド
   レス信号によって指定された出力端子を決定するため前
   記アドレス信号をチェックする手段を有し、前記ルート
   決めステージの各ノードは、さらに、前記アドレス信号
   の受信に応答して指定された出力端子を経て次の下流の
   ノードに前記アドレス信号を再送する手段を有し、 前記ルート決めステージの各ノードは、さらに、前記ア
   ドレス信号の再送に応答して前記伝送路セットアップ動
   作を指示する状態に入る手段を有し、そして、 交換網の各ノードの前記伝送路セットアップ動作を指示
   する状態に入る手段は、さらに、次の下流のステージか
   らこのノードの出力端子のひとつを経て受ける肯定信号
   の受信に応答してこのノードを経る伝送路がセットアッ
   プされたことを指示するビジー状態に入る手段を有する
   、ことを特徴とする非閉塞自己ルート決め交換網。 ７、特許請求の範囲第６項に記載の交換網であって、 交換網の各ノードが、前記肯定信号の受信に応答してこ
   の肯定信号を次の上流のステージに再送する手段を有す
   る非閉塞自己ルート決め交換網。 ８、特許請求の範囲第７項に記載の交換網であって、 前記ルート決めステージの各ノードは、さらに、各々の
   入力端子に受ける複数個の前記アドレス信号の受信に応
   答して所定の優先順位に基づいてひとつの入力端子をア
   クティヴと指摘する手段を有し、そして、 前記肯定信号を再送する手段に結合され前記上流ステー
   ジに肯定信号を再送するべく前記指摘された入力端子に
   肯定信号を転送する手段を有する非閉塞自己ルート決め
   交換網。 ９、特許請求の範囲第７項に記載の交換網であって、 前記同報ステージの各ノードは、さらに、次の下流ステ
   ージから各出力端子に各々受けた前記肯定信号の多数の
   コピー信号に応答して所定の優先順位に基づいて出力端
   子のひとつを前記伝送路の一部として指摘する手段を有
   する非閉塞自己ルート決め交換網。 １０、特許請求の範囲第７項に記載の交換網であって、 交換網の各ノードが、さらに、入力端子のひとつに受け
   る終了信号の受信に応答してこの入力端子から前記指定
   された出力端子に至るノード内の伝送路を開放する手段
   を有する非閉塞自己ルート決め交換網。