JPH11167791A - 高速非同期パイプライン制御回路及び高速非同期向流パイプライン制御回路並びに、これに用いられるコンピュータメモリ - Google Patents

Abstract

(57)【要約】 【課題】向流パイプライン処理等に必要な緊密結合した
制御信号を発生する非同期制御回路を備え、高度なパイ
プライン処理を正確に制御できる高速非同期パイプライ
ン制御回路及び高速非同期向流パイプライン制御回路並
びにこれに用いられるコンピュータメモリを提供するこ
とにある。 【解決手段】制御部４１０は、交互に並べた第１制御回
路４１１、第１検出回路４１４、第２制御回路４１２、
第２検出回路４１５を含む。回路４１１は、レジスタ４
０２，４０４のゲート入力を制御し、回路４１２は、レ
ジスタ４０３のゲート入力を制御する。それぞれの検出
回路４１４，４１５は、隣接した２つの制御回路の状態
をモニタし、フルを示す制御回路がエンプティを示す制
御回路に先立つときに、これらの回路に移送信号を供給
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータのパ
イプライン制御に関し、更に詳しくは、パイプライン処
理により非同期でデータを転送するための回路構造に関
するものである。

【０００２】

【従来の技術】パイプライン処理装置は、コンピュータ
の高速機構として一般的である。パイプライン処理装置
あるいはパイプラインは、データがパイプラインを通る
ときに、そのデータを処理する。最も基本的なパイプラ
インのインプリメンテーションとしては、先入れ先出し
（以下「ＦＩＦＯ」とする）メモリが挙げられ、それに
よれば、ある段の未変換データが次段へ次々にコピーさ
れる。

【０００３】パイプライン化されたＦＩＦＯメモリ内で
は、フルあるいは占有された段がエンプティあるいは未
占有の段に先立って処理を行うとき、（１）フルステー
ジからエンプティステージへのデータ転送、（２）エン
プティ制御状態をフルに設定、及び、（３）フル制御状
態をエンプティに設定するという重要な機能を行うため
の論理が要求される。望ましくは、データ要素は、でき
るだけ速やかにフルステージからエンプティステージへ
移動すべきである。パイプライン処理スピードは、３つ
の機能がすべて同時になされたときに最大になる。ＦＩ
ＦＯメモリのようなパイプラインを通るデータ流れは、
同期したものでも、非同期のものでもよい。同期ＦＩＦ
Ｏメモリのデータ要素は、それぞれの段で所定のクロッ
ク周期（一般的には１つか２つ）をとりながら、決まっ
たステップで連続した段を進む。同期ＦＩＦＯメモリ
は、そのクロックにより決定される所定の時間間隔でデ
ータ要素を受け取り、そしてそれらを同じ所定の速さで
出力する。

【０００４】非同期ＦＩＦＯメモリは、それぞれの段が
隣接した段間での通信のみを要求しながら、決まった速
さで処理を行うという点で、同期ＦＩＦＯメモリより
も、設計上の重要な利点を有している。全体へのクロッ
ク分配のオーバーヘッドを避けることにより、非同期Ｆ
ＩＦＯメモリは、同期ＦＩＦＯメモリに比べてより高い
スピードで処理でき、しかもその消費電力が少ない。

【０００５】図１は、従来の非同期ＦＩＦＯメモリ５０
の一般構成のブロック構成を示したものである。ＦＩＦ
Ｏメモリ５０は、入力部１００と出力部１０２とを備え
ている。入力部１００と出力部１０２との間には、その
ＦＩＦＯメモリを介してデータ要素を記憶し移動させる
データレジスタ１０４，１０５，１０６，１０７が配置
されている。それぞれの制御回路１１０〜１１３は、そ
れぞれ、対応するデータレジスタ１０４〜１０７に関連
づけられている。

【０００６】入力部１００がデータレジスタ１０４内に
データ要素が配置される準備ができているデータ要素を
有しているときは、入力部１００は、制御回路１１０の
状態をチェックする。制御回路１１０がレジスタ１０４
がエンプティであることを示すと、入力部１００は、そ
のデータ要素をレジスタ１０４に転送するとともに、制
御回路１１０は、レジスタ１０４がフルであることを示
すために状態を変更する。制御回路１１０がフルである
ことを示すとともに、制御回路１１１がエンプティであ
ることを示すと、データ要素は、その後、次のレジスタ
１０５へ転送される。それと同時、あるいは、ほぼ同時
に、制御回路１１０，１１１は、制御回路１１０がその
時エンプティであり、制御回路１１１がその時フルであ
ることを示すように、状態を変更する。このようにし
て、データ要素は、ＦＩＦＯメモリ５０がその先にフル
ステージを見つけるまで、このＦＩＦＯメモリ５０を介
して伝達される。これが起こると、データ要素は止ま
り、次のステージがエンプティになるまで待機する。

【０００７】ＦＩＦＯメモリ５０内のデータ要素は、エ
ンプティステージからフルステージにより止まるまで、
自動的に移動するため、データ移動のスピードは、個々
のレジスタや、フル／エンプティ状態を検知してデータ
を移動させる制御要素により要求された時間に依存す
る。データ要素の移動には、（１）ＦＩＦＯメモリ内の
後段においてデータ要素をラッチし、（２）前段におけ
るデータ要素のラッチを解除することが含まれる。従っ
て、データ移動のスピードの増加には、ラッチ及びラッ
チ解除操作をできる限りしっかりと結び付けることが要
求される。ラッチしてからあまりに時間が経過したとき
にラッチ解除が起こると、スピードに影響が出る一方、
ラッチが完了する前にラッチ解除が起こると、システム
強度に影響が出る。

【０００８】図２は、従来の図１のＦＩＦＯメモリ５０
の一部である従来の回路２００の回路構成を示したもの
である。レジスタ２０２，２０４は、それぞれ、レジス
タ１０４〜１０７のいずれか一つに対応しており、制御
部２０６は、制御回路１１０〜１１３に漠然と対応して
いる。制御部２０６は、シリアル接続されたミューラー
Ｃ要素２０８，２１０，２１２及びエクスクラッシブオ
アゲート２１４，２１６から構成されている。

【０００９】ミューラーＣ要素は、よく知られた順序回
路要素であり、入力ノードが論理的に同じときにその出
力ノードでその入力ノードの値を再生させるものであ
る。例えば、Ｃ要素の入力が（ロウ，ロウ）のとき、そ
の出力はロウになる。入力ノードが（ハイ，ロウ）に切
り換わると、その出力は、ロウを維持する。その入力ノ
ードが（ハイ，ハイ）切り換わったときにのみ、その出
力がハイになる。Ｃ要素２０８，２１０，２１２は、そ
れぞれ、その上側に反転入力端子（小円で表されてい
る）を有している。従って、Ｃ要素２０８，２１０，２
１２は、２つの入力が異なるときに、下側の入力を出力
ノードへ出す。

【００１０】Ｃ要素２０８，２１０，２１２は、それぞ
れのＣ要素が、その１つの入力として１つ前（下側）の
Ｃ要素の出力を充て、もう一つの入力として次（上側）
のＣ要素の反転出力を充てている。従って、Ｃ要素は、
その出力が前段のＣ要素の状態と異なっているときにの
みその出力を切り換える。後段のＣ要素についても同様
である。

【００１１】エクスクラッシブゲートオア２１６は、ミ
ューラーＣ要素２０８，２１０の出力を受け、レジスタ
２０４のゲート入力をその出力とともに駆動する。同様
にエクスクラッシブオアゲート２１４は、ミューラーＣ
要素２１２，２１２の出力を受け、レジスタ２０２のゲ
ート入力をその出力とともに駆動する。図２には、２つ
のレジスタのみが示されているが、ＦＩＦＯの段数がい
くらであっても、その数に応じて、Ｃ要素とエクスクラ
ッシブオアゲートを加えて制御部を拡張し、データ回路
に必要な数のレジスタを加えればよい。

【００１２】表１は、図２に示したＡ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ，Ｇの各ポイントでの論理状態の典型的なタイミ
ング関係を示したものである。

【００１３】

【表１】

【００１４】時間間隔０においては、ポイントＦがハイ
であり、その下側のデータレジスタがフルであることを
示すとともに、それを含む値がポイントＨで現れる。ポ
イントＥ，Ｄは、ロウであり、レジスタ２０２，２０４
がエンプティであることを示している。時間間隔１にお
いては、Ｃ要素２０８は、ポイントＡでの値がポイント
Ｆでの値になるように状態を変化させる。次に、Ｃ要素
２０８の出力がＣ要素２１０に伝達すると、エクスクラ
ッシブオアゲート２１６の出力Ｄはハイになり、レジス
タ２０４がその入力データ（時間間隔２）をラッチすべ
きことを示す。また、時間間隔２においては、Ｃ要素２
１０の出力Ｂがハイになる。出力Ｂは、Ｃ要素２０８，
２１２への入力の他、エクスクラッシブオアゲート２１
４，２１６への入力としても機能するため、出力Ｂでの
この変化は、時間間隔３で複数の結果を含むものであ
る。

【００１５】時間間隔３では、Ｃ要素２１２は、ポイン
トＧからの反転入力がロウであるため、ポイントＢでの
ハイ値に応じてポイントＣでハイを出力する。また、ポ
イントＢでのハイに応じて、エクスクラッシブオアゲー
ト２１６の出力Ｄはロウに変化し、レジスタ２１４が、
その時にエンプティであることを示す。更に、ポイント
Ｂでのハイに応じてエクスクラッシブオアゲート２１４
の出力Ｅは、ハイに変化し、そのレジスタ２０２がその
時にフルであることを示す。最終的には、ポイントＢの
ハイ値は、Ｃ要素２０８の反転入力に適応し、入力Ｆに
おけるハイからロウへのその後の変化に応じることがで
き、これにより、データレジスタ２０４へのデータ入力
での二番目のデータ値が有効であることを伝える。

【００１６】時間間隔４では、ポイントＣでのハイ値に
続いて、エクスクラッシブオアゲート２１４の出力Ｅが
その本来のロウ値に戻る。ポイントＥのロウ値は、その
データレジスタ２０２がエンプティであることを示し、
図示していないが、最初のデータ値がパイプラインの後
段に向かって通過したことを示している。パイプライン
の後段で示されたポイントＧでの初期のロウ値は、ポイ
ントＣがハイ値に変化したときに、レジスタ２０２の値
を受け取る準備ができていたことを示している。従っ
て、時間間隔４では、ポイントＤ，Ｅが最初のロウ値に
戻り、エンプティであることを示している。ポイントＡ
が時間間隔１で、ロウからハイへ変化した後はいつで
も、回路は、二番目のデータ値を受け取ることができ、
そのデータは、ポイントＦでのハイからロウへの変化に
より信号化されている。二番目及び次のデータ値は、上
述したこの種のパイプラインの限定されない段数を介し
て、選択的、規則的に伝達することができる。

【００１７】

【発明が解決しようとする課題】図２に示したレジスタ
２０４からレジスタ２０２へのデータ要素の正確で能率
的な移送は、ポイントＤ，Ｅでのレジスタゲート信号中
の変化の正確なタイミングに依存しているため、ポイン
トＤはレジスタ２０４がエンプティになるように、ポイ
ントＥはレジスタ２０２がフルになるように、データ要
素を壊さず、かつ、できるだけ速く駆動する。しかしな
がら、ポイントＢが状態を変化させるとき、ポイント
Ｅ，Ｄでの状態変化の相対的なタイミングは、エクスク
ラッシブオア回路２１４，２１６における遅延差によっ
て決まる。エクスクラッシブオアゲートは、相対的に複
雑な回路であり、図２に示したＦＩＦＯメモリ中にタイ
ミングを不安定にする信号を導くため、その信号は、回
路の最大安全処理速度を下げる。

【００１８】従って、ＦＩＦＯメモリのような非同期パ
イプライン中でタイミング不定信号を取り除いたり、そ
のようなパイプラインの処理速度を上げるために制御信
号をより緊密に結合させることが要求される。

【００１９】その要求は、パイプラインの向流のよう
な、外部的な抑制によってデータ移送のタイミングが決
まるときに決定的である。図３は、向流パイプラインの
部分を説明するためのブロック構成を示したものであ
る。向流パイプライン３００は、第１パイプライン３２
０（「命令パイプライン」と称される）と、第２パイプ
ライン３４０（「結果パイプライン」と称される）とを
有しており、それらは、データ要素を反対の方向へ移送
する。図３によれば、命令パイプライン３２０は、デー
タ要素を右へ移送し、結果パイプライン３４０は、デー
タ要素を左へ移送する。パイプライン３２０の段は、直
列接続されたコントロール部３２８〜３３０及びそれら
の対応するデータ要素の記憶部の他、処理部３２２〜３
２４を含んでなるものである。それぞれの処理部３２２
〜３２４は、命令及びそれに関連した命令を実行するた
めに必要な情報フィールドを記憶するためのメモリを含
む。データ要素の記憶・処理部３２２〜３２４は、例え
ば、整数系データの命令を実行することができる論理演
算装置（ＡＬＵ）を含む。

【００２０】パイプライン３４０の段は、直列接続され
たコントロール部３４８〜３５０と、対応する結果記憶
要素３４２〜３４４を含む。結果記憶要素は、記憶・処
理部３２２〜３２４の命令による結果、あるいは、その
命令に必要なデータ値を記憶するとともに転送する。

【００２１】処理においては、パイプライン３２０のそ
れぞれの段における命令は、パイプライン３４０の対応
する段における結果と相互に影響し合う。命令部３２２
〜３２４におけるそれぞれの段情報は、それぞれ、結果
部３４２〜３４４に対応する情報と較べることができ
る。例えば、セクション３２２がオペランドとして、セ
クション３４２における結果を要求したとするならば、
その結果は、セクション３２２にコピーされる。一方、
情報は、同様にして命令パイプラインから結果パイプラ
インへと、反対の方向にコピーされ、あるいは、転送さ
れ、そしてそこでは、情報が移動し、命令パイプライン
中の次に続く命令と相互に作用しあうことになる。多く
のアプリケーションの向流パイプライン３００の正確な
処理のためには、パイプライン３４０を下るそれぞれの
結果がパイプライン３２０を上るそれぞれの命令と相互
に作用し合うことが必要である。たとえ、事前にこの相
互作用が起こる段が判明しなくても、ある段でそのよう
な相互作用が起こることは必須であり、さもなければ、
何等かのエラーが起こる。

【００２２】本発明は、このような事情に鑑みてなされ
たものであり、その目的とするところは、向流パイプラ
イン処理等に必要な緊密結合した制御信号を発生する非
同期制御回路を備え、高度なパイプライン処理を正確に
制御できる高速非同期パイプライン制御回路及び高速非
同期向流パイプライン制御回路並びにこれに用いられる
コンピュータメモリを提供することにある。

【００２３】

【課題を解決するための手段】本発明に係る高速非同期
パイプライン制御回路は、複数段のうち第１段目の転送
状態を制御する第１制御回路と、前記第１段目に直列接
続され、前記複数段のうち第２段目の転送状態を制御す
る第２制御回路と、前記第１及び第２制御回路の出力端
子に接続され、該第１及び第２制御回路の出力値に基づ
いて、該第１及び第２制御回路により受け取られている
移送信号を生成する検出回路と、前記第１制御回路と検
出回路との間に接続された第１インバータと、前記第２
制御回路と検出回路との間に接続された第２インバータ
とからなることを要旨とするものである。

【００２４】上記構成を有する高速非同期パイプライン
制御回路によれば、第１制御回路は、複数段のうち第１
段目の転送状態を制御し、前記第１段目に直列接続され
た第２制御回路は、該複数段のうち第２段目の転送状態
を制御する。前記第１及び第２制御回路の出力端子に第
１インバータ及び第２インバータをそれぞれ介して接続
された検出回路は、該第１及び第２制御回路の出力値に
基づいて、該第１及び第２制御回路により受け取られて
いる移送信号を生成する。これにより、高度なパイプラ
イン処理が正確に制御されることになる。

【００２５】更に、本発明に係るコンピュータメモリ
は、高速非同期パイプライン制御回路に用いられて好適
なものであって、先入れ先出しメモリと、先入れ先出し
メモリを制御する第１入力端子、第２入力端子及び出力
端子を有する第１制御回路と、第１及び第２トランジス
タを含み、先入れ先出しメモリを制御する第１入力端
子、第２入力端子及び出力端子を有する第２制御回路
と、第１制御回路の出力と第２制御回路の出力を受け取
るとともに、該第１及び第２制御回路の出力に応じて移
送信号を生成する検出回路とを備え、生成された移送信
号は、前記第１及び第２制御回路のそれぞれの第１及び
第２トランジスタのうちの１つのゲート入力端子をオン
することにより、該第１及び第２制御回路の出力を変化
させることを要旨とするものである。

【００２６】上記構成を有するコンピュータメモリによ
れば、検出回路は、第１制御回路の出力と第２制御回路
の出力を受け取るとともに、該第１及び第２制御回路の
出力に応じて移送信号を生成する。生成された移送信号
により、前記第１及び第２制御回路のそれぞれの第１及
び第２トランジスタのうちの１つのゲート入力端子がオ
ンされると、該第１及び第２制御回路の出力が変化す
る。これにより、高度なパイプライン処理が正確に制御
されることになる。

【００２７】本発明に係る高速非同期向流パイプライン
制御回路は、第１パイプラインの第１段目の転送状態を
制御する第１制御回路と、第２パイプラインの前記第１
段目に互いに隣接した第２段目の転送状態を制御する第
２制御回路と、前記第１及び第２制御回路の出力端子と
第２パイプラインからの第２検出回路の出力端子とに接
続された第１検出回路とを備え、該第１検出回路は、該
第１及び第２の制御回路と該第２検出回路との出力に基
づいて移送信号を生成するとともに、該移送信号を該第
１及び第２制御回路と該第２パイプラインとへ伝送する
ことを要旨とするものである。

【００２８】上記構成を有する高速非同期向流パイプラ
イン制御回路によれば、第１制御回路は、第１パイプラ
インの第１段目の転送状態を制御し、第２制御回路は、
第２パイプラインの前記第１段目に互いに隣接した第２
段目の転送状態を制御する。前記第１及び第２制御回路
の出力端子と第２パイプラインからの第２検出回路の出
力端子とに接続された第１検出回路は、該第１及び第２
の制御回路と該第２検出回路との出力に基づいて移送信
号を生成するとともに、該移送信号を該第１及び第２制
御回路と該第２パイプラインとへ伝送する。これによ
り、高度なパイプライン処理が正確に制御されることに
なる。

【００２９】

【発明の実施の形態】以下、本発明の好適な実施の形態
を図面を参照して説明する。以下の説明においては、同
一の各種構成要素や各種部材には、同一の符号を付して
いる。

【００３０】本発明は、ＦＩＦＯパイプラインとして構
成された直列接続されたパイプラインを非同期に制御す
る装置を含んだものである。以下に説明する初めの３つ
の実施例による装置は、高速で簡潔なＦＩＦＯパイプラ
イン制御回路であり、記憶装置及び転送要素の相対的な
到着信号を予測的かつ精密に制御する。このように、デ
ータ記憶と転送要素の相対タイミングの緊密結合は、デ
ータ落ちなくＦＩＦＯメモリの処理速度を増加させる。
本発明による第４〜第６の実施例は、第３実施例の変形
例を応用したものである。

【００３１】すべての実施例に用いた制御回路は、制御
回路と検出回路とを交互に連結したものを含んでなる。
フル状態の制御回路がエンプティ状態の制御回路に先立
つとき、フル制御回路に対応したデータ記憶要素がその
データをエンプティ制御回路に対応した次の記憶要素へ
転送すべきであることを示しながら、検出回路が移送信
号を生成する。移送信号は、前の制御回路の状態をエン
プティに、後続の制御回路の状態をフルに設定し、これ
により、前段から後段へデータ要素の移送を可能にして
いる。制御回路は、相対的に簡潔であり、その信号伝達
時間は、予測可能であるため、一般的な移送信号に対す
る隣接した制御回路の相対的な応答時間は、緊密制御さ
れ得る。

【００３２】図４〜図７は、本発明による非同期ＦＩＦ
Ｏパイプライン制御回路の第１実施例を示したものであ
り、回路容量に応じてフル／エンプティ状態情報を記憶
する制御回路を用いている。この実施例のシミュレーシ
ョンによれば、データ伝達の速さは、０．６ミクロンの
シーモス（ＣＭＯＳ）ファブリケーションプロセスを用
いて１ギガヘルツ以上である。

【００３３】図４は、非同期ＦＩＦＯパイプラインの第
１実施例であるハイレベル時のブロック図を示したもの
である。ＦＩＦＯパイプラインは、より多くの段数から
なるものであってよいが、説明のため図には、ＦＩＦＯ
パイプラインの３つの段数を示している。

【００３４】直列接続されたレジスタ４０２〜４０４
は、ゲート入力Ｇの信号がアクティブのとき入力Ｄで受
信したデータを出力Ｑへ転送し、そのレジスタがエンプ
ティであることを示す。ゲート信号がインアクティブの
とき、各レジスタは、それらがフルであるため、出力Ｑ
のデータを維持する。制御回路で完全に処理するため、
レジスタ４０２〜４０４は、アクティブなハイのゲート
信号とアクティブなロウのゲート信号とが切り換わるよ
うに配置されている。レジスタ４０２，４０４は、ロウ
電圧信号によりフルに駆動され、レジスタ４０３は、ハ
イ電圧信号によりフルに駆動される。

【００３５】制御部４１０は、交互に並べた第１制御回
路４１１、第１検出回路４１４、第２制御回路４１２、
第２検出回路４１５を含む。回路４１１は、レジスタ４
０２，４０４のゲート入力を制御し、回路４１２は、レ
ジスタ４０３のゲート入力を制御する。それぞれの検出
回路４１４，４１５は、隣接した２つの制御回路の状態
をモニタし、フルを示す制御回路がエンプティを示す制
御回路に先立つときに、これらの回路に移送信号を供給
する。

【００３６】図５Ａ及び図５Ｂは、第１実施例において
用いた制御回路４１１，４１２を説明するための回路図
である。１種類の制御回路を１種類の検出回路と交互に
用いた制御回路を構成することは可能であるが、以下に
説明するように図４に示した回路４００は、より高速に
処理を行うとともに、スタティック処理の可能な付加的
保持回路を単純化したインバータ５１６，５２６を備え
ている。制御回路４１１は、Ｎチャネルモス（ＮＭＯ
Ｓ）トランジスタ５１４に直列接続されたＰチャネルモ
ス（ＰＭＯＳ）トランジスタ５１２を備えている。エン
プティ／フル状態情報は、周囲の回路容量に応じてノー
ド５１５で記憶される。

【００３７】Ｐチャネルモス（ＰＭＯＳ）トランジスタ
５１２は、そのゲートＳｅｔ＿Ｅ（”＿”は、ロウアク
ティブであることを示す）をロウ状態にすることにより
ターンオンされ、Ｎチャネルモス（ＮＭＯＳ）トランジ
スタは、そのゲート入力ＳｅｔＦをハイ状態にすること
によりターンオンされる。トランジスタ５１４がオフで
ある間にトランジスタ５１２をターンオンすることは、
ノード５１５を電源電圧（ハイ）にセットし、トランジ
スタ５１２がオフである間にトランジスタ５１４をター
ンオンすることは、ノード５１５をグランド電圧（ロ
ウ）にセットする。

【００３８】インバータ５１６，５１７は、ノード５１
５と回路４１１のフル出力端子との間に円環状に接続さ
れている。インバータ５１７は、トランジスタ５１２，
５１４の両方がターンオフされたときにノード５１５か
らの漏れ電荷を置き換える保持インバータとして機能す
る。保持インバータ５１７がないと、ノード５１５は漏
れ電流に起因してその電荷を失い、トランジスタ５１
２，５１４のうちいずれかを周期的に再充電する必要が
ある。従って、長時間にわたってパイプラインがインア
クティブであっても、保持インバータ５１７は、ノード
５１５の状態を保持し、このような回路は、”スタティ
ック形”と称される。保持インバータ５１７は、パイプ
ラインが常に十分に短い時間間隔で処理されるものであ
るならば、省略することも可能であり、このような回路
は、”ダイナミック形”と称される。

【００３９】保持インバータ５１７は、Ｐチャネルモス
トランジスタ５１２とＮチャネルモストランジスタ５１
４に対して少ない量の出力電流を供給する弱インバータ
である。一般的には、保持インバータ５１７のトランジ
スタの幅は、インバータ５１６のトランジスタの幅より
も約１／１０〜１／２０倍程度に小さい。例えば、保持
インバータ５１７は、Ｐ及びＮチャネルモストランジス
タの両方について約１．２ミクロンの幅を有しており、
その一方で、インバータ５１６は、そのＰチャネルトラ
ンジスタについて約２４ミクロンの幅を有し、Ｎチャネ
ルトランジスタについて約１２ミクロンの幅を有してい
る。トランジスタ５１２，５１４は、それぞれ、約３６
ミクロン、約１８ミクロンの幅を有している。

【００４０】図５Ｂに示した制御回路４１２は、Ｐチャ
ネルモストランジスタ５２２、Ｎチャネルモストランジ
スタ５２４、インバータ５２６及び保持インバータ５２
７を備えている。回路４１２は、構造上、回路４１１と
同一であるが、その鏡像イメージになっている。しかし
ながら、回路４１２においては、Ｐチャネルモス及びＮ
チャネルモストランジスタにおけるゲート入力と出力と
が回路４１１の構造によるものとは異なった意味に割り
当てられている。特に、回路４１２においては、トラン
ジスタ５２２のゲートは、Ｓｅｔ＿Ｆに割り当てられ、
トランジスタ５２４のゲートは、ＳｅｔＥに割り当てら
れている。加えて、左側のインバータ５２６の出力端子
５２８でのハイ電圧は、エンプティを示し、右側の出力
端子でのハイ電圧は、フルを示す。

【００４１】図６Ａは、回路４１１のフルデータ出力５
１８と回路４１２のエンプティデータ出力５２８とを入
力信号とするナンドゲート６００で示されるような検出
回路４１４の本実施例の回路図である。検出回路４１４
の出力（Ｍｏｖｅ＿信号）は、回路４１１の入力Ｓｅｔ
＿Ｅと回路４１２の入力Ｓｅｔ＿Ｆに入力される。検出
回路４１４は、回路４１１のフル状態（ノード５１８で
ハイレベル値により表される）と回路４１２のエンプテ
ィ状態（ノード５２８でハイレベル値により表される）
とを検出するために処理を行う。

【００４２】図６Ｂは、回路４１２のフルデータ出力５
２５と回路４１１のエンプティデータ出力５１５とを入
力信号とするナンドゲート６０２と、ナンドゲート６０
２の出力端子に接続されたインバータ６０４とで示され
るような検出回路４１５の本実施例の回路図である。イ
ンバータ６０４の出力（Ｍｏｖｅ信号）は、回路４１２
の入力ＳｅｔＥと回路４１１の入力ＳｅｔＦに入力され
る。検出回路４１５は、回路４１２のフル状態（ノード
５２５のハイレベル値により表される）と回路４１１の
エンプティ状態（ノード５１５のハイレベル値により表
される）とを検出する。

【００４３】図７は、図４〜図６Ｂを一つにまとめて示
した制御部４１０の一部を説明した回路図である。回路
の処理を単純にし、かつ、簡単に理解できるように、イ
ンバータ５１６，５２６及び検出回路４１４は、論理的
に等しいオアゲート７０７として示され、検出回路４１
５は論理的に等しいアンドゲート７０８として示されて
いる。トランジスタ７０４，７０５，７０６は、Ｐチャ
ネルモストランジスタであり、トランジスタ７０１，７
０２，７０３は、Ｎチャネルモストランジスである。

【００４４】回路処理を論証するために、ノードＡ，
Ｂ，Ｃが、それぞれ、ロウレベル，ハイレベル，ハイレ
ベルの値をとるものと仮定する。これらは、それぞれ、
フル状態，フル状態，エンプティ状態に対応している。
ノードＢ，Ｃでの値が両方共、ハイレベルであるので、
アンドゲート７０８は、ハイレベル値を２つの対向する
Ｎチャネルモストランジスタ７０２，７０３のゲートに
割り当てる。これにより、トランジスタ７０２，７０３
がターンオンし、ノードＢ，Ｃがロウレベルにセットさ
れる。この中間段階におけるノードＡ，Ｂ，Ｃの回路状
態は、そのとき、それぞれ、フル状態、エンプティ状
態、フル状態を示している。従って、ノードＢにより表
されるフル状態は、ノードＣに移行し、ノードＣにより
表されるエンプティ状態は、ノードＢに移行する。Ｂ，
Ｃにおける回路状態のこれらの変化は、連結したデータ
レジスタのゲート入力で一緒にされ、これに対応して、
ノードＢに連結したデータレジスタに保持されたデータ
値のノードＣに連結したデータレジスタへの移送を生成
する。

【００４５】ノードＢでの新たなロウレベルがオアゲー
ト７０７に伝達されると、次のステップが起こるが、こ
のステップは、ノードＡからロウ入力を受け続けるもの
である。オアゲート７０７の出力は、Ｐチャネルモスト
ランジスタ７０５，７０６のゲートにロウレベルを割り
当て、これにより、ノードＡ，Ｂがハイレベルに設定さ
れる。このステップの後、ノードＡ，Ｂ，Ｃは、それぞ
れ、その値が、エンプティ，フル，フルであることを示
す。ノードＡ，Ｂにより表されるフル値は、両方とも、
右側のノードＢ，Ｃへ移送され、これにより、ノードＡ
に連結したデータレジスタに保持されるデータ値は、ノ
ードＢに連結したデータレジスタに保持され、ノードＢ
のデータ値は、ノードＣに連結したデータレジスタに移
送される。

【００４６】同様にして、ノードＣに連結したデータ値
は、右側のパイプラインの後段へ移送され得ることにな
り、新たなデータ値がＡ段の左側にある段からノードＡ
に連結した段へ流れ込む。このような処理サイクルの繰
り返しにおいては、各サイクルが隣接した段間のみの相
互作用を含むものであるが、データ要素を保持可能なエ
ンプティセルが存在する限り、データ要素をパイプライ
ンを介して右側へ移送する。

【００４７】データ記憶及び転送要素としてのレジスタ
を用いて本実施例を説明したが、多くの変形例が実現さ
れる。１つあるいはそれ以上のバッファを介した図４に
示した制御信号Ｇ，Ｇ＿の増幅は、複数のデータレジス
タが複数ビットからなるデータの移送を許容するように
駆動されるときに必要とされる。更に、ゲート極性を交
互に変えながらレジスタを用いるのに代えて、バッファ
をゲート極性を反転するように配置してもよい。

【００４８】図８及び図９は、本発明による非同期ＦＩ
ＦＯメモリの制御構造である第２実施例を示した図であ
る。この実施例は、非同期ＦＩＦＯメモリ８００は、直
列接続されたデータレジスタ８０２，８０３，８０４に
データ要素を記憶する構成を示した図４〜図７の実施例
に似たものである。しかし、図８及び図９によれば、そ
れぞれの段が同一の制御回路（セット／リセットラッチ
８０６）と検出回路（論理ゲート８１０）を有してい
る。

【００４９】レジスタ８０２〜８０４は、入力端子Ｄで
データを受け取り、そして、受け取ったデータをゲート
入力Ｇの信号に応じて出力端子Ｑへ転送する。それぞれ
のフリップフロップ８０２〜８０４のゲート入力Ｇは、
セット／リセットラッチ８０６のフル（Ｆ）の出力端子
に接続している。論理ゲート８１０は、セット／リセッ
トラッチ８０６の１つのフル出力とそれに続くセット／
リセットラッチ８０６のエンプティ出力とを入力として
受け取る。

【００５０】通常の処理においては、ラッチ８０６のフ
ル及びエンプティ出力は、互いにスタティックな補数に
なっている。データレジスタ８０３を駆動するセット／
リセットラッチのフル出力端子でのハイ論理状態は、デ
ータレジスタ８０３に、次のデータレジスタ８０４のデ
ータ入力端子Ｄに接続された出力端子Ｑの現在のデータ
値を保持させる。セットリセットラッチのフル出力端子
でのロウ論理状態は、データレジスタ８０３に、出力端
子Ｑの現在のデータ値をラッチさせないようにし、これ
により、データレジスタ８０３が前段のデータレジスタ
８０２から新たなデータ値を受け取るとともに、この新
たなデータ値を後段のデータレジスタ８０４の入力端子
Ｄに渡す。

【００５１】論理ゲート８１０は、ナンドゲートである
ことが望ましいが、特定のセット／リセットラッチのイ
ンプリメントに依存した他の論理回路であってもよい。
処理においては、論理ゲート８１０は、前段のセット／
リセットラッチのフルの出力信号とその後段のセット／
リセットラッチのエンプティ出力信号とを受け取るもの
であり、両方のデータがあるときに、ナンドゲートの出
力がロウになる。それは、前段のセット／リセットラッ
チをフル状態からエンプティ状態にさせるとともに、そ
の後段のセット／リセットラッチをエンプティ状態から
フル状態にさせ、これにより、前段のデータレジスタの
アンラッチと後段のデータレジスタのラッチとが初期化
される。これらの応答は、前段のデータレジスタに保持
されたデータ値を後段のデータレジスタに移送させると
ともに、後段のレジスタに次のデータ値を受け入れる準
備をさせる。

【００５２】１つ前のセット／リセットラッチがエンプ
ティ状態になるか、あるいは、後段のセット／リセット
ラッチがフル状態になると、論理ゲート８１０は、もは
やアクティブではなくなり、ナンドゲートの出力がハイ
になり、これにより、前段あるいは後段のセット／リセ
ットラッチをエンプティあるいはフル状態にそれぞれ駆
動することができなくなる。必要であれば、これらのス
テップが完全に調整されるように、付加回路遅延要素を
セット／リセットラッチ及び論理ゲート８１０に挿入し
てもよい。

【００５３】図９は、本実施例において好適なセット／
リセットラッチ８０６の回路を示したものである。ナン
ドゲート９０２とナンドゲート９０４は、クロス接続さ
れているため、ナンドゲート９０２は、Ｓｅｔ＿Ｆ信号
を１つめの入力端子で受け取り、ナンドゲート９０４の
出力を２つめの入力端子で受け取る。ナンドゲート９０
４は、Ｓｅｔ＿Ｅ信号を２つめの入力端子で受け取り、
ナンドゲート９０２の出力を１つめの入力端子で受け取
る。

【００５４】セット／リセットラッチ及び論理ゲート９
１０は、ナンドゲートに代えてノアゲートによりインプ
リメントしてもよいが、ナンドゲートの方が周知の製造
技術による半導体により適している。

【００５５】表２は、２つの隣接したセット／リセット
ラッチ８０６と論理ゲート８１０の典型的なタイミング
関係を示したものである。表２のＡ欄〜Ｅ欄は、図８に
符号を付けたＡ〜Ｅに対応している。

【００５６】

【表２】

【００５７】時間間隔０、すなわち、初期状態において
は、ポイントＡ，Ｄがハイであり、ポイントＢ，Ｃがロ
ウである。これは、フル状態を示す１番目のラッチ（Ａ
がハイ）とエンプティ状態を示す２番目のラッチ（Ｃが
ロウ）に対応している。表２は、１番目のラッチがエン
プティ（Ａがロウ）になり、２番目のラッチがフル（Ｃ
がハイ）になるまで回路を介して信号が非同期で伝達す
る様子を示している。

【００５８】図１０は、第３実施例による非同期ＦＩＦ
Ｏメモリの制御構成を説明するためのブロック構成を示
したものである。第２実施例のように、ＦＩＦＯメモリ
１０００は、そのデータ要素を、直列接続されたレジス
タ８０２〜８０４内のデータ要素に記憶するものであ
り、これらのレジスタは、制御回路８０６（セット／リ
セットラッチ）及び検出回路８１０（論理ナンドゲー
ト）により制御されている。しかしながら、ＦＩＦＯメ
モリ８００とは異なり、ＦＩＦＯメモリ１０００は、２
つの追加インバータ１００２，１００４をそれぞれの段
毎に含む。また、前段のフル出力端子と後段のエンプテ
ィ出力端子を論理ゲート８１０の入力端子に接続するの
に代えて、ＦＩＦＯメモリ１０００では、前段のエンプ
ティ出力端子と後段のフル出力端子とがそれぞれインバ
ータ１００２，１００４を介して論理ゲート８１０の入
力端子に接続されている。

【００５９】ＦＩＦＯメモリ１０００は、ＦＩＦＯメモ
リ８００と同様に処理を行う。セット／リセットラッチ
８０６の入力及び出力端子は、ＦＩＦＯメモリ１０００
で用いられるものとして、論理ゲート８１０に対して互
いにスタティック状態の要素として処理を行うため、Ｆ
ＩＦＯメモリ８００の論理ゲート８１０への未反転入力
と論理的に等しい。

【００６０】セット／リセットラッチ８０６のスタティ
ック状態分析は、出力Ｅ，Ｆが論理素子であることを示
している。これは、ラッチの状態が変化状態にある間に
おいては、必ずしも正しくない。ＦＩＦＯメモリ８００
の長いパイプライン（６４あるいはそれ以上の段数）の
シミュレーションによれば、情報の損失は、データが多
段を介して伝達した後に起こる。このような損失は、セ
ット／リセットラッチ８０６とナンドゲート８１０が異
常な制御状態に達した結果として現れる。

【００６１】ＦＩＦＯメモリ１０００で用いた制御回路
は、ＦＩＦＯメモリ８００とは異なるものであるが、通
常の処理で発生する制御状態以外の制御状態を有するも
のではない。ナンドゲート８１０の入力端子でのハイ信
号を生成するインバータ１００２，１００４から違いが
発生する。インバータ１００２は、セット／リセットラ
ッチ８０６の出力Ｅを入力として受け取り、インバータ
１００４は、後段のセット／リセットラッチ８０６の出
力Ｆを入力として受け取る。ＦＩＦＯメモリ８００の制
御回路では、ナンドゲート８１０への入力は、セット／
リセットラッチ８０６の出力Ｆと後段のセット／リセッ
トラッチ８０６の出力Ｅから直接とったものである。

【００６２】一般的な論理分析によれば、２つの回路が
スタティック状態で論理的に等しいことを示している
が、制御回路１０００を用いた長いＦＩＦＯメモリ鎖で
のシミュレーションは、信頼性ある処理を示す。これら
のシミュレーションは、０．６ミクロンのＣチャネルモ
スプロセスを用いて製造した試作回路での試験により確
認されている。試作チップによれば、データ損失がない
状態で、上限が約１ギガヘルツの速度で処理される。

【００６３】上述した実施例は、より複雑な非同期回路
を制御するために用いて好適なものである。

【００６４】本発明による向流パイプラインを制御する
ことができる非同期パイプライン制御回路について、図
１１及び図１２を参照して説明する。この制御回路の基
本的な構成は、第３実施例とほぼ同様である。向流パイ
プラインは、反対方向に流れる２つのパイプラインを備
えているため、それぞれに対して１つずつの２つの制御
回路が必要である。一般的には、それぞれの制御回路
は、他の制御回路から独立しており、ある段がフルでそ
の後段がエンプティであるときに、対応したデータ要素
を移送する。しかしながら、本実施例によれば、それぞ
れのパイプラインに対応した制御回路は、２つのパイプ
ライン中でデータ要素が同時に通過することを抑制して
いる。

【００６５】図１１は、本発明の第４実施例による向流
パイプラインを制御することができる非同期パイプライ
ン制御回路の回路構成を示したものである。制御回路１
１１０は、第１パイプライン（命令パイプライン）を介
してデータ要素の移送を制御するものであり、論理ゲー
ト１１１２、セット／リセットラッチ１１１４，１１１
６及びインバータ１１１８，１１１９を含む。論理ゲー
ト１１１２は、セット／リセットラッチ１１１６の反転
フル出力とセット／リセットラッチ１１１４の反転エン
プティ出力を受け取る。論理ゲート１１１２の出力は、
それぞれ、ラッチ１１１４，１１１６の入力端子Ｓｅｔ
＿Ｅ，Ｓｅｔ＿Ｆに入力される。加えて、本実施例にお
いては、第３実施例と異なり、対向して設けられる論理
ゲート１１２２の出力（出力Ｂとしている）が、論理ゲ
ート１１１２、セット／リセットラッチ１１１４のＳｅ
ｔＥ入力端子及びセット／リセットラッチ１１１６のＳ
ｅｔＦ端子により受け取られる。

【００６６】制御回路１１２０は、第２パイプライン
（結果パイプライン）を介するデータ要素の移送を制御
するものであり、論理ゲート１１２２、セット／リセッ
トラッチ１１２４，１１２６及びインバータ１１２８，
１１２９を含む。論理ゲート１１２２、セット／リセッ
トラッチ１１２４及びセット／リセットラッチ１１２６
は、制御回路１１１０と同様に配置されている。特に、
対向するセット／リセットラッチ１１１２の出力（出力
Ａとしている）が論理ゲート１１２２、セット／リセッ
トラッチ１１２０のＳｅｔＥ入力及びセット／リセット
ラッチ１１２４のＳｅｔＦ入力により受け取られる。

【００６７】制御回路１１１０，１１２０の処理は、２
つのモードに概念付けられる。処理の第１モードは、フ
ル値がセット／リセットラッチ１１１４，１１２６のい
ずれか片方（両方ではない）を介して次の（エンプテ
ィ）セット／リセットラッチ１１１６，１１２４へ伝達
される状態になっているときに起こる。例えば、セット
／リセットラッチ１１１４の出力Ｅがロウであるとき、
そのラッチはフルであることを示し、セット／リセット
ラッチの出力Ｆがロウであるとき、そのラッチはエンプ
ティであることを示し、ポイントＢでの信号がハイであ
るとき、制御回路１１２０がデータ要素を伝達できる状
態にないことを示し、ナンドゲート１１１２がポイント
Ａでの出力をロウに変えると、セット／リセットラッチ
１１１４，１１１６がそれぞれその状態を変える。ポイ
ントＡでのロウ値は、ナンドゲート１１２２をハイ値に
ロックすることにより、セット／リセットラッチ１１２
４，１１２６がその状態を変えることを不可能にする。
従って、セット／リセットラッチ１１２４，１１２６
が、それぞれ、フル，エンプティになるようにその後に
状態を変えたとしても、ナンドゲート１１１２がナンド
ゲート１１２２をアンロックするまで、ラッチ１１２６
のフル状態は、ラッチ１１２４のエンプティ状態へ伝達
しない。

【００６８】第２モードは、セット／リセットラッチの
両方が同時にデータを転送できる状態になったときに起
こる。この状態では、両方のナンドゲート１１１２，１
１２２が同時、あるいは、ほぼ同時に、３つの入力端子
でハイ値を受け取り、これにより、それらは不安定状態
になる。この不安定状態では、ナンドゲート１１１２，
１１２２の出力は、ハイ論理値とロウ論理値との間で不
安定になっている。結果的に、この不安定状態は、ナン
ドゲートのうちの１つがロウになると、他のゲートがハ
イになるため、これにより解決される。ナンドゲートが
ロウ信号になると、そのセット／リセットラッチは状態
を変え、データ値を失っているナンドゲートをハイに固
定する。完全な回路処理のためには、セット／リセット
ラッチ１１１４，１１１６，１１２４，１１２６は、不
安定状態にあるポイントＡ，Ｂでの中間値のまま応答す
べきではない。改良したセット／リセットラッチ回路に
より、この点は、改善されている。

【００６９】図１２は、改良したセット／リセットラッ
チ１１１４，１１１６，１１２４，１１２６に用いて好
適な回路図１２００を示したものである。セット／リセ
ットラッチ１２００は、２つの改良したクロス接続ナン
ドゲート１２０２，１２０４を備えている。従来のナン
ドゲートは、改良したナンドゲート１２０２のＳｅｔＦ
入力とナンドゲート１２０４のＳｅｔＥ入力が電源に接
続されていることを除き、改良したナンドゲート１２０
２，１２０４と同一である。Ｐチャネルモストランジス
タ１２０６のソース端子をＳｅｔＦに接続し、Ｐチャネ
ルモストランジスタ１２１０のソース端子をＳｅｔＥに
接続することにより、改良したナンドゲート１２０２，
１２０４は、図１１に示したポイントＡ，Ｂでの電圧値
がＰチャネルモストランジスタ１２０６，１２１０のス
レショルドレベルを超えるまで応答しない。回路１１１
２，１１２２の不安定状態においては、ポイントＡ，Ｂ
での電圧はほぼ同じであり、不安定状態が解決するまで
その状態を維持する。従って、セット／リセットラッチ
１１２４，１１２６，１１１４，１１１６は、ナンドゲ
ート１１２２，１１１２での不安定状態がなくなり、ポ
イントＡ，Ｂでの電圧値が状態が変わる前の電圧値と十
分異なるまで待機する。ポイントＡ，Ｂからセット／リ
セットラッチ１１１４−１１１６及びセット／リセット
ラッチ１１２６−１１２４の接続が反転されているた
め、移送応答は、ただ１つのパイプラインのみで起こ
る。そのパイプラインに対する移送信号が除去されたと
きにのみ他のパイプラインがその移送を実行することが
できる。

【００７０】改良したナンドゲート１２０２は、Ｐチャ
ネルモストランジスタ１２０６，１２１３及びＮチャネ
ルモストランジスタ１２０７，１２０８を備えている。
ナンドゲート１２０２の出力端子は、セット／リセット
ラッチ１２００のフル状態を示すものであり、それが共
通端子からトランジスタ１２０６，１２０７，１２１３
へ出力される。トランジスタ１２０６，１２０７で受け
取られるナンドゲートへの２つのゲート制御入力は、Ｓ
ｅｔ＿Ｆであり、ナンドゲート１２０４の出力は、トラ
ンジスタ１２１３，１２０８のゲート端子で受け取られ
る。

【００７１】改良したナンドゲート１２０４は、ナンド
ゲート１２０２の鏡像イメージと同一のものである。ナ
ンドゲート１２０４は、Ｐチャネルモストランジスタ１
２０９，１２１０及びＮチャネルモストランジスタ１２
１１，１２１２とを備えている。ナンドゲート１２０４
の出力は、セット／リセットラッチ１２００のエンプテ
ィ状態を表すものであり、ナンドゲートへの２つのゲー
ト制御入力はＳｅｔ＿Ｅとナンドゲート１２０２の出力
である。

【００７２】向流パイプライン処理に加えて、上記した
初めの３つの実施例は、分岐パイプラインや組合せパイ
プラインに用いてもよいものである。

【００７３】分岐パイプライン及び組合せパイプライン
を制御することが可能な非同期パイプライン制御回路
は、図１３〜図１６を参照して以下に説明する。図１３
Ａ及び図１３Ｂは、それぞれ、２段の分岐パイプライン
及び２段の組合せパイプラインを説明するための概念的
に示したものである。両図において、データは、左側か
ら右側へ流れている。分岐パイプライン１３００中の各
段間のデータ移送を決定する制御論理は、次の通りであ
る。すなわち、段１３０６がフルになり両段１３０２，
１３０４がエンプティになったときに、段１３０６中の
データを段１３０２，１３０４へ移送する。反対に、組
合せパイプライン１３１０中のデータ移送を決定する制
御論理は、次の通りである。すなわち、両段１３１２，
１３１４がフルになり段１３１６がエンプティになった
ときに、段１３１２，１３１４から段１３１６へデータ
を移送する。

【００７４】図１４は、第５実施例である分岐非同期パ
イプラインに用いるパイプライン制御回路を説明するた
めのブロック構成を示した図である。分岐前の段１４０
１は、図１３Ａに示した段１３０６に対応している。分
岐後の段１４０３，１４０５は、それぞれ、段１３０
２，１３０４に対応している。それぞれの段１４０１，
１４０３，１４０５は、セット／リセットラッチ１４０
２、レジスタ１４０４〜１４０６のうちのいずれか１つ
のレジスタ及びインバータ１４０８，１４１０を含む。
この構成は、第３実施例で用いたセット／リセットラッ
チ８０６，レジスタ８０２〜８０４及びインバータ１０
０２，１００４と同一である。しかしながら、検出回路
１４１２は、３入力のナンドゲートであるが、第３実施
例は、２入力のナンドゲート８１０を有している。ナン
ドゲート１４０６の出力は、分岐前のセット／リセット
ラッチのＳｅｔ＿Ｅ入力と、分岐後のセット／リセット
ラッチのＳｅｔ＿Ｆ入力に入力されている。

【００７５】第３実施例と同様に、この実施例は、ナン
ドゲート１４１２により生成された共通の移送信号が分
岐後のセット／リセットラッチをエンプティに、分岐後
のセット／リセットラッチをフルにする。ラッチ１４０
２が状態を変えるのと同時にレジスタ１４０４のデータ
は、レジスタ１４０５，１４０６へ移動する。

【００７６】図１５は、第６実施例である組合せ非同期
パイプラインに用いるパイプライン制御回路を説明する
ためのブロック構成を示した図である。組合せパイプラ
インの制御論理は、実質的には、分岐パイプラインの制
御論理の鏡像イメージである。段１５０１，１５０３は
組合せ前の段であり、図１３Ｂに示した段１３１２，１
３１４に対応し、段１５０５は組合せ後の段であり、段
１３１６に対応している。

【００７７】第３実施例と同様に、ナンドゲート１４１
２により生成された共通の移送信号は、組合せ前のセッ
ト／リセットラッチをエンプティに、組合せ後のセット
／リセットラッチをフルにする。ラッチ１４０２が状態
を変えるのと同時にレジスタ１４０４，１４０５のデー
タは、レジスタ１５０５へ移動する。この例によれば、
レジスタ１４０４，１４０５は、４ビットのレジスタで
あり、レジスタ１５０５は、８ビットのレジスタであ
る。

【００７８】３入力ナンドゲートを用いた二股の分岐／
組合せパイプラインについて説明したが、４入力あるい
はそれより多入力のナンドゲート及び付加したパイプラ
イン段で三股あるいはそれより多股の分岐／組合せパイ
プラインをインプリメントすることが可能である。加え
て、２つの４ビットデータ要素を組み合わせて８ビット
データ要素へ入力する第６実施例によれば、２つの４ビ
ットストリーム上で処理するとともに単一の４ビットス
トリームを出力するか、あるいは、２つの組合せパイプ
ラインからの２つの４ビットのデータ要素を加え合わせ
るといった他の機能を行う。

【００７９】以上詳細に説明したように、非同期パイプ
ライン制御の相対的なタイミングと転送要素を緊密結合
させることによりパイプライン処理の速度を高速にする
ことができる。３つの基本的な実施例は、このような結
合を行うために開示されている。更に、本発明の応用例
として、向流パイプライン、分岐パイプライン及び組合
せパイプラインについて説明した。また、パイプライン
データの機能を見当づけるためのデータレジスタ間への
回路の挿入についても説明したが、これは、多くの形態
で適用され得るものである。

【００８０】尚、本発明は、上記した実施の形態に何等
限定されるものではない。例えば、本実施例によれば、
データレジスタからデータレジスタへデータが通過する
ときのデータ要素を処理するための論理に欠けたＦＩＦ
Ｏ回路であっても、パイプライン化されたデータプロセ
ッサを生成するために、ＦＩＦＯメモリ段の間に処理論
理回路を挿入することができる。

【００８１】本実施例によれば、制御要素は、パイプラ
インの状態をデータ記憶要素に直ちに書き込み、同時
に、単一の検出回路は隣接した制御要素の状態を変え
る。図２に示した従来の回路２０６によれば、データレ
ジスタ２０４の制御情報は、２つのＣ要素２０８，２１
０に記憶され、そのフルあるいはエンプティ状態がエク
スクラッシブオアゲート２０６により決定される。本実
施例は、エクスクラッシブオア回路を制御要素から取り
除いて、前後の制御段に共通な単一信号路に検出回路を
インプリメントしたものであるから、これにより、従来
の回路で発生していたタイミングの不安定さが除去され
る。従って、本実施例は、多くの異なったアプリケーシ
ョン、例えば、非同期向流パイプライン処理、分岐パイ
プライン処理、あるいは、組合せパイプライン処理に用
いて好適なものである。

【００８２】

【発明の効果】本発明の高速非同期パイプライン制御回
路は、複数段のうち第１段目の転送状態を制御する第１
制御回路と、前記第１段目に直列接続され、前記複数段
のうち第２段目の転送状態を制御する第２制御回路と、
前記第１及び第２制御回路の出力端子に接続され、該第
１及び第２制御回路の出力値に基づいて、該第１及び第
２制御回路により受け取られている移送信号を生成する
検出回路と、前記第１制御回路と検出回路との間に接続
された第１インバータと、前記第２制御回路と検出回路
との間に接続された第２インバータとを備えたので、緊
密結合した制御信号を発生することができ、高度なパイ
プライン処理を正確に制御できる。このような高速非同
期パイプライン制御回路は、各種のコンピュータに適用
できるため、産業上きわめて有益である。

【図面の簡単な説明】

【図１】従来の非同期ＦＩＦＯメモリの一般構成を示し
たブロック図である。

【図２】従来のパイプライン制御回路を示した図であ
る。

【図３】従来の向流パイプライン処理の一部を説明する
ためのブロック図である。

【図４】本発明の第１の実施の形態に係る非同期ＦＩＦ
Ｏパイプラインの構成を示したハイレベル時のブロック
図である。

【図５Ａ】本発明の第１の実施の形態に用いられる制御
回路を示した図である。

【図５Ｂ】同じく本発明の第１の実施の形態に用いられ
る制御回路を示した図である。

【図６Ａ】本発明の第１の実施の形態において用いられ
る検出回路を示した図である。

【図６Ｂ】同じく本発明の第１の実施の形態において用
いられる検出回路を示した図である。

【図７】本発明の第１の実施の形態において用いられる
非同期パイプライン処理の制御回路を簡略化した概念図
である。

【図８】本発明の第２の実施の形態に係る非同期ＦＩＦ
Ｏパイプライン処理の構成を示した回路図である。

【図９】本発明の第２の実施の形態において用いられる
好適なセット−リセットラッチの回路図である。

【図１０】本発明の第３の実施の形態に係る非同期ＦＩ
ＦＯメモリの制御構成を説明するためのブロック図であ
る。

【図１１】本発明の第４の実施の形態に係る向流パイプ
ライン処理を制御可能な非同期パイプライン制御回路の
回路図である。

【図１２】図１１に示したパイプラインで用いられるセ
ット−リセットラッチの回路図である。

【図１３Ａ】分岐パイプライン処理を説明するための図
である。

【図１３Ｂ】組合せパイプライン処理の２つの段を説明
するための図である。

【図１４】本発明の第５実施例に係る分岐非同期パイプ
ラインに用いられるパイプライン制御回路のブロック図
である。

【図１５】本発明の第６実施例に係る組合せ非同期パイ
プラインに用いられるパイプライン制御回路のブロック
図である。

【符号の説明】

４００ 回路 ４０２，４０３，４０４ レジスタ ４１０ 制御部 ４１１，４１２ 制御回路 ４１４，４１５ 検出回路 ５１２，５１４ トランジスタ ５２２ Ｐチャネルモストランジスタ ５２４ Ｎチャネルモストランジスタ ５１６，５２６ インバータ ５１７，５２７ 保持インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェアバンクス スコット エム アメリカ合衆国、94041 カリフォルニア 州、マウンテンビュー、エイピーティー、 エス・ショアーライン716

Claims (15)

【特許請求の範囲】
1. 【請求項１】 複数段を含む非同期パイプラインを制御
   する高速非同期パイプライン制御回路において、 複数段のうち第１段目の転送状態を制御する第１制御回
   路と、 前記第１段目に直列接続され、前記複数段のうち第２段
   目の転送状態を制御する第２制御回路と、 前記第１及び第２制御回路の出力端子に接続され、該第
   １及び第２制御回路の出力値に基づいて、該第１及び第
   ２制御回路により受け取られている移送信号を生成する
   検出回路と、 前記第１制御回路と検出回路との間に接続された第１イ
   ンバータと、 前記第２制御回路と検出回路との間に接続された第２イ
   ンバータとからなることを特徴とする高速非同期パイプ
   ライン制御回路。
2. 【請求項２】 前記第１及び第２制御回路は、それぞ
   れ、クロス接続された１組のナンドゲートを備えること
   を特徴とする請求項１に記載される高速非同期パイプラ
   イン制御回路。
3. 【請求項３】 前記検出回路は、ナンドゲートを備える
   ことを特徴とする請求項１に記載される高速非同期パイ
   プライン制御回路。
4. 【請求項４】 前記第１段目に直列接続され、前記複数
   段のうち第３段目の転送状態を制御する第３制御回路を
   有し、 前記検出回路は、更に、該第３制御回路の出力端子に接
   続された入力端子を含むとともに、前記検出回路により
   生成された移送信号は、該第３制御回路により受け取ら
   れることを特徴とする請求項１に記載される高速非同期
   パイプライン制御回路。
5. 【請求項５】 複数段を含む非同期パイプラインを制御
   する高速非同期パイプライン制御回路において、 複数段のうち第１段目の転送状態を制御する第１制御回
   路と、 前記第１段目に直列接続され、前記複数段のうち第２段
   目の転送状態を制御する第２制御回路と、 前記第１及び第２制御回路の出力端子に接続され、該第
   １及び第２制御回路の出力値に基づいて、該第１及び第
   ２制御回路により受け取られている移送信号を生成する
   検出回路とからなることを特徴とし、 前記第１及び第２制御回路は、それぞれ、電源端子に接
   続されたソース端子と共通ノードに接続されたドレイン
   端子とを備えたＰチャネルモストランジスタと、共通ノ
   ードに接続されたソース端子とグランド端子に接続され
   たドレイン端子とを備えたＮチャネルモストランジスタ
   とを備えたことを特徴とする高速非同期パイプライン制
   御回路。
6. 【請求項６】 前記第１及び第２制御回路は、更に、 共通ノードに接続された入力端子を有するインバータ
   と、 該インバータの出力端子に接続された入力端子と該共通
   ノードに接続された出力端子とを備えた保持インバータ
   とを備えたことを特徴とする請求項５に記載される高速
   非同期パイプライン制御回路。
7. 【請求項７】 先入れ先出しメモリと、 先入れ先出しメモリを制御する第１入力端子、第２入力
   端子及び出力端子を有する第１制御回路と、 第１及び第２トランジスタを含み、先入れ先出しメモリ
   を制御する第１入力端子、第２入力端子及び出力端子を
   有する第２制御回路と、 第１制御回路の出力と第２制御回路の出力を受け取ると
   ともに、該第１及び第２制御回路の出力に応じて移送信
   号を生成する検出回路とを備え、 生成された移送信号は、前記第１及び第２制御回路のそ
   れぞれの第１及び第２トランジスタのうちの１つのゲー
   ト入力端子をオンすることにより、該第１及び第２制御
   回路の出力を変化させることを特徴とするコンピュータ
   メモリ。
8. 【請求項８】 前記先入れ先出しメモリは、更に、直列
   接続された複数のレジスタと、前記第１制御回路の出力
   端子に接続された前記レジスタうちのいずれか１つのゲ
   ート入力端子と、前記第２制御回路の出力端子に接続さ
   れた前記レジスタのうちのいずれか１つのゲート入力端
   子とを備えたことを特徴とする請求項７に記載されるコ
   ンピュータメモリ。
9. 【請求項９】 前記第１及び第２制御回路は、更に、 前記第１及び第２トランジスタに共通なノードに接続さ
   れ、前記第１及び第２制御回路のそれぞれの出力端子の
   出力信号を出力値として伝送する第１インバータと、該
   第１インバータの出力に接続された入力端子と、該共通
   ノードに接続された出力端子を有する第２インバータと
   を備えたことを特徴とする請求項８に記載されるコンピ
   ュータメモリ。
10. 【請求項１０】 前記検出回路がナンドゲートであるこ
    とを特徴とする請求項９に記載されるコンピュータメモ
    リ。
11. 【請求項１１】 前記検出回路がインバータに接続され
    たナンドゲートであることを特徴とする請求項１０に記
    載されるコンピュータメモリ。
12. 【請求項１２】 反対方向の第１パイプラインと第２パ
    イプラインとを含む高速非同期向流パイプライン制御回
    路において、 第１パイプラインの第１段目の転送状態を制御する第１
    制御回路と、 第２パイプラインの前記第１段目に互いに隣接した第２
    段目の転送状態を制御する第２制御回路と、 前記第１及び第２制御回路の出力端子と第２パイプライ
    ンからの第２検出回路の出力端子とに接続された第１検
    出回路とを備え、該第１検出回路は、該第１及び第２の
    制御回路と該第２検出回路との出力に基づいて移送信号
    を生成するとともに、該移送信号を該第１及び第２制御
    回路と該第２パイプラインとへ伝送することを特徴とす
    る高速非同期向流パイプライン制御回路。
13. 【請求項１３】 前記第１及び第２制御回路は、２つの
    向流パイプラインのうち１つを移送するときにのみゲー
    トが開く相互に排他的なものとして構成されたクロス接
    続された１組のナンドゲートからなることを特徴とする
    請求項１２に記載される高速非同期向流パイプライン制
    御回路。
14. 【請求項１４】 前記クロス接続された１組のナンドゲ
    ートのそれぞれのナンドゲートは、更に、 ソース端子が第１入力信号に接続され、ゲート端子が第
    ２入力信号に接続され、ドレイン端子がナンドゲートの
    出力端子に接続された第１トランジスタと、 ソース端子が電源に接続され、ゲート端子が第３入力信
    号に接続され、ドレイン端子がナンドゲートの出力端子
    に接続された第２トランジスタと、 ゲート端子が第２入力信号に接続され、ソース端子がナ
    ンドゲートの出力端子に接続された第３トランジスタ
    と、 ソース端子が第３トランジスタのドレイン端子に接続さ
    れ、ゲート端子が第３入力信号に接続され、ドレイン端
    子がグランドに接続された第４トランジスタとを備えた
    ことを特徴とする請求項１３に記載される高速非同期向
    流パイプライン制御回路。
15. 【請求項１５】 前記第１及び第２トランジスタがＰチ
    ャネルモストランジスタであって、第３及び第４トラン
    ジスタがＮチャネルモストランジスタであることを特徴
    とする請求項１４に記載される高速非同期向流パイプラ
    イン制御回路。