JPH01188974A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明はデータ伝送装置に関し、特に、伝送路に入力
されたデータを入力した順序通りに直列的に出力するよ
うなデータ伝送装置に関する。

〈従来の技術〉 従来、非同期システム間でデータ伝送を行う方法とし・
では、ＦＩＦＯ（ファーストイン・ファーストアウト）
メモリを処理装置間のバッファとして用いる方法が一般
的であった。（インタフェイス１９８４年８月号　第２
６８頁〜第２７０頁参照）例えば、非同期に動作する処
理装置Ａと処理装置３間でデータ伝送を行う場合には、
第６図に示されるように、処理装置Ａの出力と処理装置
Ｂの入力との間にＦＩＦＯメモリ３を接続し、処理装置
Ａの出力をバッファする構成がとられる。

〈発明が解決しようとする問題点〉 上述の各処理装置において、データを処理するのに要す
る時間は、受信したデータや該装置に要求される処理の
内容によってことなり、それぞれにおいて処理された結
果データ詳が常に同じ時間間隔で送信されるとは限らな
い。また、処理装置Ｂにおける処理時間のばらつきから
生じる送信データ詳の滞留を極力緩和するようなバッフ
ァ機能を伝送路自体に持たすことができるならば、処理
装置のハードウェア量を減少させることができる。

このように従来のデータ伝送路では、データ記憶手段の
段数が動作中変化しないので、伝送すべきデータ量が多
くても、少なくても、１個のデータが転送されるのに要
する時間は同一である。

それゆえに、この発明の主たる目的は、送信データ詳の
滞留に応じて伝送路のバッファ段数が変化し伝送されて
きたデータを、伝送路の収容能力の限界まで受理するこ
とができ、しがち送信データ群の到着順に出力側伝送路
に伝送しできるようなデータ伝送装置を提供することで
ある。

く問題点を解決するための手段〉 この発明にかがるデータ伝送装置は、データ記憶手段を
多段に接続して構成される折り返し構造を有するデータ
伝送路において、その往路と復路の間にバイパス径路を
設け、バイパス径路より先に有意なデータが存在するが
否かを検知し、検知結果によりバイパス径路を制御する
。

く作用〉 この発明にかかるデータ伝送装置は、データ記憶手段を
多段に接続して構成される折り返し構造を有するデータ
伝送路において、その往路と復路の間にバイパス径路を
設け、バイパス径路より先に有意なデータが存在するか
否かを検知し、有意なデータが存在する場合は往路を伝
搬し、有意なデータが存在しない場合はバイパス径路を
経由し復路へと伝搬する。このように伝送路に固有の時
間間隔以上の任意の時間間隔で入力された入力データは
、出力側におけるデータの転送状況に応じて、データ記
憶段数が変化し伝送路の物理的な収容能力の限界まで受
理することができる。しかも入力データの到着順に直列
的に読み出し制御信号により出力できる。

〈発明の実施例〉 第１図はこの発明の一実施例の概略ブロック図である。

本実施例においては、往路のデータ伝送路はデータ伝送
手段１０．２０及び３０からなり復路のデータ伝送路は
データ伝送手段４０．５０及び６０からなる。データ伝
送手段１０からデータ伝送手段６０へのバイパス経路及
びデータ伝送手段２０からデータ伝送手段５０へのバイ
パス経路が設けられており、バイパス径路より先に有意
なデータが存在するが否がをデータ有無検知部７０及び
８０にて検知し、該検知結果に従ってバイパス径路を伝
送するが否かを制御することによってデータ伝送路の通
過段数がデータ量に応じて最小化できる。

次に、第１図に示した実施例の具体的な動作について説
明する。初期状態においては、データ伝送手段１０，２
０，３０，４０．５０及び６ｏに有意なデータが存在し
ないためデータ有無検知部７０及び８０はそれぞれＣＴ
Ｌ１信号及びＣＴＬ２信号によってバイパス経路がアク
ティブになるように制御する。

最初に、送信許可信号ＡＫ１００が送信許可の状態にあ
る場合を考える。データ伝送手段１ｏにデータが到着し
た場合、そのデータＤＡＴＡ及び送信信号ＣＩＯはデー
タ有無検知部７ｏの出力であるＣＴＬＩ信号によってバ
イパス経路が選択されているためデータ伝送手段６ｏに
伝送される。

データ伝送手段６０は送信許可信号ＡＫ１００により送
信を許可されているのでデータ出力ＤＡＴＡ′及・び送
信信号Ｃ１００を出力する。このようにデータ伝送手段
１０にデータ及び送信信号が入力された場合データ伝送
手段１０からバイパス経路を通りデータ伝送手段６０を
介して出力される。

次に、送信許可信号ＡＫ１００が送信禁止の状態にある
場合を考える。データ伝送手段１０にデータが到着した
場合、そのデータＤＡＴＡ及び送信信号Ｃ１０はデータ
有無検知部７０の出力であるＣＴＬＩによりバイパス経
路が許可されているためデータ伝送路６０に伝送される
が、送信許可信号ＡＫ１００が許可されていないのでデ
ータ及び送信信号はデータ伝送手段６０で停止する。デ
ータ伝送手段１０にこの状態でデータＤＡＴＡ及び送信
信号ＣＩＯが入力されると、データ有無検知部７０では
データ伝送手段６０に有意なデータが存在することを検
知してＣＴＬ１信号によってバイパス経路を禁止し、入
力データ及び送信信号０１０はデータ伝送手段２０に伝
送され、データ有無検知部８０の出力であるＣＴＬ２信
号によってバイパス経路を介してデータ伝送手段５０へ
伝送されるが、データ伝送手段６０からの送信許可信号
が送信禁止状態を示しているのでデータ伝送手段５０で
停止する。その後さらに次のデータＤＡＴＡ及び送信信
号ＣＩＯがデータ伝送手段１０に入力されると、データ
有無検知部７０及び８０ではデータ伝送路５０及び６０
に有意なデータが存在することを検知しＣＴＬＩ信号及
びＣＴＬ２信号によりバイパス経路を禁止しているので
、データＤＡＴＡ及び送信信号ＣＩＯはデータ伝送手段
２０及びデータ伝送手段３０を介し、データ伝送手段４
０に伝送されるがデータ伝送手段５０からの送信許可信
号が禁止状態を示しているのでデータ伝送手段４０で停
止する。

このようにデータ伝送手段１０への入力であるＤＡＴＡ
及び送信信号０１０が入力された時、データ伝送手段５
０及び６０に有意なデータが存在しない場合は、バイパ
ス経路を通りデータ伝送手段６０に伝送されるが、デー
タ伝送手段５０及び６０に有意なデータが存在する場合
は、入力データは最奥部へ伝送される。

第２個は本発明の具体的な回路図である。まず、第２図
を参照して、構成について説明する。第１図のデータ伝
送手段１０，２０，３０，４０．５０及び６０はそれぞ
れ転送制御手段１１，２１゜３１．４１．５１及び６１
とデータ保持手段１２゜２２．３２，４２，５２及び６
２とで構成される。

転送制御手段１１及び２１は送信信号入力Ｃ１、送信許
可信号人力ＡＫ、Ｅｌ、Ｅ２、送信信号出力Ｑｌ、Ｑ３
．Ｑ４、送信許可信号出力Ｑ２によって、又、転送制御
手段３１及び４１は１本の送信信号入力Ｃ１，１本の送
信許可信号入力ＡＫ。

１本の送信信号出力Ｑ１，１本の送信許可信号出力Ｑ２
によって、又、転送制御部５１及び６１は２本の送信信
号入力Ｃ１及びＣ２，１本の送信許可信号人力ＡＫ、１
本の送信信号出力Ｑ１，１本の送信許可信号出力Ｑ２に
よってハンドシェイク転送制御を行う。転送制御手段１
１及び２１の詳細図を第３図に、転送制御手段３１及び
４１の詳細図を第４図に、転送制御手段５１及び６１の
詳細図を第５図に示す。データ有無検知部７０はノアゲ
ート７１及び７２とインバータ７３とから構成され、デ
ータ有無検知部８０はノアゲート８１及び８２とインバ
ータ８３とから構成される。

次に、第２図に示した実施例の動作について説明する。

初期状態において、リセット信号が転送制御手段１１，
２１，３１，４１．５１及び６１に与えられる。それに
よって、転送制御手段１１゜２１．４１．５１及び６１
がそれぞれ初期リセットされ、Ｑ１出力が“Ｈ”レベル
になり、Ｑ２出力も”Ｈ”レベルになる。

この状態において、入力側がら送信信号Ｃ１０が転送制
御部１１に与えられ、ＤＡＴＡがデータ保持手段１２に
与えられた場合、ノアゲート７１及び７２とインバータ
７３により転送制御手段６１に有意なデータが存在する
か否かを検知し、この場合有意なデータが存在しないの
でノアゲート７１の出力は“Ｌ″となり、またノアゲー
ト７２の出力は“Ｈ”となって、バイパス径路が許可さ
れたことで転送制御手段１１のＣ３から転送制御部６１
の０２へ伝送される。ＡＫｌｏｏが送信を許可し・てい
るならば転送副書手段６１に伝送されたデータはＣ１０
０へ出力される。ＡＫｌｏｏが常に送信を許可している
場合であれば、上述の動作が繰り返される。

ＡＫｌｏｏが送信を禁止している場合は、最初に入力さ
れた送信信号パルス１よ転送制御手段６１に伝送される
が２番目に入力された送信信号パルスはノアゲート７１
及び７２によりバイパスを禁止され転送制御手段２１に
送らる。ノアゲート８１及び８２とインバータ８３によ
り転送制御手段５１に有意なデータが存在するか否かを
検知し、有意なデータが存在しないのでノアゲート８１
の出力は“Ｌ”、ノアゲート８２の出力は“Ｈ”となっ
ており、バイパス径路が許可されているので転送制御部
２１のＣ３から転送制御手段５１の０２へ伝送される。

上述のごとく、この実施例によれば、往路と復路の間に
バイパス径路を設けたことにより、バイパス径路より先
に有意なデータが存在するか否かを検知し、有意なデー
タが存在する場合は往路を伝搬し、有意なデータが存在
しない場合はバイパス径路を経由し復路へと伝搬する。

このように伝送路に固有の時間間隔以上の任意の時間間
隔で入力された入力データは、出力側におけるデータの
転送状況に応じて、データ記憶段数が変化し伝送路の物
理的な収容能力の限界まで受理することができ、システ
ムの規模に応じて総段数を決定すればデータの溢れ全防
止することができる。出力信号であるＥＭＰＴＹは、当
該ＭＩＤＥＳへの書き込み可能状態を表す信号であり、
該出力信号が書き込み可能状態を示しかつ送信許可状態
を示している場合に限り、ＭＩＤＥＳへの入力が可能で
ある。

第７図の実施例は往路と復路の折り返し部分にあたる転
送制御手段３１が転送制御手段１１及び２１と同じ回路
構成であり、転送制御手段４１は転送制御手段５１及び
６１と同じ回路構成であり動作としては第２図の実施例
と同じである。この構成での特徴としては、同じ回路構
成をとることでＬＳＩなどのレイアウトパターン設計で
は繰り返し使・用が可能であり、設計期間の短縮にもつ
ながる。

〈発明の効果〉 以上のように、本発明によれば、データ記憶手段を多段
に接続して構成される折り返し構造を有するデータ伝送
路に、往路と復路のデータ記憶手段の間をバイパスする
バイパス線路と、往路及び復路のデータ記憶手段に有意
なデータが存在するか否かを検知し、検知結果に基づい
てバイパス線路を副書することで出力部にデータが滞留
している場合は入力部より入力されたデータをバッファ
リングし、逆にデータの滞留がない場合は、入力された
データを最も短い転送時間で転送できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロック図である。 第２図は往路及び復路が各々３段のデータ伝送手段に関
する詳細な回路図である。第３図図において、１０，２
０，３０，４０，５０゜６０はデータ伝送手段、７０及
び８０はデータ有無検知部、１１．２１，３１，４１，
５１．６１は転送制御手段、１２，２２，３２，４２，
５２゜６２はデータ保持手段、１３，２３，３３，４３
゜５３．６３，７３．８３はインバータ、７１，７２．
８１．８２はノアゲートを示す。 代理人　弁理士　杉　山　毅　至（他１名）閂Ｒ 躬３図 第７ｔ１２

Claims (1)

1. 【特許請求の範囲】 １、入力データを書込み制御信号にてデータ記憶手段に
   記憶し、読み出し制御信号にて入力データを入力した順
   序通りに出力するデータ伝送装置であって、 出力側におけるデータの転送状況に応じて、データ記憶
   段数が変化する最少遅延エラステイク緩衝手段（Ｍｉｎ
   ｉｍｕｍＤｅｌａｙＥｌａｓｔｉｃＳｔｏｒｅ以下ＭＩ
   ＤＥＳと呼ぶ）をＭＯＳ半導体集積回路で構成したこと
   を特徴とする半導体集積回路。