JPH01188973A - データ伝送装置 - Google Patents
データ伝送装置Info
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- JPH01188973A JPH01188973A JP63012787A JP1278788A JPH01188973A JP H01188973 A JPH01188973 A JP H01188973A JP 63012787 A JP63012787 A JP 63012787A JP 1278788 A JP1278788 A JP 1278788A JP H01188973 A JPH01188973 A JP H01188973A
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- data transmission
- transmission
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- 238000013500 data storage Methods 0.000 claims description 10
- 230000003139 buffering effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
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- 101000940912 Homo sapiens Choline transporter-like protein 1 Proteins 0.000 description 3
- 101000948115 Homo sapiens Choline transporter-like protein 2 Proteins 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明はデータ伝送装置に関し、特に、伝送路に入力
されたデータを入力した順序通りに直列的に出力するよ
うなデータ伝送装置に関する。
されたデータを入力した順序通りに直列的に出力するよ
うなデータ伝送装置に関する。
〈従来の技術〉
従来、非同期システム間でデータ伝送を行う方法と縣で
は、ＦＩＦＯ（ファーストイン・ファーストアウト）メ
モリを処理装置間のバッファとして用いる方法が一般的
であった。（インタフェイス１９８４年８月号 第２′
６８頁〜第２７０頁参照）例えば、非同期に動作する処
理装置Ａと処理装置３間でデータ伝送を行う場合には、
第５図に示されるように、処理装置Ａの出力と処理装置
Ｂの入力との間にＦＩＦＯメモリ３を接続し、処理装置
Ａの出力をバッファする構成がとられる。
は、ＦＩＦＯ（ファーストイン・ファーストアウト）メ
モリを処理装置間のバッファとして用いる方法が一般的
であった。（インタフェイス１９８４年８月号 第２′
６８頁〜第２７０頁参照）例えば、非同期に動作する処
理装置Ａと処理装置３間でデータ伝送を行う場合には、
第５図に示されるように、処理装置Ａの出力と処理装置
Ｂの入力との間にＦＩＦＯメモリ３を接続し、処理装置
Ａの出力をバッファする構成がとられる。
〈発明が解決しようとする問題点〉
上述の各処理装置において、データを処理するのに要す
る時間は、受信したデータや該装置に要求される処理の
内容によってことなり、それぞれにおいて処理された結
果データ群が常に同じ時間間隔で送信されるとは限らな
い。また、処理装置Ｂにおける処理時間のばらつきから
生じる送信データ群の滞留を極力緩和するようなバッフ
ァ機能を伝送路自体に持たすことができるならば、処理
装置のハードウェア量を減少させることができる。
る時間は、受信したデータや該装置に要求される処理の
内容によってことなり、それぞれにおいて処理された結
果データ群が常に同じ時間間隔で送信されるとは限らな
い。また、処理装置Ｂにおける処理時間のばらつきから
生じる送信データ群の滞留を極力緩和するようなバッフ
ァ機能を伝送路自体に持たすことができるならば、処理
装置のハードウェア量を減少させることができる。
このように従来のデータ伝送路では、データ記憶手段の
段数が動作中変化しないので、伝送すべきデータ量が多
くても、少なくても、１個のデータが転送される？に要
する時間は同一である。
段数が動作中変化しないので、伝送すべきデータ量が多
くても、少なくても、１個のデータが転送される？に要
する時間は同一である。
それゆえに、この発明の主たる目的は、送信データ群の
滞留に応じて伝送路のバッファ段数が変化し伝送されて
きたデータを、伝送路の収容能力の限界まで受理するこ
とができ、しかも送信データ群の到着順に出力側伝送路
に伝送しできるようなデータ伝送装置を提供することで
ある。
滞留に応じて伝送路のバッファ段数が変化し伝送されて
きたデータを、伝送路の収容能力の限界まで受理するこ
とができ、しかも送信データ群の到着順に出力側伝送路
に伝送しできるようなデータ伝送装置を提供することで
ある。
〈問題点を解決するための手段〉
この発明にかかるデータ伝送装置は、データ記憶手段を
多段に接続して構成される折り返し構造を有するデータ
伝送路において、その往路と復路の間にバイパス径路を
設け、バイパス径路より先に有意なデータが存在するが
否がを検知し、検知結果によりバイパス径路を制御する
。
多段に接続して構成される折り返し構造を有するデータ
伝送路において、その往路と復路の間にバイパス径路を
設け、バイパス径路より先に有意なデータが存在するが
否がを検知し、検知結果によりバイパス径路を制御する
。
〈作用〉
この発明にかかるデータ伝送装置は、データ記憶手段を
多段に接続して構成される折り返し構造を有するデータ
伝送路において、その往路と復路の間に・バイパス径路
を設け、バイパス径路より先に有意なデータが存在する
か否かを検知し、有意なデータが存在する場合は往路を
伝搬し、有意なデータが存在しない場合はバイパス径路
を経由し復路へと伝搬する。このように伝送路に固有の
時間間隔以上の任意の時間間隔で入力された入力データ
は、出力側におけるデータの転送状況に応じて、データ
記憶段数が変化し伝送路の物理的な収容能力の限界まで
受理することができる。しかも入力データの到着順に直
列的に読み出し制御信号により出力できる。
多段に接続して構成される折り返し構造を有するデータ
伝送路において、その往路と復路の間に・バイパス径路
を設け、バイパス径路より先に有意なデータが存在する
か否かを検知し、有意なデータが存在する場合は往路を
伝搬し、有意なデータが存在しない場合はバイパス径路
を経由し復路へと伝搬する。このように伝送路に固有の
時間間隔以上の任意の時間間隔で入力された入力データ
は、出力側におけるデータの転送状況に応じて、データ
記憶段数が変化し伝送路の物理的な収容能力の限界まで
受理することができる。しかも入力データの到着順に直
列的に読み出し制御信号により出力できる。
〈発明の実施例〉
第１図はこの発明の一実施例の概略ブロック図である。
本実施例においては、往路のデータ伝送路はデータ伝送
手段１０．２０及び３０からなり復路のデータ伝送路は
データ伝送手段４０．５０及び６０からなる。データ伝
送手段１０からデータ伝送手段６０へのバイパス経路及
びデータ伝送手段２０からデータ伝送手段５０へのバイ
パス経路が設けられており、バイパス径路より先に有意
なデータが存在するか否かをデータ有無検知部７０．８
０及び９０にて検知し、該検知結果に従ってバイパス径
路を伝送するか否かを制御することによってデータ伝送
路の通過段数がデータ量に応じて最小化できる。
手段１０．２０及び３０からなり復路のデータ伝送路は
データ伝送手段４０．５０及び６０からなる。データ伝
送手段１０からデータ伝送手段６０へのバイパス経路及
びデータ伝送手段２０からデータ伝送手段５０へのバイ
パス経路が設けられており、バイパス径路より先に有意
なデータが存在するか否かをデータ有無検知部７０．８
０及び９０にて検知し、該検知結果に従ってバイパス径
路を伝送するか否かを制御することによってデータ伝送
路の通過段数がデータ量に応じて最小化できる。
次に、第１図に示した実施例の具体的な動作について説
明する。初期状−においては、データ伝送手段１０，２
０，３０，４０．５０及び６０に有意なデータが存在し
ないためデータ有無検知部７０．８０及び９０はそれぞ
れＣＴＬＩ信号、ＣＴＬ２信号及びＣＴＬ３信号によっ
てバイパス経路がアクティブになるように制御する。
明する。初期状−においては、データ伝送手段１０，２
０，３０，４０．５０及び６０に有意なデータが存在し
ないためデータ有無検知部７０．８０及び９０はそれぞ
れＣＴＬＩ信号、ＣＴＬ２信号及びＣＴＬ３信号によっ
てバイパス経路がアクティブになるように制御する。
最初に、送信許可信号ＡＫ１００が送信許可の状態にあ
る場合を考える。データ伝送手段１０にデータが到着し
た場合、そのデータＤＡＴＡ及び送信信号ＣＩＯはデー
タ有無検知部７０の出力であるＣＴＬ１信号によってバ
イパス経路が選択されているためデータ伝送手段６０に
伝送される。
る場合を考える。データ伝送手段１０にデータが到着し
た場合、そのデータＤＡＴＡ及び送信信号ＣＩＯはデー
タ有無検知部７０の出力であるＣＴＬ１信号によってバ
イパス経路が選択されているためデータ伝送手段６０に
伝送される。
データ伝送手段６０は送信許可信号ＡＫ１００により送
信を許可されているのでデータ出力ＤＡＴＡ゛及び送信
信号Ｃ１００を出力する。このようにデータ伝送手段１
０にデータ及び送信信号が入力された場合データ伝送手
段１０からバイパス経路を通りデータ伝送手段６０を介
して出力される。
信を許可されているのでデータ出力ＤＡＴＡ゛及び送信
信号Ｃ１００を出力する。このようにデータ伝送手段１
０にデータ及び送信信号が入力された場合データ伝送手
段１０からバイパス経路を通りデータ伝送手段６０を介
して出力される。
次に、送信許可信号ＡＫ１００が送信禁止の状態にある
場合を考える。データ伝送手段１ｏにデータが到着した
場合、そのデータＤＡＴＡ及び送信信号ＣＩＯはデータ
有無検知部７０の出力であるＣＴＬｌによりバイパス経
路が許可されているためデータ伝送路６０に伝送される
が、送信許可信号ＡＫ１００が許可されていないのでデ
ータ及び送信信号はデータ伝送手段６ｏで停止する。デ
ータ伝送手段１０にこの状態でデータＤＡＴＡ及び送信
信号Ｃ１０が入力されると、データ有無検知部７０では
データ伝送手段６ｏに有意なデータが存在することを検
知してＣＴＬ１信号によってバイパス経路を禁止し、入
力データ及び送信信号ＣＩＯはデータ伝送手段２０に伝
送され、データ有無検知部８０の出力であるＣＴＬ２信
号によってバイパス経路を介してデータ伝送手段５０へ
伝送されるが、データ伝送手段６０からの送信許可信号
が送信禁止状態を示しているのでデータ伝送手段５０で
停止する。その後さらに次のデータＤＡＴＡ及び送信信
号ＣＩＯがデータ伝送手段１０に入力されると、データ
有無検知部７０及び８０ではデータ伝送路５０及び６０
に有意なデータが存在することを検知しＣＴＬ１信号及
びＣＴＬ２信号によりバイパス経路を禁止しているので
、データＤＡＴＡ及び送信信号ＣＩＯはデータ伝送手段
２０及びデータ伝送手段３０を介し、データ伝送手段４
０に伝送されるがデータ伝送手段５０からの送信許可信
号が禁止状態を示しているのでデータ伝送手段４０で停
止する。
場合を考える。データ伝送手段１ｏにデータが到着した
場合、そのデータＤＡＴＡ及び送信信号ＣＩＯはデータ
有無検知部７０の出力であるＣＴＬｌによりバイパス経
路が許可されているためデータ伝送路６０に伝送される
が、送信許可信号ＡＫ１００が許可されていないのでデ
ータ及び送信信号はデータ伝送手段６ｏで停止する。デ
ータ伝送手段１０にこの状態でデータＤＡＴＡ及び送信
信号Ｃ１０が入力されると、データ有無検知部７０では
データ伝送手段６ｏに有意なデータが存在することを検
知してＣＴＬ１信号によってバイパス経路を禁止し、入
力データ及び送信信号ＣＩＯはデータ伝送手段２０に伝
送され、データ有無検知部８０の出力であるＣＴＬ２信
号によってバイパス経路を介してデータ伝送手段５０へ
伝送されるが、データ伝送手段６０からの送信許可信号
が送信禁止状態を示しているのでデータ伝送手段５０で
停止する。その後さらに次のデータＤＡＴＡ及び送信信
号ＣＩＯがデータ伝送手段１０に入力されると、データ
有無検知部７０及び８０ではデータ伝送路５０及び６０
に有意なデータが存在することを検知しＣＴＬ１信号及
びＣＴＬ２信号によりバイパス経路を禁止しているので
、データＤＡＴＡ及び送信信号ＣＩＯはデータ伝送手段
２０及びデータ伝送手段３０を介し、データ伝送手段４
０に伝送されるがデータ伝送手段５０からの送信許可信
号が禁止状態を示しているのでデータ伝送手段４０で停
止する。
このようにデータ伝送手段１０への入力であるＤＡＴＡ
及び送信信号ＣＩＯが入力された時、データ伝送手段５
０及び６０に有意なデータが存在しない場合は、バイパ
ス経路を通りデータ伝送手段６０に伝送されるが、デー
タ伝送手段５０及び６０に有意なデータが存在する場合
は、入力データは最奥部へ伝送される。
及び送信信号ＣＩＯが入力された時、データ伝送手段５
０及び６０に有意なデータが存在しない場合は、バイパ
ス経路を通りデータ伝送手段６０に伝送されるが、デー
タ伝送手段５０及び６０に有意なデータが存在する場合
は、入力データは最奥部へ伝送される。
第２・図は本発明の具体的な回路図である。まず、第２
図を参照して、構成について説明する。第１図のデータ
伝送手段１０，２０，３０，４０，５０及び６０はそれ
ぞれ転送制御手段１１，２１゜３１．４１，５１及び６
エとデータ保持手段１２゜２２．３２，４２．５２及び
６２とで構成される。
図を参照して、構成について説明する。第１図のデータ
伝送手段１０，２０，３０，４０，５０及び６０はそれ
ぞれ転送制御手段１１，２１゜３１．４１，５１及び６
エとデータ保持手段１２゜２２．３２，４２．５２及び
６２とで構成される。
転送制御手段１１．２１及び３１は送信信号入力Ｃ１、
送信許可信号人力ＡＫ、Ｅｌ、Ｅ２、送信信号出力Ｑｌ
、Ｑ３．Ｑ４、送信許可信号出力Ｑ２によって、又、転
送制御部４１．５１及び６１は２本の送信信号入力Ｃ１
及びＣ２，１本の送信許可信号人力ＡＫ、１本の送信信
号出力Ｑ１，１本の送信許可信号出力Ｑ２によってハン
ドシェイク転送制御を行う。転送制御手段１１．２１及
び３１の詳細図を第３図に、転送制御手段４１，５１及
び６１の詳細図を第４図に示す。データ有無検知部７０
はノアゲート７１及び７２とインバータ７３とから構成
され、データ有無検知部８０はノアゲート８１及び８２
とインバータ８３とから構成され、データ有無検知部９
０はノアゲート９１及び９２とから構成される。
送信許可信号人力ＡＫ、Ｅｌ、Ｅ２、送信信号出力Ｑｌ
、Ｑ３．Ｑ４、送信許可信号出力Ｑ２によって、又、転
送制御部４１．５１及び６１は２本の送信信号入力Ｃ１
及びＣ２，１本の送信許可信号人力ＡＫ、１本の送信信
号出力Ｑ１，１本の送信許可信号出力Ｑ２によってハン
ドシェイク転送制御を行う。転送制御手段１１．２１及
び３１の詳細図を第３図に、転送制御手段４１，５１及
び６１の詳細図を第４図に示す。データ有無検知部７０
はノアゲート７１及び７２とインバータ７３とから構成
され、データ有無検知部８０はノアゲート８１及び８２
とインバータ８３とから構成され、データ有無検知部９
０はノアゲート９１及び９２とから構成される。
次に、第２図に示した実施例の動作について説明する。
初期状態において、リセット信号が転送制御手段１１，
２１，３１，４１，５１及び６１に与えられる。それに
よって、転送制御手段１１゜２１．４１．５１及び６１
がそれぞれ初期リセットされ、Ｑ１出力が“Ｈ”レベル
になり、Ｑ２出カモ“Ｈ”レベルになる。
２１，３１，４１，５１及び６１に与えられる。それに
よって、転送制御手段１１゜２１．４１．５１及び６１
がそれぞれ初期リセットされ、Ｑ１出力が“Ｈ”レベル
になり、Ｑ２出カモ“Ｈ”レベルになる。
この状態において、入力側から送信信号ＣＩＯが転送制
御部１１に与えられ、ＤＡＴＡがデータ保持手段１２に
与えられた場合、ノアゲート７１及び７２とインバータ
７３により転送制御手段６１に有意なデータが存在する
が否かを検知し、この場合有意なデータが存在しないの
でノアゲート７１の出力は“Ｌ”となり、またノアゲー
ト７２の出力は“Ｈ″となって、バイパス径路が許可さ
れたことで転送制御手段１１のＣ３から転送制御部６１
のＣ２へ伝送される。ＡＫｌｏｏが送信を許可している
ならば転送制置手段６１に伝送されたデータはＣ１００
へ出力される。ＡＫｌｏｏが常に送信を許可している場
合であれば、上述の動作が繰り返される。
御部１１に与えられ、ＤＡＴＡがデータ保持手段１２に
与えられた場合、ノアゲート７１及び７２とインバータ
７３により転送制御手段６１に有意なデータが存在する
が否かを検知し、この場合有意なデータが存在しないの
でノアゲート７１の出力は“Ｌ”となり、またノアゲー
ト７２の出力は“Ｈ″となって、バイパス径路が許可さ
れたことで転送制御手段１１のＣ３から転送制御部６１
のＣ２へ伝送される。ＡＫｌｏｏが送信を許可している
ならば転送制置手段６１に伝送されたデータはＣ１００
へ出力される。ＡＫｌｏｏが常に送信を許可している場
合であれば、上述の動作が繰り返される。
ＡＫｌｏｏが送信を禁止している場合は、最初に入力さ
れた送信信号パルスは転送制御手段６１に伝送されるが
２番目に入力された送信信号パルスはノアゲート７１及
び７２によりバイパスを禁止され転送制御手段２工に送
らる。ノアゲート８１及び８２とインバータ８３により
転送制御手段５１に有意なデータが存在するか否かを検
知し、有意なデータが存在しないのでノアゲート８１の
出力は“Ｌ″、ノアゲート８２の出力は“Ｈ”となって
おり、バイパス径路が許可されているので転送制御部２
１のＣ３から転送制御手段５１の０２へ伝送される。
れた送信信号パルスは転送制御手段６１に伝送されるが
２番目に入力された送信信号パルスはノアゲート７１及
び７２によりバイパスを禁止され転送制御手段２工に送
らる。ノアゲート８１及び８２とインバータ８３により
転送制御手段５１に有意なデータが存在するか否かを検
知し、有意なデータが存在しないのでノアゲート８１の
出力は“Ｌ″、ノアゲート８２の出力は“Ｈ”となって
おり、バイパス径路が許可されているので転送制御部２
１のＣ３から転送制御手段５１の０２へ伝送される。
上述のごとく、この実施例によれば、往路と復路の間に
バイパス径路を設けたことにより、バイパス径路より先
に有意なデータが存在するか否かを検知し、有意なデー
タが存在する場合は往路を伝搬し、有意なデータが存在
しない場合はバイパス径路を経由し復路へと伝搬する。
バイパス径路を設けたことにより、バイパス径路より先
に有意なデータが存在するか否かを検知し、有意なデー
タが存在する場合は往路を伝搬し、有意なデータが存在
しない場合はバイパス径路を経由し復路へと伝搬する。
このように伝送路に固有の時間間隔以上の任意の時間間
隔で入力された入力データは、出力側におけるデータの
転送状況に応じて、データ記憶段数が変化し伝送路の物
理的な収容能力の限界まで受理することができ、システ
ムの規模に応じて総段数を決定すればデータの溢れを防
止することができる。出力信号であるＥＭＰＴＹは、当
該ＭＩＤＥＳへの書き込み可能状態を表す信号であり、
該出力信号が書き込み可能状態を示しかつ送信許可状態
を示している場合に限り、ＭＩＤＥＳへの入力が可能で
ある。
隔で入力された入力データは、出力側におけるデータの
転送状況に応じて、データ記憶段数が変化し伝送路の物
理的な収容能力の限界まで受理することができ、システ
ムの規模に応じて総段数を決定すればデータの溢れを防
止することができる。出力信号であるＥＭＰＴＹは、当
該ＭＩＤＥＳへの書き込み可能状態を表す信号であり、
該出力信号が書き込み可能状態を示しかつ送信許可状態
を示している場合に限り、ＭＩＤＥＳへの入力が可能で
ある。
〈発明の効果〉
以上のように、本発明によれば、データ記憶手段を多段
に接続して構成される折り返し構造を有するデータ伝送
路に、往路と復路のデータ記憶手段の間をバイパスする
バイパス線路と、往路及び復路のデータ記憶手段に有意
なデータが存在するか否かを検知し、検知結果に基づい
てバイパス線路を制御することで出力部にデータが滞留
している場合は入力部より入力されたデータをバッファ
リング・し、逆にデータの滞留がない場合は、入力され
たデータを最も短い転送時間で転送できる効果がある。
に接続して構成される折り返し構造を有するデータ伝送
路に、往路と復路のデータ記憶手段の間をバイパスする
バイパス線路と、往路及び復路のデータ記憶手段に有意
なデータが存在するか否かを検知し、検知結果に基づい
てバイパス線路を制御することで出力部にデータが滞留
している場合は入力部より入力されたデータをバッファ
リング・し、逆にデータの滞留がない場合は、入力され
たデータを最も短い転送時間で転送できる効果がある。
第１図はこの発明の一実施例の概略ブロック図である。
第２図は往路及び復路が各々３段のデータ伝送手段に関
する詳細な回路図である。第３図および第４図は転送制
御手段の一実施例の回路図である。羊ｆ＋’；ｉｌ＋ｊ
貢牛政叶っブ０ッ７Ｓ７゛ある。 図において、１０，２０，３０，４０，５０゜６０はデ
ータ伝送手段、７０．８０及び９０はデータ有無検知部
、１１，２１，３１，４１，５１゜６１は転送制御手段
、１２，２２，３２，４２゜５２．６２はデータ保持手
段、１３，２３，３３゜４３．５３，６３，７３．８３
はインバータ、７１．７２，８１，８２，９１．９２は
ノアゲートを示す。 代理人 弁理士 杉 山 毅 至（他１名）４ 電
ｈ
を第２ｒ２ １’ＩＲ 蔦４図 第５図
する詳細な回路図である。第３図および第４図は転送制
御手段の一実施例の回路図である。羊ｆ＋’；ｉｌ＋ｊ
貢牛政叶っブ０ッ７Ｓ７゛ある。 図において、１０，２０，３０，４０，５０゜６０はデ
ータ伝送手段、７０．８０及び９０はデータ有無検知部
、１１，２１，３１，４１，５１゜６１は転送制御手段
、１２，２２，３２，４２゜５２．６２はデータ保持手
段、１３，２３，３３゜４３．５３，６３，７３．８３
はインバータ、７１．７２，８１，８２，９１．９２は
ノアゲートを示す。 代理人 弁理士 杉 山 毅 至（他１名）４ 電
ｈ
を第２ｒ２ １’ＩＲ 蔦４図 第５図
Claims (1)
- 【特許請求の範囲】 １、入力データを書込み制御信号にてデータ記憶手段に
記憶し、読み出し制御信号にて入力データを入力した順
序通りに出力するデータ伝送装置であって、 出力側におけるデータの転送状況に応じて、データ記憶
段数が変化する最少遅延エラステイク緩衝手段（Ｍｉｎ
ｉｍｕｍＤｅｌａｙＥｌａｓｔｉｃＳｔｏｒｅ以下ＭＩ
ＤＥＳと呼ぶ）を備え、斉一な論理回路で構成したこと
を特徴とするデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012787A JPH01188973A (ja) | 1988-01-22 | 1988-01-22 | データ伝送装置 |
| US07/299,028 US5084837A (en) | 1988-01-22 | 1989-01-19 | Fifo buffer with folded data transmission path permitting selective bypass of storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012787A JPH01188973A (ja) | 1988-01-22 | 1988-01-22 | データ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01188973A true JPH01188973A (ja) | 1989-07-28 |
Family
ID=11815106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012787A Pending JPH01188973A (ja) | 1988-01-22 | 1988-01-22 | データ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01188973A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002150763A (ja) * | 2000-11-06 | 2002-05-24 | Naltec Inc | メモリ装置およびその制御方法 |
| CN102630065A (zh) * | 2012-04-27 | 2012-08-08 | 深圳市奋达电器有限公司 | 一种耳机挂架 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896343A (ja) * | 1981-12-02 | 1983-06-08 | Hitachi Ltd | デ−タスキユウバツフアカイロ |
| JPS62219391A (ja) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | フア−ストインフア−ストアウトメモリ |
| JPS6312788A (ja) * | 1986-07-04 | 1988-01-20 | 本州製紙株式会社 | パルプの処理方法 |
-
1988
- 1988-01-22 JP JP63012787A patent/JPH01188973A/ja active Pending
Patent Citations (3)
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