JPS6160125A - バツフア制御方式 - Google Patents
バツフア制御方式Info
- Publication number
- JPS6160125A JPS6160125A JP59182406A JP18240684A JPS6160125A JP S6160125 A JPS6160125 A JP S6160125A JP 59182406 A JP59182406 A JP 59182406A JP 18240684 A JP18240684 A JP 18240684A JP S6160125 A JPS6160125 A JP S6160125A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- buffer
- address
- clump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、転送スピードの大きく異なる転送パス間にデ
ータ・バッファを配置し、アダプタにおいてデータ・バ
ッファの中に格納されたデータにエラーがあるか否かを
チェックし、エラーが検出された場合には転送先にその
データを送らないようにしたものである。
ータ・バッファを配置し、アダプタにおいてデータ・バ
ッファの中に格納されたデータにエラーがあるか否かを
チェックし、エラーが検出された場合には転送先にその
データを送らないようにしたものである。
転送スピードの異なる一方の転送パス（Ｐａ ｔｈ）か
ら他方の転送パスへ何バイト、かが１個の「かたまり」
として意味のあるデータを転送する場合、そのデータの
「かたまりｊにはビット化は等からデータを保護するた
めに数バイトの冗長ビット（例えば回線のパケットのＣ
ＲＣチェック・ビット等）が付加されるのが普通である
。一方の転送パスから他方゛の転送パスへデータを転送
するとき、この冗長ビットを用いてデータのチェックが
なされるがユ゛冗゛長ビットはデータ全体に対して付加
されているので、ビット化は等のエラーが検出されるの
は、他のパスへデータを全て転送終了してからであるこ
とが多い。この場合、転送し終えたデータにはビット化
けがあるわけであるから、何らかの手段で転送先に通知
されるのが普通である。
ら他方の転送パスへ何バイト、かが１個の「かたまり」
として意味のあるデータを転送する場合、そのデータの
「かたまりｊにはビット化は等からデータを保護するた
めに数バイトの冗長ビット（例えば回線のパケットのＣ
ＲＣチェック・ビット等）が付加されるのが普通である
。一方の転送パスから他方゛の転送パスへデータを転送
するとき、この冗長ビットを用いてデータのチェックが
なされるがユ゛冗゛長ビットはデータ全体に対して付加
されているので、ビット化は等のエラーが検出されるの
は、他のパスへデータを全て転送終了してからであるこ
とが多い。この場合、転送し終えたデータにはビット化
けがあるわけであるから、何らかの手段で転送先に通知
されるのが普通である。
しかるに、このエラーのあるデータの転送は全く意味の
ないものであり、パスの負荷をいたずらに上げるだけで
ある。
ないものであり、パスの負荷をいたずらに上げるだけで
ある。
、本発明は、上記の考察に基づくものであって、転送ス
ピードの著しく異なる転送パス間にデータ・バッファを
持つ通信システムにおいて、エラーのあるデータは他方
のパスに転送せずに捨て、システム全体としてのスルー
プットを向上できるようにしたバッファ制御方式を提供
することを目的としている。
ピードの著しく異なる転送パス間にデータ・バッファを
持つ通信システムにおいて、エラーのあるデータは他方
のパスに転送せずに捨て、システム全体としてのスルー
プットを向上できるようにしたバッファ制御方式を提供
することを目的としている。
そしてそのため、本発明のバッファ制御方式は、２個の
転送パス間にデータ・バッファを具備する通信システム
において、データの書込み番地を示すライト・ポインタ
と、データの読出し番地を示すリード・ポインタと、上
記データ・バッファと同一のアドレス空間を持つＲＡＭ
と、」二記データ・バッファにデータの「かたまり」を
格納する際に当該「かたまり」のエラー・チェックを行
うエラー・チェック回路と、ＦＩＦＯメモリとを具備し
、且つ上記データ・バッファにデータの「かたまり」の
最後のデータを書き込む時、当該書込み番地と同一の上
記ＲＡＭの番地に所定値のフラグを書き込むと共に、上
記エラー・チェック回路に゛ よって検出されたエラー
有無情報及び１個のデータの「かたまり」がデータ・バ
ッファに書き込まれたことを示す情報を持つステータス
を上記Ｆ■ＦＯメそりにシフト・インするように構成さ
れていることを特徴とするものである。
転送パス間にデータ・バッファを具備する通信システム
において、データの書込み番地を示すライト・ポインタ
と、データの読出し番地を示すリード・ポインタと、上
記データ・バッファと同一のアドレス空間を持つＲＡＭ
と、」二記データ・バッファにデータの「かたまり」を
格納する際に当該「かたまり」のエラー・チェックを行
うエラー・チェック回路と、ＦＩＦＯメモリとを具備し
、且つ上記データ・バッファにデータの「かたまり」の
最後のデータを書き込む時、当該書込み番地と同一の上
記ＲＡＭの番地に所定値のフラグを書き込むと共に、上
記エラー・チェック回路に゛ よって検出されたエラー
有無情報及び１個のデータの「かたまり」がデータ・バ
ッファに書き込まれたことを示す情報を持つステータス
を上記Ｆ■ＦＯメそりにシフト・インするように構成さ
れていることを特徴とするものである。
（発明の実施例〕
以下、本発明を図面を参照しつつ説明する。
第１図は本発明が適用される通信システムの１例を示す
図、第２図は第１図のデータ・バッファに関連部る部分
の１例を示す図、第３図は第１図のデータ・バッファと
ＦＩＦＯメモリとの関係を示す図である。
図、第２図は第１図のデータ・バッファに関連部る部分
の１例を示す図、第３図は第１図のデータ・バッファと
ＦＩＦＯメモリとの関係を示す図である。
第１図において、Ｌ Ａ Ｎはローカル・エリア・ネッ
トワーク、１はデータ・バッファ、２はアダプタ、３は
中央処理装置、４はメモリをそれぞれ示している。ロー
カル・エリア・ネットワークＬＡＮ」二にはパケットが
流れ゛る。ローカル・エリア・ネットワークＬ Ａ Ｎ
のデータ転送速度は、例えばＩＯＭビット／Ｓである。
トワーク、１はデータ・バッファ、２はアダプタ、３は
中央処理装置、４はメモリをそれぞれ示している。ロー
カル・エリア・ネットワークＬＡＮ」二にはパケットが
流れ゛る。ローカル・エリア・ネットワークＬ Ａ Ｎ
のデータ転送速度は、例えばＩＯＭビット／Ｓである。
パケットは、フラグ、転送先アドレス、転送元アドレス
、データ部、フレーム・チェック・シーケンス及びフラ
グ等から構成されている。データ・バッファ１の中には
ローカル・エリア・ネソトワ“−りから転送されて来た
パケットが格納される。データ・バッファ１は例えば８
ピツ韮Ｘ１６に’Ｗの大きさを持゛う」アダプタ２は通
信制１ｆｆｌ用のチャネル装置であっ￥、ロー゛るパケ
ットの転送先アドレスが自己を指定していれば、これを
データ・バッファ１に書き込み、しかる後にパケットを
データ・バッファ１から読み出してこれをメモリ４に書
き込む。アダプタ２は例えばマイクロプロセッサ制御の
ものである。
、データ部、フレーム・チェック・シーケンス及びフラ
グ等から構成されている。データ・バッファ１の中には
ローカル・エリア・ネソトワ“−りから転送されて来た
パケットが格納される。データ・バッファ１は例えば８
ピツ韮Ｘ１６に’Ｗの大きさを持゛う」アダプタ２は通
信制１ｆｆｌ用のチャネル装置であっ￥、ロー゛るパケ
ットの転送先アドレスが自己を指定していれば、これを
データ・バッファ１に書き込み、しかる後にパケットを
データ・バッファ１から読み出してこれをメモリ４に書
き込む。アダプタ２は例えばマイクロプロセッサ制御の
ものである。
第２図は本発明によるデータ・バッファ及びその関連部
分の１例のブロック図である。第２図において、５はラ
イト・ポインタ、６はリード・ポインタ、７はマルチプ
レクサ、８はドライバ、９はドライバ、９Ｒもドライバ
、１０は１ビツト×１６ＫＷのＲＡＭ、１１はエラー・
チェック回路、１２はＦＴＦＯメモリをそれぞれ示して
いる。
分の１例のブロック図である。第２図において、５はラ
イト・ポインタ、６はリード・ポインタ、７はマルチプ
レクサ、８はドライバ、９はドライバ、９Ｒもドライバ
、１０は１ビツト×１６ＫＷのＲＡＭ、１１はエラー・
チェック回路、１２はＦＴＦＯメモリをそれぞれ示して
いる。
ライト・ポインタ５は１４ビツト構成のものであっ゛て
、ライトすべき番地を示している。リード・ポインタ６
も１４ビツト構成であり、これはデータをリードすべき
番地を示している。ドライバ８はライト・データをドラ
イブするものであり、ドライバ９はリード・データをド
ライブするものである。ＲＡＭ１０の第ｉ番地はデータ
・バッファ１の゛第ｉ番地に対応しており、ＲＡＭ１０
の第ｉ番地のフラグが論理「１」であれば、データ・バ
ッファ１の第１番地のデータがパケットの最後のデータ
であることを示している。エラー・チェック回路１１は
、ＣＲＣ（Ｆｅ２と同義）等の冗長ビットを用いてエラ
ー・チェックを行うものである。ＦＴＦＯメモリ招に書
き込まれるステータスは、４ビツト構成であり、ビット
０はパケットの終りを示すＥＮＤ信号に割当てられ、ビ
ット１がエラー有無情報に割当てられている。ＦＩＦＯ
メモリの先頭のステータスのビットＯが「１」であれば
信号０ＵＴ−ＲＤＹが論理「１」となり、先頭ステータ
スのビット１が「１」であればエラー信号が論理「１」
となる。「１」の信号０ＵＴ−ＲＤＹはメモリ４へ転送
すべきパケットがデータ・バッファ１に存在しているこ
とを示しており１．「１」のエラー信号はデータ・バッ
ファ１に格納されている対応するパケットにエラーが存
在することを示している。なお、ライト・ポインタ５の
内容に＋１したものがリード・ポインタ６の内容と等し
くなったときには、ライト・ポインタのインクリメント
は禁止される。
、ライトすべき番地を示している。リード・ポインタ６
も１４ビツト構成であり、これはデータをリードすべき
番地を示している。ドライバ８はライト・データをドラ
イブするものであり、ドライバ９はリード・データをド
ライブするものである。ＲＡＭ１０の第ｉ番地はデータ
・バッファ１の゛第ｉ番地に対応しており、ＲＡＭ１０
の第ｉ番地のフラグが論理「１」であれば、データ・バ
ッファ１の第１番地のデータがパケットの最後のデータ
であることを示している。エラー・チェック回路１１は
、ＣＲＣ（Ｆｅ２と同義）等の冗長ビットを用いてエラ
ー・チェックを行うものである。ＦＴＦＯメモリ招に書
き込まれるステータスは、４ビツト構成であり、ビット
０はパケットの終りを示すＥＮＤ信号に割当てられ、ビ
ット１がエラー有無情報に割当てられている。ＦＩＦＯ
メモリの先頭のステータスのビットＯが「１」であれば
信号０ＵＴ−ＲＤＹが論理「１」となり、先頭ステータ
スのビット１が「１」であればエラー信号が論理「１」
となる。「１」の信号０ＵＴ−ＲＤＹはメモリ４へ転送
すべきパケットがデータ・バッファ１に存在しているこ
とを示しており１．「１」のエラー信号はデータ・バッ
ファ１に格納されている対応するパケットにエラーが存
在することを示している。なお、ライト・ポインタ５の
内容に＋１したものがリード・ポインタ６の内容と等し
くなったときには、ライト・ポインタのインクリメント
は禁止される。
次に、第２図の実施例の動作を説明する。バス０からの
ライト・データはドライバ８を迫り、データ・バッファ
１内におけるライト・ポインタ５で指示される番地に格
納され、これと同時にエラー・チェック回路１１でデー
タのエラー・チェックがなされる。１個のパケットをデ
ータ・バッファ１に格納し終わると、ＥＮＤ信号が「１
」となり、パケットの最後のデータが書き込まれたデー
タ・バッファ番地とＲＡＭｌ０の同じ番地に「１」のフ
ラグが書き込まれる。これと同時に、ビットＯが「１」
、ビット１がエラー有無を示す値を持つステータスがＦ
ＩＦＯメモＵ１２にシフト・インされる。
ライト・データはドライバ８を迫り、データ・バッファ
１内におけるライト・ポインタ５で指示される番地に格
納され、これと同時にエラー・チェック回路１１でデー
タのエラー・チェックがなされる。１個のパケットをデ
ータ・バッファ１に格納し終わると、ＥＮＤ信号が「１
」となり、パケットの最後のデータが書き込まれたデー
タ・バッファ番地とＲＡＭｌ０の同じ番地に「１」のフ
ラグが書き込まれる。これと同時に、ビットＯが「１」
、ビット１がエラー有無を示す値を持つステータスがＦ
ＩＦＯメモＵ１２にシフト・インされる。
ＦＩＦＯメモ１月２から出力される信号ＯＵＴ・ＲＤＹ
信号が「１」になると、リード・ポインタ６で示される
番地からデータが順番に読み出され、パケットを分離し
ている「１」のフラグがある番地までデータをパス１を
介してメモリ４に転送し終えると、ＦＩＦＯメモ１月２
を１ステータスだけシフト・アウトする。こうすること
なよって、データ・バッファ１内のデータとＦＩＦＯメ
モリー２内のステータスを常に一致させることが出来る
。
信号が「１」になると、リード・ポインタ６で示される
番地からデータが順番に読み出され、パケットを分離し
ている「１」のフラグがある番地までデータをパス１を
介してメモリ４に転送し終えると、ＦＩＦＯメモ１月２
を１ステータスだけシフト・アウトする。こうすること
なよって、データ・バッファ１内のデータとＦＩＦＯメ
モリー２内のステータスを常に一致させることが出来る
。
ＦＩＦＯメモリー２から出力されるエラー信号が「１」
であると、リード・データはドライバ９を介して出力さ
れずに、ＲＡＭｌ０からのデータのみがドライバ９Ｒを
介して出力される。ＲＡＭｌ０から「１」ののフラグが
読み出されると、リード・ポインター１はカウント・ア
ップを停止する。その時のり一ド・ポインタ６の値はデ
ータ・バッファー内に格納されているパケットの先頭番
地を示している。この動作後、ＦＩＦＯメモリは１ステ
ータスだけシフトする。
であると、リード・データはドライバ９を介して出力さ
れずに、ＲＡＭｌ０からのデータのみがドライバ９Ｒを
介して出力される。ＲＡＭｌ０から「１」ののフラグが
読み出されると、リード・ポインター１はカウント・ア
ップを停止する。その時のり一ド・ポインタ６の値はデ
ータ・バッファー内に格納されているパケットの先頭番
地を示している。この動作後、ＦＩＦＯメモリは１ステ
ータスだけシフトする。
第３図はデータ・バッファとＦＩＦ○メそりとの関係を
示す図である。データ・バッファ１２にデータの「かた
まり１」ないし「かたまり４」が格納されると、ＦＩＦ
Ｏメモ１月２にエラー情報（ステータスと同じ）１ない
しエラー情報４が格納される。エラー情報１はＦＩＦＯ
メモリー２の先頭位置にあり、エラー情報４は末尾の位
置にある。
示す図である。データ・バッファ１２にデータの「かた
まり１」ないし「かたまり４」が格納されると、ＦＩＦ
Ｏメモ１月２にエラー情報（ステータスと同じ）１ない
しエラー情報４が格納される。エラー情報１はＦＩＦＯ
メモリー２の先頭位置にあり、エラー情報４は末尾の位
置にある。
以上の説明から明らかなように、本発明によれば、デー
タの「かたまり」の終りが格納されたデータ・バッファ
の番地と同一のＲＡＭの番地に所定値のフラグを書き込
むようにしたので、データ・バッフ７に格納されている
「かたまり」の集ま゛りの中から１個の「かたまり」を
簡単に取り出すことが出来る。また、１個のデータの「
かたまり」をデータバッファに書き込む毎に「かたまり
」が格納されたことを示す情報及びその「かたまり、
」にエラーがあったか否かを示す情報を持つステータ
スをＦＩＦＯメモリに格納するのでデータ・バッフ＋に
格納されている「かたまり」のうち何れの「かたまり」
にエラーがあるかを簡単に知ることができ、エラーのあ
る「かたまり」を転送先に送らないようにする処理を簡
単に行うことが出来る。
タの「かたまり」の終りが格納されたデータ・バッファ
の番地と同一のＲＡＭの番地に所定値のフラグを書き込
むようにしたので、データ・バッフ７に格納されている
「かたまり」の集ま゛りの中から１個の「かたまり」を
簡単に取り出すことが出来る。また、１個のデータの「
かたまり」をデータバッファに書き込む毎に「かたまり
」が格納されたことを示す情報及びその「かたまり、
」にエラーがあったか否かを示す情報を持つステータ
スをＦＩＦＯメモリに格納するのでデータ・バッフ＋に
格納されている「かたまり」のうち何れの「かたまり」
にエラーがあるかを簡単に知ることができ、エラーのあ
る「かたまり」を転送先に送らないようにする処理を簡
単に行うことが出来る。
第１図は本発明が適用される通信システムの１例を示す
図、第２図は第１図のデータ・バッファに関連せる部分
の１例を示す図、第３図は第２図おデータ・バッファと
ＦＩＦＯメモリとの関係を示す図である。 ＬＡＮ・・・ローカル・エリア・ネットワーク、１・・
・データ・バッファ、２・・・アダプタ、３・・・中央
処理装置、４・・・メモリ、５・・・ライト・ポインタ
、６・・・リード・ポインタ、７・・・マルチプレクサ
、８・・・ドライバ、９・・・ドライバ、１０・１ビツ
トｘ１６ＫＷのＲＡＭ、１１・・・エラー・チェック回
路、１２・・・ＦＩＦＯメモリ。
図、第２図は第１図のデータ・バッファに関連せる部分
の１例を示す図、第３図は第２図おデータ・バッファと
ＦＩＦＯメモリとの関係を示す図である。 ＬＡＮ・・・ローカル・エリア・ネットワーク、１・・
・データ・バッファ、２・・・アダプタ、３・・・中央
処理装置、４・・・メモリ、５・・・ライト・ポインタ
、６・・・リード・ポインタ、７・・・マルチプレクサ
、８・・・ドライバ、９・・・ドライバ、１０・１ビツ
トｘ１６ＫＷのＲＡＭ、１１・・・エラー・チェック回
路、１２・・・ＦＩＦＯメモリ。
Claims (1)
- ２個の転送パス間にデータ・バッファを具備する通信シ
ステムにおいて、データの書込み番地を示すライト・ポ
インタと、データの読出し番地を示すリード・ポインタ
と、上記データ・バッファと同一のアドレス空間を持つ
ＲＡＭと、上記データ・バッファにデータの「かたまり
」を格納する際に当該「かたまり」のエラー・チェック
を行うエラー・チェック回路と、ＦＩＦＯメモリとを具
備し、且つ上記データ・バッファにデータの「かたまり
」の最後のデータを書き込む時、当該書込み番地と同一
の上記ＲＡＭの番地に所定値のフラグを書き込むと共に
、上記エラー・チェック回路によって検出されたエラー
有無情報及び１個のデータの「かたまり」がデータ・バ
ッファに書き込まれたことを示す情報を持つステータス
を上記ＦＩＦＯメモリにシフト・インするように構成さ
れていることを特徴とするバッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182406A JPS6160125A (ja) | 1984-08-31 | 1984-08-31 | バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182406A JPS6160125A (ja) | 1984-08-31 | 1984-08-31 | バツフア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6160125A true JPS6160125A (ja) | 1986-03-27 |
| JPH0325808B2 JPH0325808B2 (ja) | 1991-04-09 |
Family
ID=16117743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182406A Granted JPS6160125A (ja) | 1984-08-31 | 1984-08-31 | バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160125A (ja) |
-
1984
- 1984-08-31 JP JP59182406A patent/JPS6160125A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325808B2 (ja) | 1991-04-09 |
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