JPH0325808B2 - - Google Patents
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- JPH0325808B2 JPH0325808B2 JP18240684A JP18240684A JPH0325808B2 JP H0325808 B2 JPH0325808 B2 JP H0325808B2 JP 18240684 A JP18240684 A JP 18240684A JP 18240684 A JP18240684 A JP 18240684A JP H0325808 B2 JPH0325808 B2 JP H0325808B2
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- Japan
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- data buffer
- buffer
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- 239000000872 buffer Substances 0.000 claims description 50
- 238000004891 communication Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、転送スピードの大きく異なる転送パ
ス間にデータ・バツフアを配置し、アダプタにお
いてデータ・バツフアの中に格納されたデータに
エラーがあるか否かをチエツクし、エラーが検出
された場合には転送先にそのデータを送らないよ
うにしたものである。
ス間にデータ・バツフアを配置し、アダプタにお
いてデータ・バツフアの中に格納されたデータに
エラーがあるか否かをチエツクし、エラーが検出
された場合には転送先にそのデータを送らないよ
うにしたものである。
転送スピードの異なる一方の転送パス（Path）
から他方の転送パスへ何バイトかが１個の「かた
まり」として意味のあるデータを転送する場合、
そのデータの「かたまり」にはビツト化け等から
データを保護するために数バイトの冗長ビツト
（例えば回線のパケツトのCRCチエツク・ビツト
等）が付加されるのが普通である。一方の転送パ
スから他方の転送パスへデータを転送するとき、
この冗長ビツトを用いてデータのチエツクがなさ
れるが、冗長ビツトはデータ全体に対して付加さ
れているので、ビツト化け等のエラーが検出され
るのは、他のパスへデータを全て転送終了してか
らであることが多い。この場合、転送し終えたデ
ータにはビツト化けがあるわけであるから、何ら
かの手段で転送先に通知されるのが普通である。
しかるに、このエラーのあるデータの転送は全く
意味のないものであり、パスの負荷をいたずらに
上げるだけである。
から他方の転送パスへ何バイトかが１個の「かた
まり」として意味のあるデータを転送する場合、
そのデータの「かたまり」にはビツト化け等から
データを保護するために数バイトの冗長ビツト
（例えば回線のパケツトのCRCチエツク・ビツト
等）が付加されるのが普通である。一方の転送パ
スから他方の転送パスへデータを転送するとき、
この冗長ビツトを用いてデータのチエツクがなさ
れるが、冗長ビツトはデータ全体に対して付加さ
れているので、ビツト化け等のエラーが検出され
るのは、他のパスへデータを全て転送終了してか
らであることが多い。この場合、転送し終えたデ
ータにはビツト化けがあるわけであるから、何ら
かの手段で転送先に通知されるのが普通である。
しかるに、このエラーのあるデータの転送は全く
意味のないものであり、パスの負荷をいたずらに
上げるだけである。
本発明は、上記の考察に基づくものであつて、
転送スピードの著しく異なる転送パス間にデー
タ・バツフアを持つ通信システムにおいて、エラ
ーのあるデータは他方のパスに転送せずに捨て、
システム全体としてのスループツトを向上できる
ようにしたバツフア制御方式を提供することを目
的としている。
転送スピードの著しく異なる転送パス間にデー
タ・バツフアを持つ通信システムにおいて、エラ
ーのあるデータは他方のパスに転送せずに捨て、
システム全体としてのスループツトを向上できる
ようにしたバツフア制御方式を提供することを目
的としている。
そしてそのため、本発明のバツフア制御方式
は、 ２個の転送パス間にデータ・バツフアと当該デ
ータ・バツフアに対するデータの読出し・書込み
を制御するアダプタとを具備する通信システムに
おけるバツフア制御方式であつて、 データの書込み番地を示すライト・ポインタ
と、 データの読出し番地を示すリード・ポインタ
と、 上記データ・バツフアと同一のアドレス空間を
持つRAMと、 上記データ・バツフアにデータの「かたまり」
を格納する際に当該「かたまり」のエラー・チエ
ツクを行うエラー・チエツク回路と、 FIFOメモリと を具備し、且つ 上記アダプタは、上記データ・バツフアにデー
タの「かたまり」の最後のデータを書み込む時、
当該書込み番地と同一の上記RAMの番地に所定
値のフラグを書き込むと共に、上記エラー・チエ
ツク回路によつて検出されたエラー有無情報及び
１個のデータの「かたまり」がデータ・バツフア
に書き込まれたことを示す情報を持つステータス
を上記FIFOメモリにシフト・インするための制
御を行い、 データ・バツフアからデータの「かたまり」を
読み出すとき、上記FIFOメモリから出力される
エラー有無情報がエラー有りを示している場合に
は、上記データ・バツフアからのデータの出力を
禁止し、上記RAMから所定値のフラグが読み出
されるまで上記リード・ポインタを進める制御を
行うよう構成されている ことを特徴とするものである。
は、 ２個の転送パス間にデータ・バツフアと当該デ
ータ・バツフアに対するデータの読出し・書込み
を制御するアダプタとを具備する通信システムに
おけるバツフア制御方式であつて、 データの書込み番地を示すライト・ポインタ
と、 データの読出し番地を示すリード・ポインタ
と、 上記データ・バツフアと同一のアドレス空間を
持つRAMと、 上記データ・バツフアにデータの「かたまり」
を格納する際に当該「かたまり」のエラー・チエ
ツクを行うエラー・チエツク回路と、 FIFOメモリと を具備し、且つ 上記アダプタは、上記データ・バツフアにデー
タの「かたまり」の最後のデータを書み込む時、
当該書込み番地と同一の上記RAMの番地に所定
値のフラグを書き込むと共に、上記エラー・チエ
ツク回路によつて検出されたエラー有無情報及び
１個のデータの「かたまり」がデータ・バツフア
に書き込まれたことを示す情報を持つステータス
を上記FIFOメモリにシフト・インするための制
御を行い、 データ・バツフアからデータの「かたまり」を
読み出すとき、上記FIFOメモリから出力される
エラー有無情報がエラー有りを示している場合に
は、上記データ・バツフアからのデータの出力を
禁止し、上記RAMから所定値のフラグが読み出
されるまで上記リード・ポインタを進める制御を
行うよう構成されている ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明が適用される通信システムの１
例を示す図、第２図は第１図のデータ・バツフア
に関連せる部分の１例を示す図、第３図は第１図
のデータ・バツフアとFIFOメモリとの関係を示
す図である。
例を示す図、第２図は第１図のデータ・バツフア
に関連せる部分の１例を示す図、第３図は第１図
のデータ・バツフアとFIFOメモリとの関係を示
す図である。
第１図において、LANはローカル・エリア・
ネツトワーク、１はデータ・バツフア、２はアダ
プタ、３は中央処理装置、４はメモリをそれぞれ
示している。ローカル・エリア・ネツトワーク
LAN上にはパケツトが流れる。ローカル・エリ
ア・ネツトワークLANのデータ転送速度は、例
えば10Mビツト／Ｓである。パケツトは、フラ
グ、転送先アドレス、転送元アドレス、データ
部、フレーム・チエツク・シーケンス及びフラグ
等から構成されている。データ・バツフア１の中
にはローカル・エリア・ネツトワークから転送さ
れて来たパケツトが格納される。データ・バツフ
ア１は例えば８ビツト×16KWの大きさを持つ。
アダプタ２は通信制御用のチヤネル装置であつ
て、ローカル・エリア・ネツトワークLAN上に
流れているパケツトの転送先アドレスが自己を指
定していれば、これをデータ・バツフア１に書き
込み、しかる後にパケツトをデータ・バツフア１
から読み出してこれをメモリ４に書き込む。アダ
プタ２は例えばマイクロプロセツサ制御のもので
ある。
ネツトワーク、１はデータ・バツフア、２はアダ
プタ、３は中央処理装置、４はメモリをそれぞれ
示している。ローカル・エリア・ネツトワーク
LAN上にはパケツトが流れる。ローカル・エリ
ア・ネツトワークLANのデータ転送速度は、例
えば10Mビツト／Ｓである。パケツトは、フラ
グ、転送先アドレス、転送元アドレス、データ
部、フレーム・チエツク・シーケンス及びフラグ
等から構成されている。データ・バツフア１の中
にはローカル・エリア・ネツトワークから転送さ
れて来たパケツトが格納される。データ・バツフ
ア１は例えば８ビツト×16KWの大きさを持つ。
アダプタ２は通信制御用のチヤネル装置であつ
て、ローカル・エリア・ネツトワークLAN上に
流れているパケツトの転送先アドレスが自己を指
定していれば、これをデータ・バツフア１に書き
込み、しかる後にパケツトをデータ・バツフア１
から読み出してこれをメモリ４に書き込む。アダ
プタ２は例えばマイクロプロセツサ制御のもので
ある。
第２図は本発明によるデータ・バツフア及びそ
の関連部分の１例のブロツク図である。第２図に
おいて、５はライト・ポインタ、６はリード・ポ
インタ、７はマルチプレクサ、８はドライバ、９
はドライバ、９Ｒもドライバ、１０は１ビツト×
16KWのRAM、１１はエラー・チエツク回路、
１２はFIFOメモリをそれぞれ示している。
の関連部分の１例のブロツク図である。第２図に
おいて、５はライト・ポインタ、６はリード・ポ
インタ、７はマルチプレクサ、８はドライバ、９
はドライバ、９Ｒもドライバ、１０は１ビツト×
16KWのRAM、１１はエラー・チエツク回路、
１２はFIFOメモリをそれぞれ示している。
ライト・ポインタ５は14ビツト構成のものであ
つて、ライトすべき番地を示している。リード・
ポインタ６も14ビツト構成であり、これはデータ
をリードすべき番地を示している。ドライバ８は
ライト・データをドライブするものであり、ドラ
イバ９はリード・データをドライブするものであ
る。RAM１０の第ｉ番地はデータ・バツフア１
の第ｉ番地に対応しており、RAM１０の第ｉ番
地のフラグが論理「１」であれば、データ・バツ
フア１の第ｉ番地のデータがパケツトの最後のデ
ータであることを示している。エラー・チエツク
回路１１は、CRC（FCSと同義）等の冗長ビツト
を用いてエラー・チエツクを行うものである。
FIFOメモリ１２に書き込まれるステータスは、
４ビツト構成であり、ビツト０はパケツトの終り
を示すEND信号に割当てられ、ビツト１がエラ
ー有無情報に割当てられている。FIFOメモリの
先頭のステータスのビツト０が「１」であれば信
号OUT・RDYが論理「１」となり、先頭ステー
タスのビツト１が「１」であればエラー信号が論
理「１」となる。「１」の信号OUT・RDYはメ
モリ４へ転送すべきパケツトがデータ・バツフア
１に存在していることを示しており、「１」のエ
ラー信号はデータ・バツフア１に格納されている
対応するパケツトにエラーが存在することを示し
ている。なお、ライト・ポインタ５の内容に＋１
したものがリード・ポインタ６の内容と等しくな
つたときには、ライト・ポインタのインクリメン
トは禁止される。
つて、ライトすべき番地を示している。リード・
ポインタ６も14ビツト構成であり、これはデータ
をリードすべき番地を示している。ドライバ８は
ライト・データをドライブするものであり、ドラ
イバ９はリード・データをドライブするものであ
る。RAM１０の第ｉ番地はデータ・バツフア１
の第ｉ番地に対応しており、RAM１０の第ｉ番
地のフラグが論理「１」であれば、データ・バツ
フア１の第ｉ番地のデータがパケツトの最後のデ
ータであることを示している。エラー・チエツク
回路１１は、CRC（FCSと同義）等の冗長ビツト
を用いてエラー・チエツクを行うものである。
FIFOメモリ１２に書き込まれるステータスは、
４ビツト構成であり、ビツト０はパケツトの終り
を示すEND信号に割当てられ、ビツト１がエラ
ー有無情報に割当てられている。FIFOメモリの
先頭のステータスのビツト０が「１」であれば信
号OUT・RDYが論理「１」となり、先頭ステー
タスのビツト１が「１」であればエラー信号が論
理「１」となる。「１」の信号OUT・RDYはメ
モリ４へ転送すべきパケツトがデータ・バツフア
１に存在していることを示しており、「１」のエ
ラー信号はデータ・バツフア１に格納されている
対応するパケツトにエラーが存在することを示し
ている。なお、ライト・ポインタ５の内容に＋１
したものがリード・ポインタ６の内容と等しくな
つたときには、ライト・ポインタのインクリメン
トは禁止される。
次に、第２図の実施例の動作を説明する。パス
０からのライト・データはドライバ８を通り、デ
ータ・バツフア１内におけるライト・ポインタ５
で指示される番地に格納され、これと同時にエラ
ー・チエツク回路１１でデータのエラー・チエツ
クがなされる。１個のパケツトをデータ・バツフ
ア１に格納し終わると、END信号が「１」とな
り、パケツトの最後のデータが書き込まれたデー
タ・バツフア番地とRAM１０の同じ番地に
「１」のフラグが書き込まれる。これと同時に、
ビツト０が「１」、ビツト１がエラー有無を示す
値を持つステータスがFIFOメモリ１２にシフ
ト・インされる。
０からのライト・データはドライバ８を通り、デ
ータ・バツフア１内におけるライト・ポインタ５
で指示される番地に格納され、これと同時にエラ
ー・チエツク回路１１でデータのエラー・チエツ
クがなされる。１個のパケツトをデータ・バツフ
ア１に格納し終わると、END信号が「１」とな
り、パケツトの最後のデータが書き込まれたデー
タ・バツフア番地とRAM１０の同じ番地に
「１」のフラグが書き込まれる。これと同時に、
ビツト０が「１」、ビツト１がエラー有無を示す
値を持つステータスがFIFOメモリ１２にシフ
ト・インされる。
FIFOメモリ１２から出力される信号OUT・
RDY信号が「１」になると、リード・ポインタ
６で示される番地からデータが順番に読み出さ
れ、パケツトを分離している「１」のフラグがあ
る番地までデータをパス１を介してメモリ４に転
送し終えると、FIFOメモリ１２を１ステータス
だけシフト・アウトする。こうすることなよつ
て、データ・バツフア１内のデータとFIFOメモ
リ１２内のステータスを常に一致させることが出
来る。FIFOメモリ１２から出力されるエラー信
号が「１」であると、リード・データはドライバ
９を介して出力されずに、RAM１０からのデー
タのみがドライバ９Ｒを介して出力される。
RAM１０から「１」ののフラグが読み出される
と、リード・ポインタ１１はカウント・アツプを
停止する。その時のリード・ポインタ６の値はデ
ータ・バツフア１内に格納されているパケツトの
先頭番地を示している。この動作後、FIFOメモ
リは１ステータスだけシフトする。
RDY信号が「１」になると、リード・ポインタ
６で示される番地からデータが順番に読み出さ
れ、パケツトを分離している「１」のフラグがあ
る番地までデータをパス１を介してメモリ４に転
送し終えると、FIFOメモリ１２を１ステータス
だけシフト・アウトする。こうすることなよつ
て、データ・バツフア１内のデータとFIFOメモ
リ１２内のステータスを常に一致させることが出
来る。FIFOメモリ１２から出力されるエラー信
号が「１」であると、リード・データはドライバ
９を介して出力されずに、RAM１０からのデー
タのみがドライバ９Ｒを介して出力される。
RAM１０から「１」ののフラグが読み出される
と、リード・ポインタ１１はカウント・アツプを
停止する。その時のリード・ポインタ６の値はデ
ータ・バツフア１内に格納されているパケツトの
先頭番地を示している。この動作後、FIFOメモ
リは１ステータスだけシフトする。
第３図はデータ・バツフアとFIFOメモリとの
関係を示す図である。データ・バツフア１２にデ
ータの「かたまり１」ないし「かたまり４」が格
納されると、FIFOメモリ１２にエラー情報（ス
テータスと同じ）１ないしエラー情報４が格納さ
れる。エラー情報１はFIFOメモリ１２の先頭位
置にあり、エラー情報４は末尾の位置にある。
関係を示す図である。データ・バツフア１２にデ
ータの「かたまり１」ないし「かたまり４」が格
納されると、FIFOメモリ１２にエラー情報（ス
テータスと同じ）１ないしエラー情報４が格納さ
れる。エラー情報１はFIFOメモリ１２の先頭位
置にあり、エラー情報４は末尾の位置にある。
以上の説明から明らかなように、本発明によれ
ば、データの「かたまり」の終りが格納されたデ
ータ・バツフアの番地と同一のRAMの番地に所
定値のフラグを書き込むようにしたので、デー
タ・バツフアに格納されている「かたまり」の集
まりの中から１個の「かたまり」を簡単に取り出
すことが出来る。また、１個のデータの「かたま
り」をデータバツフアに書き込む毎に「かたま
り」が格納されたことを示す情報及びその「かた
まり」にエラーがあつたか否かを示す情報を持つ
ステータスをFIFOメモリに格納するのでデー
タ・バツフアに格納されている「かたまり」のう
ち何れの「かたまり」にエラーがあるかを簡単に
知ることができ、エラーのある「かたまり」を転
送先に送らないようにする処理を簡単に行うこと
が出来る。
ば、データの「かたまり」の終りが格納されたデ
ータ・バツフアの番地と同一のRAMの番地に所
定値のフラグを書き込むようにしたので、デー
タ・バツフアに格納されている「かたまり」の集
まりの中から１個の「かたまり」を簡単に取り出
すことが出来る。また、１個のデータの「かたま
り」をデータバツフアに書き込む毎に「かたま
り」が格納されたことを示す情報及びその「かた
まり」にエラーがあつたか否かを示す情報を持つ
ステータスをFIFOメモリに格納するのでデー
タ・バツフアに格納されている「かたまり」のう
ち何れの「かたまり」にエラーがあるかを簡単に
知ることができ、エラーのある「かたまり」を転
送先に送らないようにする処理を簡単に行うこと
が出来る。
第１図は本発明が適用される通信システムの１
例を示す図、第２図は第１図のデータ・バツフア
に関連せる部分の１例を示す図、第３図は第２図
おデータ・バツフアとFIFOメモリとの関係を示
す図である。 LAN……ローカル・エリア・ネツトワーク、
１……データ・バツフア、２……アダプタ、３…
…中央処理装置、４……メモリ、５……ライト・
ポインタ、６……リード・ポインタ、７……マル
チプレクサ、８……ドライバ、９……ドライバ、
１０……１ビツト×16KWのRAM、１１……エ
ラー・チエツク回路、１２……FIFOメモリ。
例を示す図、第２図は第１図のデータ・バツフア
に関連せる部分の１例を示す図、第３図は第２図
おデータ・バツフアとFIFOメモリとの関係を示
す図である。 LAN……ローカル・エリア・ネツトワーク、
１……データ・バツフア、２……アダプタ、３…
…中央処理装置、４……メモリ、５……ライト・
ポインタ、６……リード・ポインタ、７……マル
チプレクサ、８……ドライバ、９……ドライバ、
１０……１ビツト×16KWのRAM、１１……エ
ラー・チエツク回路、１２……FIFOメモリ。
Claims (1)
- 【特許請求の範囲】 １ ２個の転送パス間にデータ・バツフアと当該
データ・バツフアに対するデータの読出し・書込
みを制御するアダプタとを具備する通信システム
におけるバツフア制御方式であつて、 データの書込み番地を示すライト・ポインタ
と、 データの読出し番地を示すリード・ポインタ
と、 上記データ・バツフアと同一のアドレス空間を
持つRAMと、 上記データ・バツフアにデータの「かたまり」
を格納する際に当該「かたまり」のエラー・チエ
ツクを行うエラー・チエツク回路と、 FIFOメモリと を具備し、且つ 上記アダプタは、上記データ・バツフアにデー
タの「かたまり」の最後のデータを書き込む時、
当該書込み番地と同一の上記RAMの番地に所定
値のフラグを書き込むと共に、上記エラー・チエ
ツク回路によつて検出されたエラー有無情報及び
１個のデータの「かたまり」がデータ・バツフア
に書き込まれたことを示す情報を持つステータス
を上記FIFOメモリにシフト・インするための制
御を行い、 データ・バツフアからデータの「かたまり」を
読み出すとき、上記FIFOメモリから出力される
エラー有無情報がエラー有りを示している場合に
は、上記データ・バツフアからのデータの出力を
禁止し、上記RAMから所定値のフラグが読み出
されるまで上記リード・ポインタを進める制御を
行うよう構成されている ことを特徴とするバツフア制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182406A JPS6160125A (ja) | 1984-08-31 | 1984-08-31 | バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182406A JPS6160125A (ja) | 1984-08-31 | 1984-08-31 | バツフア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6160125A JPS6160125A (ja) | 1986-03-27 |
| JPH0325808B2 true JPH0325808B2 (ja) | 1991-04-09 |
Family
ID=16117743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182406A Granted JPS6160125A (ja) | 1984-08-31 | 1984-08-31 | バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160125A (ja) |
-
1984
- 1984-08-31 JP JP59182406A patent/JPS6160125A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6160125A (ja) | 1986-03-27 |
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