JP4479064B2 - 情報入出力装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、外部インターフェースと情報処理装置との間のパケットの入出力を行う情報入出力装置に関するものである。
【0002】
【従来の技術】
従来、外部インターフェースとしてのIEEE1394規格のインターフェース(以下、1394インターフェースという。)から所定の信号処理を行う情報処理システム(以下、システムという。)へのパケットの入出力が行われていた。システム側から1394インターフェース上にパケットを出力する場合、システム側から出力されるパケットのタイミングと、1394インターフェース上に出力するパケットのタイミングとが異なっている場合が考えられる。
【0003】
また、逆に、1394インターフェース側からシステム側へパケットを入力する場合、1394インターフェース側から入力されるパケットのタイミングとシステム側へ入力するパケットのタイミングが異なっている場合が考えられる。
【0004】
このような場合を考慮して、システムと外部インターフェースとの間にFIFO(First In First Out memory)を用いてタイミングを制御するのが一般的であった。
【0005】
このFIFOの制御では、異なるタイミングの入出力系である1394インターフェース側とシステム側との間に、固定長のパケットの入出力のみを扱うFIFOを一段配置し、このFIFOの入出力のタイミングのみをマイクロコンピュータ(以下、マイコンという。)やハードウェアを用いて制御していた。
【0006】
【発明が解決しようとする課題】
上述した従来のFIFOの制御では、パケットの大きさが固定長の場合であり、パケットの大きさが決まっているため、固定長ずつパケット毎にハードウエア回路を用いて1394インターフェース上やシステム上に出力することが可能であった。
【0007】
しかし、元々入力されるパケットが可変長の場合は、FIFOから読み出す際にパケットの区切り目を見つけて、パケット毎に1394インターフェース上やシステム上に出力するために、マイコンやハードウエア回路においてパケットのデータを解析するなどして、パケットの区切り目を探す処理が余計に必要であり、このための処理が煩雑であるという不都合があった(特開平6−243672、特開平8−305220、特開平11−98098号公報参照)。
【0008】
そこで、本発明は、かかる点に鑑みてなされたものであり、可変長のパケットに対しても容易に入出力が行える情報入出力装置を提供することを課題とする。
【0009】
【課題を解決するための手段】
本発明の情報入出力装置は、一方の側と他方の側との間のパケットの入出力を行う情報入出力装置において、適用される。
【0010】
特に、本発明の情報入出力装置は、一方の側に設けられ、一方の側から入力されるパケットまたは他方の側から入力される所定の調整パケットを格納する第1の記憶領域と、第1の記憶領域とは別の、上記第1の記憶領域内の対応するデータがパケットの先頭かパケットの途中かパケットの最後かを示すパケットの区切り目情報を格納する第2の記憶領域とを有する第1の記憶手段と、他方の側に設けられ、一方の側から入力された調整パケットまたは他方の側から入力されるパケットを格納する第3の記憶領域と、第3の記憶領域とは別の、第3の記憶領域内の対応するデータがパケットの先頭かパケットの途中かパケットの最後かを示すパケットの区切り目情報を格納する第4の記憶領域とを有する第2の記憶手段と、第1の記憶手段または第2の記憶手段に記憶されたパケットを読み出して必要に応じてパケットの大きさを調整して調整パケットを生成して、調整パケットを第2の記憶手段または第1の記憶手段に書き込む制御手段と、調整パケットの区切り目情報に基づいて、第2の記憶手段または第1の記憶手段から調整パケットを読み出して他方の側または一方の側に出力する読み出し手段とを備え、制御手段は、第1の記憶手段の第2の記憶領域または第2の記憶手段の第4の記憶領域を参照することにより、次に読み出すデータがパケットの先頭か、途中か、終端かを予め認識した後に、第1の記憶手段の第1の記憶領域または第2の記憶手段の第3の記憶領域から次のデータを読み出すものである。
【0011】
従って本発明によれば、以下の作用をする。第1の記憶手段の第1の記憶領域は一方の側から入力されるパケットを格納する。第2の記憶領域は、第1の記憶領域内の対応するデータがパケットの先頭かパケットの途中かパケットの最後かを示すパケットの区切り目情報を格納する。
【0012】
第2の記憶手段の第3の記憶領域は制御手段により加工された調整パケットを格納する。第4の記憶領域は、第3の記憶領域内の対応するデータがパケットの先頭かパケットの途中かパケットの最後かを示すパケットの区切り目情報を格納する。
【0013】
また、制御手段は、第1の記憶手段の第1の記憶領域に記憶されたパケットを読み出してパケットの大きさを調整して調整パケットを生成して、または記憶されたパケットをそのまま読み出して、調整パケットまたはそのまま読み出されたパケットを第2の記憶手段の第3の記憶領域に書き込むと共に、第2の記憶領域に記憶されたパケットの区切り目情報を読み出してパケット区切り目情報を生成して、パケット区切り目情報を第4の記憶領域に書き込む。その際、第1の記憶手段の第2の記憶領域または第2の記憶手段の第4の記憶領域を参照することにより、次に読み出すデータがパケットの先頭か、途中か、終端かを予め認識した後に、第1の記憶手段の第1の記憶領域または第2の記憶手段の第3の記憶領域から次のデータを読み出す。
【0014】
このように入力側と出力側にそれぞれ第1の記憶手段および第2の記憶手段を用意して、制御手段によるデータ転送を用いて、パケットを入力側から出力側に転送する。
【0015】
そして、読み出し手段が調整パケットの区切り目情報に基づいて、第2の記憶手段から調整パケットを読み出して他方の側に出力する。なお、入力と出力が切り替えられた場合、他方の側が入力側となり、一方の側が出力側となる。
【0016】
【発明の実施の形態】
本実施の形態の情報入出力装置は、パケットを格納するFIFOの領域とは別に、パケットの区切り目情報を格納する領域を保つことにより、マイコンなどを用いてパケットを加工して、パケットの大きさが変わっても、区切り目情報に基づいてFIFOから1パケットずつ取り出すものである。
【0017】
以下に、本実施の形態の情報入出力装置について説明する。
図1は、本実施の形態の情報入出力装置が適用されるシステムの構成を示す図である。図1に示すシステムは、図中右方向の矢印はシステム側から入力されたパケットをマイコンで加工して1394インターフェース上に送信する場合を示している。逆に、図中左方向の矢印は1394インターフェース側から受信されたパケットをマイコンで加工してシステム側に供給する場合を示している。ここでは、まず前者の第1の実施の形態について説明する。なお、図1ではFIFOの数は1394インターフェース側に2つ、システム側に1つ設ける例を示す。
【0018】
図1において、システム側からシステムのタイミングで入力されたパケット(データのみ)に、マイコンにより1394ヘッダーを付加し、1394インターフェース上に送信する場合を説明する。
【0019】
本実施の形態の情報入出力装置は、システム側に設けられ、システム側から入力されるパケットを格納する入力側FIFO1と、パケットの区切り目情報を格納するパケット区切り目情報格納用領域2とを有して構成される。
【0020】
また、本実施の形態の情報入出力装置は、1394インターフェース側に設けられ、後述するマイコンにより加工された調整パケットを格納する出力側FIFO3と、パケットの区切り目情報を格納するパケット区切り目情報格納用領域4とを有して構成される。
【0021】
パケット区切り目情報格納用領域4は、出力側FIFO3内の対応するデータが、パケットの先頭かパケットの途中か、パケットの最後かを示すパケットの区切り情報を格納するための領域である。
【0022】
また、本実施の形態の情報入出力装置は、1394インターフェース側に設けられ、後述するマイコンにより加工された調整パケットを格納する出力側FIFO5と、パケットの区切り目情報を格納するパケット区切り目情報格納用領域6とを有して構成される。
【0023】
パケット区切り目情報格納用領域4、6は、出力側FIFO3、5内の対応するデータが、パケットの先頭かパケットの途中か、パケットの最後かを示すパケットの区切り情報を格納するための領域である。
【0024】
また、本実施の形態の情報入出力装置は、入力側FIFO1に記憶されたパケットを読み出してパケットの大きさを調整して調整パケットを生成して、調整パケットを出力側FIFO3及び/または出力側FIFO5に書き込むと共に、パケット区切り目情報格納用領域2に記憶されたパケットの区切り目情報を読み出して調整パケット区切り目情報を生成して、調整パケット区切り目情報をパケット区切り目情報格納用領域4及び/またはパケット区切り目情報格納用領域6に書き込むマイコン7とを有して構成される。
【0025】
また、本実施の形態の情報入出力装置は、調整パケットの区切り目情報に基づいて、出力側FIFO3及びまたは出力側FIFO5から調整パケットを読み出して1394インターフェース側に出力するパケット区切り情報読み出し回路8及び/またはパケット区切り情報読み出し回路9とを有して構成される。
【0026】
このように構成された本実施の形態の情報入出力装置は、以下のような動作をする。
【0027】
入力側FIFO1はシステム側から入力されるパケットを格納する。パケット区切り目情報格納用領域2はパケットの区切り目情報を格納する。
【0028】
システム側からパケットが入力側FIFO1に入ってきた時点で、パケットの先頭部分にはパケットの先頭を示す印と、パケットの終端を示す印とが自動的につけられて、この情報がパケット区切り目情報格納用領域2に格納される。なお、パケットの途中には印は付けない。
【0029】
図3Aに、システム側から入力されて、入力側FIFOに格納されたパケットの様子を示す。図3Aにおいて、パケット区切り情報41として示す矢印42、43、44、45、46、47がパケット区切り目情報格納用領域2に格納されている各パケット48、49、50、51、52の区切りを示す印である。
【0030】
図3Aにおいて、パケットの先頭を示す印と終端を示す印は同一のものとして示しているが、これに限らずパケットの先頭を示す印と終端を示す印を区別しても良い。このようにパケットの先頭、途中、終端の各印の付け方には、種々の方法が考えられるが、パケットの区切りが分かればどの様な方法でも良い。
【0031】
出力側FIFO3は後述するマイコンにより加工された調整パケットを格納する。パケット区切り目情報格納用領域4はパケットの区切り目情報を格納する。
【0032】
また、出力側FIFO5は後述するマイコンにより加工された調整パケットを格納する。パケット区切り目情報格納用領域6はパケットの区切り目情報を格納する。
【0033】
また、マイコン7は、入力側FIFO1に記憶されたパケットを読み出してパケットの大きさを調整して調整パケットを生成して、または記憶されたパケットをそのまま読み出して、調整パケットまたはそのまま読み出されたパケットを出力側FIFO3及び/または出力側FIFO5に書き込むと共に、パケット区切り目情報格納用領域2に記憶されたパケットの区切り目情報を読み出して調整パケット区切り目情報を生成して、調整パケット区切り目情報をパケット区切り目情報格納用領域4及び/またはパケット区切り目情報格納領域6に書き込む。また、入力側FIFO1から読み出されたパケットのデータをマイコン7で確認してから、またはDMA転送を用いて確認せずにそのまま出力側FIFO3及び/または出力側FIFO5に書き込んでもよい。
【0034】
また、図3Bに、マイコン7によりパケットが加工されて調整パケット67、68、69、70として、出力側FIFO3及び/または出力側FIFO5に格納されたパケットの様子を示す。図3Bにおいて、パケット区切り情報61として示す矢印62、63、64、65、66がパケット区切り目情報格納用領域4及び/またはパケット区切り目情報格納領域6に格納されている各調整パケット67、68、69、70の区切りを示す印である。調整パケットの内容については後述する。
【0035】
このように入力側と出力側にそれぞれFIFOを用意して、マイコン7によるデータ転送と、この他にDMA(Direct Memory Access)転送を用いて、パケットを入力側FIFO1から出力側FIFO3及び/または出力側FIFO5に転送する。
【0036】
そして、パケット区切り情報読み出し回路8、9が調整パケットの区切り目情報に基づいて、出力側FIFO3及び/または出力側FIFO5から調整パケットを読み出して1394インターフェース側に出力する。
【0037】
なお、図1においては、2つの出力用FIFO3、5を設けた例を示しているが、これに限らず入力用FIFO1および出力用FIFO3、5を共に複数設けるようにしても良い。また、いずれの側も任意の数のFIFOを選ぶことができ、これにより、パケットの種類に応じて、各FIFOにパケットを振り分けることができる。また、いずれの側にも1つずつFIFOを設けるようにしてもよい。
【0038】
次に、マイコン7が行うことのできる処理について説明する。
まず、第1に、マイコン7は、任意の入力側FIFO1のデータの読み出しを行う。ここでは、データの読み出し単位は1quadlet(4バイト)毎としたが、これに限るものではない。
【0039】
第2に、任意の入力側FIFO1の区切り情報格納領域2を参照することにより、次に読み出すデータがパケットの先頭か、途中か、終端かを認識する。
【0040】
第3に、任意の入力側FIFO1からのデータの読み出し、または任意のデータの任意の出力側FIFO3及び/または出力側FIFO5への書き込みを行い、また、そのデータの任意の区切り情報のパケット区切り目情報格納用領域4及び/またはパケット区切り目情報格納用領域6への書き込みを行う。
【0041】
次に、DMA転送を用いて行うことのできる処理について説明する。なお、以下の処理は、図示しないDAMコントローラが行う処理である。
【0042】
第1に、任意の入力側FIFO1のデータを、任意の転送量で任意の出力側FIFO3及び/または出力側FIFO5に転送する。
【0043】
また、転送時に指定できるオプション機能として、以下の処理を組み合わせることができる。
【0044】
第2に、DMA転送した一番はじめのデータに出力側FIFO3及び/または出力側FIFO5で先頭パケット情報を付加する。
【0045】
第3に、DMA転送した一番最後のデータに出力側FIFO3及び/または出力側FIFO5で終端パケット情報を付加する。
【0046】
第4に、入力側FIFO1のパケット区切り情報をデータと共に出力側FIFO3及び/または出力側FIFO5にそのままコピーする。
【0047】
第5に、入力側FIFO1の1パケットよりも大きい転送量を設定し、パケットの終端が来たら、それ以降、設定した転送量になるまで、任意のデータを挿入する。この処理により、可変長のパケットも固定長とすることができる。
【0048】
第6に、入力側FIFO1の1パケットよりも大きい転送量を指定し、パケットの終端が来たら、DMA転送を停止する。また、パケットの終端が来たら、DMA転送を終了しないモード時は、1パケットよりも大きい転送量を設定することで、複数パケットをまとめてDMA転送することができる。そのとき、出力側FIFOに書き込む区切り目情報を、例えば、まとめて転送したパケットの先頭及び/または終端のみにつけるかまたは転送元FIFOのパケット区切り目情報をそのままコピーするなどして、制御することにより、まとめて転送したパケットを一つのパケットとして扱うか、分割して扱うかを決めることができる。
【0049】
第7に、区切り情報格納領域2の情報を参照することにより、次に読み出すデータがパケットの先頭か、途中か、終端かを認識する。
【0050】
上述したようなマイコン7によるデータ転送とDMA転送とを組み合わせて実行することにより、例えば図2に示すようにパケットを加工することができる。
【0051】
図2は、パケットの加工例を示す図である。
図2Aにおいて、マイコンおよびDMAコントローラに入力されたパケット20は、パケット区切り情報21で示すように矢印22、23で区切られていて、マイコン7で入力側FIFO1から読み出されたマイコン読み出しデータ24と、DMA転送時に図示しないDMAコントローラで入力側FIFO1から読み出されたDMA読み出しデータ25とを有して構成されている。
【0052】
そこで、マイコン7は、出力側FIFO3及び/または出力側FIFO5にパケットのヘッダー34を書き込む。図2Bにおいて、マイコンおよびDMAコントローラから出力される調整パケット38を示すパケット30は、パケット区切り情報31で示すように矢印32、33で区切られていて、マイコン7により付加されたマイコン付加データ34と、マイコン読み出しデータ24がマイコン7により置換されたマイコン置換データ35と、DMA転送時に図示しないDMAコントローラによりDMA読み出しデータ25が読み出されて転送されたDMA転送データ36と、DMA転送時に図示しないDMAコントローラにより付加されたDMA転送任意付加データ37とを有して構成されている。
【0053】
すなわち、マイコン7は出力の際に、一番先頭のデータにパケット先頭情報としてマイコン付加データ34を付加する。これは、上述した第3のマイコンの処理を用いている。
【0054】
次に、入力側FIFO1の初めの例えば4バイト(これに限らないが、ここでは例えば4バイトとした。)をマイコン7で読み出し、ある値に変更し、このマイコン置換データ35を出力側FIFO3及び/または出力側FIFO5に書き込む。これは、上述した第1および第3のマイコンの処理を用いている。
【0055】
そして、入力側FIFO1に残っている残りのデータを図示しないDMAコントローラがDMA転送する。その際、1パケットより大きい転送量を指定し、パケットの終端情報が来たら、DMA転送を止めるモードと、所定の転送量に達するまで任意のデータを挿入するモードと、DMA転送の最後に区切り情報を入れるモードとを切り替えるスイッチとして、例えば、ICのコントロールビットを立てておくようにする。これにより、DMA転送データ36が、入力側から出力側にDMA転送され、その後に、任意のデータがDMA転送任意付加データ37として付加される。
【0056】
このようにして入力側FIFO1の1パケットに対して上述した動作を繰り返して、出力側FIFO3及び/または出力側FIFO5にパケットを転送した際のパケットの加工例を図3Bに示す。図3Aに示す入力側FIFO40において、3パケットに1つの割合で比較的短いパケット49、52がシステム側から入ってきている。
【0057】
これに対して、図3Bに示す出力側FIFO60において、DMA転送後には比較的長いDMA転送任意付加データ64dの挿入により、出力側FIFO3及び/または出力側FIFO5では同じ大きさのパケットになっている。また、この短いパケット49、52のDMA転送時には、マイコンで置換する必要のないデータなので置換していない。
【0058】
なお、調整パケット67は、マイコン付加データ62aと、マイコン置換データ62bと、DMA転送データ62cと、DMA転送任意付加データ62dとを有している。調整パケット68は、マイコン付加データ63aと、マイコン置換データ63bと、DMA転送データ63cと、DMA転送任意付加データ63dとを有している。調整パケット69は、マイコン付加データ64aと、DMA転送データ64cと、DMA転送任意付加データ64dとを有している。調整パケット70は、マイコン付加データ65aと、マイコン置換データ65bと、DMA転送データ65cと、DMA転送任意付加データ65dとを有している。
【0059】
例えば、上述したように、マイコン7によるデータ転送と図示しないDMAコントローラによるDMA転送とを組み合わせてパケットを加工することが可能である。これらは、一例であり、上述した処理を組み合わせて、様々にパケットを加工することが可能である。
【0060】
また、パケットが加工されてパケットの大きさが変化しても、出力側FIFO3及び/または出力側FIFO5のパケット区切り情報格納用領域4及び/またはパケット区切り情報格納用領域6にパケット区切り情報が格納されているので、図1に示したパケット区切り情報読み出し回路8及び/またはパケット区切り情報読み出し回路9を用いて、この区切り情報を基にして、1パケット毎に1394インターフェースのタイミングで出力することが可能となる。
【0061】
また、図1の8、9、10で示したパケット区切り情報読み出し回路の機能として、上記に加えて、以下のものがある。システム側には、システムでパケットを処理するタイミングがある。そのため、そのタイミングで、パケットをシステム側に入力しなければならない。そのタイミングは、ポートからの入力などの、何らかの方法で読み出し回路は知ることができる。
【0062】
また、1394インターフェース側にも、パケットを出力してよいタイミングと、出力してはいけないタイミングがある。これも、1394フォーマット上のサイクルスタート(Cycle Start)パケットの情報や、バス上の信号を見るなどの何らかの方法で、読み出し回路は、知ることができる。
【0063】
次に、図中左方向の矢印で示す1394インターフェース側から受信されたパケットをマイコンで加工してシステム側に供給する場合の第2の実施の形態を説明する。
【0064】
この場合、図1に示した1394インターフェース側のパケット区切り情報読み出し回路8、9をこれに替えて、システム側の点線で示したパケット区切り情報読み出し回路10を用いて逆方向のパケットの流れに対する処理を行う。
【0065】
ここで、1394インターフェース側からの入力時に、例えばスイッチ等によりパケット区切り情報読み出し回路8、9を無効にしてパケットを通過させて、スイッチ等によりパケット区切り情報読み出し回路10を有効にしてパケットを処理する。なお、1394インターフェース側への出力時には、同様にして、パケット区切り情報読み出し回路10を無効にして、パケット区切り情報読み出し回路8,9を有効にする。
【0066】
これにより、1394インターフェースから入力されたパケットを出力側FIFO3及び/または出力側FIFO5に格納し、出力側FIFO3及び/または出力側FIFO5のパケット区切り情報格納用領域4及び/またはパケット区切り情報格納用領域6にパケット区切り情報を格納し、マイコン7およびDMA転送を用いてパケットを加工して調整パケットを生成して、調整パケットを入力側FIFO1に格納し、入力側FIFO1のパケット区切り情報格納用領域2にパケット区切り情報を格納し、パケット区切り情報読み出し回路10を用いて、この区切り情報を基にして、1パケット毎にシステムのタイミングで出力することが可能となる。
【0067】
【発明の効果】
この発明の情報入出力装置は、一方の側に設けられ、一方の側から入力されるパケットまたは他方の側から入力される所定の調整パケットを格納する第1の記憶領域と、第1の記憶領域とは別の、上記第1の記憶領域内の対応するデータがパケットの先頭かパケットの途中かパケットの最後かを示すパケットの区切り目情報を格納する第2の記憶領域とを有する第1の記憶手段と、他方の側に設けられ、一方の側から入力された調整パケットまたは他方の側から入力されるパケットを格納する第3の記憶領域と、第3の記憶領域とは別の、第3の記憶領域内の対応するデータがパケットの先頭かパケットの途中かパケットの最後かを示すパケットの区切り目情報を格納する第4の記憶領域とを有する第2の記憶手段と、第1の記憶手段または第2の記憶手段に記憶されたパケットを読み出して必要に応じてパケットの大きさを調整して調整パケットを生成して、調整パケットを第2の記憶手段または第1の記憶手段に書き込む制御手段と、調整パケットの区切り目情報に基づいて、第2の記憶手段または第1の記憶手段から調整パケットを読み出して他方の側または一方の側に出力する読み出し手段とを備え、制御手段は、第1の記憶手段の第2の記憶領域または第2の記憶手段の第4の記憶領域を参照することにより、次に読み出すデータがパケットの先頭か、途中か、終端かを予め認識した後に、第1の記憶手段の第1の記憶領域または第2の記憶手段の第3の記憶領域から次のデータを読み出すので、一方の側または他方の側から入力されたパケットを、加工せずにそのまま、または不要な例えばヘッダーなどを削除して、制御手段により必要に応じて加工してパケットの大きさを調整しても、パケットの区切り目情報を用いてパケット毎に一方の側または他方の側に出力することができるという効果を奏するとともに、パケットの中身を見ることなく、次に読み出されるパケットのデータがパケットの先頭か途中か終端かを知ることができるという効果を奏する。
【0068】
また、この発明の情報入出力装置は、上述において、読み出し手段は、調整パケットの区切り目情報に基づいて、第2の記憶手段または第1の記憶手段から、他方の側に他方の側のタイミングで、または一方の側に一方の側のタイミングで、調整パケットを読み出して出力するので、パケットの区切り目情報を元に、出力側のタイミングで自動的にパケットを読み出すことができるという効果を奏する。
【0071】
また、この発明の情報入出力装置は、上述において、制御手段は、DMA転送を用いて、第1の記憶手段または第2の記憶手段からパケットを読み出し、第2の記憶手段または第1の記憶手段に調整パケットを書き込むので、高速にパケットの転送をすることができるという効果を奏する。
【0072】
また、この発明の情報入出力装置は、上述において、DMA転送で、転送先の第2の記憶手段または第1の記憶手段でDMA転送の一番最初のパケットに先頭の区切り目情報をつけるか、DMA転送の一番最後のパケットに終端の区切り目情報をつけるか、または転送元の第1の記憶手段または第2の記憶手段の区切り目情報をパケットと共にそのまま転送先にDMA転送するか、それらの任意の組み合わせか、または区切れ目情報はDMA転送に含めないかを任意に選択するので、必要に応じて、例えばシステム側に都合のよいように、パケットを加工して転送することができるという効果を奏する。
【0073】
また、この発明の情報入出力装置は、上述において、DMA転送前に、次にDMA転送するパケットの区切り目情報を転送元の第1の記憶手段または上記第2の記憶手段から読み出すので、パケットの記憶領域とは別に設けられたパケットの区切り目情報の記憶領域から、パケット区切り目情報を転送前に先読みすることができるという効果を奏する。
【0074】
また、この発明の情報入出力装置は、上述において、DMA転送で、転送元の第1の記憶手段または第2の記憶手段から読み出した複数のパケットまたは一つのパケットを、転送先の第2の記憶手段または第1の記憶手段に一つにまとめてまたは一つずつDMA転送する際に、パケットの区切り目情報も同時に転送するので、1パケットより大きい大きさの転送量を設定して、パケットの区切り目情報が来てもDMA転送を終了しないモードで、転送すると、複数のパケットを1回のDMA転送で転送することができる。
さらに、複数パケットを1回のDMA転送で転送する際に、DMA転送の最初と最後にのみパケット区切り目情報を入れるモードにしておくと、1回の転送で転送した複数のパケットは、出力側FIFOで一つのパケットとして扱われ、読み出される。
また、区切り目情報コピーモードで複数のパケットを1回のDMA転送で転送した場合は、出力側FIFOでは、入力側FIFOと同じように複数のパケットとして、扱われ、読み出される。
このように、システム側の都合に合わせて様々なDMA転送を行うことができるという効果を奏する。
【0075】
また、この発明の情報入出力装置は、上述において、DMA転送中に、転送元の第1の記憶手段または第2の記憶手段から区切り目情報を読み出したらDMA転送の所定の転送量に達していなくてもDMA転送を止めるか否かを任意に選択でき、上記DMA転送を止める場合は、最後に転送したパケットの後ろに、所定の転送量に達するまで任意のデータを挿入してから止めるか、挿入しないで止めるかを任意に選択するので、パケットの終端情報が来たら、DMA転送を止めるモードと、所定の転送量に達するまで任意のデータを挿入するモードと、DMA転送の最後に区切り情報を入れるモードとをシステム側の都合に合わせて切り替えることができるという効果を奏する。
【0076】
また、この発明の情報入出力装置は、上述において、DMA転送中に、転送元の第1の記憶手段または第2の記憶手段から読み出すパケットが空状態になったとき、または転送先の第2の記憶手段または第1の記憶手段に書き込まれるパケットが満状態になったとき、DMA転送を待機するか、またはDMA転送を中止するかを任意に選択するので、システム側の都合に合わせてDMA転送の待機または中止の切り替えを行うことができるという効果を奏する。
【0077】
また、この発明の情報入出力装置は、上述において、一方の側は情報処理装置側であり、他方の側は外部インターフェース側であるので、例えば、1394インターフェースあるいは情報処理システム側から入力されたパケットを、制御手段により加工してパケットの大きさを調整してパケットの大きさを知らなくても、パケットの区切り目情報を用いてパケット毎に1394インターフェース側または情報処理システム側に出力して送信または情報処理することができるという効果を奏する。
【0078】
また、この発明の情報入出力装置は、上述において、制御手段は、DMA転送を用いて、第1の記憶手段または第2の記憶手段からパケットを読み出し、第2の記憶手段または第1の記憶手段に調整パケットをそのまま書き込むか、または、制御手段は、第1の記憶手段または第2の記憶手段に記憶されたパケットを読み出してパケットの大きさを調整して調整パケットを生成して、調整パケットを第2の記憶手段または第1の記憶手段に書き込むかを任意に選択するので、入出力側に入ってきたパケットをそのままコピーしたパケットと、パケットの大きさを加工したパケットとを、任意に組み合わせて、システム側の都合に合わせてパケットを出力側に出力することができるという効果を奏する。
【図面の簡単な説明】
【図1】本実施の形態の情報入出力装置の適用されるシステムの構成例の図である。
【図2】パケットの加工例を示す図であり、図3Aは入力されたパケットの例、図3Bは出力されるパケットの例である。
【図3】FIFO内のイメージを示す図であり、図3Aは入力側FIFOの例、図3Bは出力側FIFOの例である。
【符号の説明】
1……パケット入力側FIFO、2……パケット区切り情報格納用領域、3……パケット出力側FIFO、4……パケット区切り情報格納用領域、5……パケット出力側FIFO、6……パケット区切り情報格納用領域、7……マイコン、8……パケット区切り情報を元にパケット単位でパケットを読み出して出力側のタイミングでパケットを出力するパケット区切り情報読み出し回路、9……パケット区切り情報を元にパケット単位でパケットを読み出して出力側のタイミングでパケットを出力するパケット区切り情報読み出し回路、10……パケット区切り情報を元にパケット単位でパケットを読み出して出力側のタイミングでパケットを出力するパケット区切り情報読み出し回路、20……入力されたパケット、21,22,23……パケット区切り情報、24……マイコン読み出しデータ、25……DMA読み出しデータ、31,32,33……パケット区切り情報、34……マイコン付加データ、35……マイコン置換データ、36……DMA転送データ、37……DMA転送任意付加データ、38……調整パケット、
Claims (10)
- 一方の側と他方の側との間のパケットの入出力を行う情報入出力装置において、
上記一方の側に設けられ、上記一方の側から入力されるパケットまたは上記他方の側から入力される所定の調整パケットを格納する第1の記憶領域と、上記第1の記憶領域とは別の、上記第1の記憶領域内の対応するデータがパケットの先頭かパケットの途中かパケットの最後かを示すパケットの区切り目情報を格納する第2の記憶領域とを有する第1の記憶手段と、
上記他方の側に設けられ、上記一方の側から入力された上記調整パケットまたは上記他方の側から入力されるパケットを格納する第3の記憶領域と、上記第3の記憶領域とは別の、上記第3の記憶領域内の対応するデータがパケットの先頭かパケットの途中かパケットの最後かを示すパケットの区切り目情報を格納する第4の記憶領域とを有する第2の記憶手段と、
上記第1の記憶手段または上記第2の記憶手段に記憶された上記パケットを読み出して必要に応じて上記パケットの大きさを調整して上記調整パケットを生成して、上記調整パケットを上記第2の記憶手段または上記第1の記憶手段に書き込む制御手段と、
上記調整パケットの区切り目情報に基づいて、上記第2の記憶手段または上記第1の記憶手段から上記調整パケットを読み出して上記他方の側または上記一方の側に出力する読み出し手段と、を備え、
上記制御手段は、上記第1の記憶手段の上記第2の記憶領域または上記第2の記憶手段の上記第4の記憶領域を参照することにより、次に読み出すデータがパケットの先頭か、途中か、終端かを予め認識した後に、上記第1の記憶手段の上記第1の記憶領域または上記第2の記憶手段の上記第3の記憶領域から次のデータを読み出す
情報入出力装置。 - 請求項1記載の情報入出力装置において、
上記読み出し手段は、上記調整パケットの区切り目情報に基づいて、上記第2の記憶手段または上記第1の記憶手段から、上記他方の側に上記他方の側のタイミングで、または上記一方の側に上記一方の側のタイミングで、上記調整パケットを読み出して出力する
情報入出力装置。 - 請求項1記載の情報入出力装置において、
上記制御手段は、DMA転送を用いて、上記第1の記憶手段または上記第2の記憶手段からパケットを読み出し、上記第2の記憶手段または上記第1の記憶手段に上記調整パケットを書き込む
情報入出力装置。 - 請求項3記載の情報入出力装置において、
上記DMA転送で、転送先の上記第2の記憶手段または上記第1の記憶手段でDMA転送の一番最初のパケットに先頭の区切り目情報をつけるか、DMA転送の一番最後のパケットに終端の区切り目情報をつけるか、または転送元の上記第1の記憶手段または上記第2の記憶手段の区切り目情報をパケットと共にそのまま上記転送先にDMA転送するか、それらの任意の組み合わせか、または区切れ目情報はDMA転送に含めないかを任意に選択する
情報入出力装置。 - 請求項3記載の情報入出力装置において、
上記DMA転送前に、次にDMA転送するパケットの区切り目情報を転送元の上記第1の記憶手段または上記第2の記憶手段から読み出す
情報入出力装置。 - 請求項3記載の情報入出力装置において、
上記DMA転送で、転送元の上記第1の記憶手段または上記第2の記憶手段から読み出した複数のパケットまたは一つのパケットを、転送先の上記第2の記憶手段または上記第1の記憶手段に一つにまとめてまたは一つずつDMA転送する際に、パケットの区切り目情報も同時に転送する
情報入出力装置。 - 請求項3記載の情報入出力装置において、
上記DMA転送中に、転送元の上記第1の記憶手段または上記第2の記憶手段から区切り目情報を読み出したらDMA転送の所定の転送量に達していなくてもDMA転送を止めるか否かを任意に選択でき、上記DMA転送を止める場合は、最後に転送したパケットの後ろに、所定の転送量に達するまで任意のデータを挿入してから止めるか、挿入しないで止めるかを任意に選択する
情報入出力装置。 - 請求項3記載の情報入出力装置において、
DMA転送中に、転送元の上記第1の記憶手段または上記第2の記憶手段から読み出すパケットが空状態になったとき、または転送先の上記第2の記憶手段または上記第1の記憶手段に書き込まれるパケットが満状態になったとき、DMA転送を待機するか、またはDMA転送を中止するかを任意に選択する
情報入出力装置。 - 請求項1記載の情報入出力装置において、
上記一方の側は情報処理装置側であり、上記他方の側は外部インターフェース側である
情報入出力装置。 - 請求項1記載の情報入出力装置において、
上記制御手段は、DMA転送を用いて、上記第1の記憶手段または上記第2の記憶手段からパケットを読み出し、上記第2の記憶手段または上記第1の記憶手段に上記パケットをそのまま書き込むか、または、上記制御手段は、上記第1の記憶手段または上記第2の記憶手段に記憶された上記パケットを読み出して上記パケットの大きさを調整して上記調整パケットを生成して、上記調整パケットを上記第2の記憶手段または上記第1の記憶手段に書き込むかを任意に選択する
情報入出力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000183389A JP4479064B2 (ja) | 2000-06-19 | 2000-06-19 | 情報入出力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000183389A JP4479064B2 (ja) | 2000-06-19 | 2000-06-19 | 情報入出力装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002007312A JP2002007312A (ja) | 2002-01-11 |
JP4479064B2 true JP4479064B2 (ja) | 2010-06-09 |
Family
ID=18683982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000183389A Expired - Lifetime JP4479064B2 (ja) | 2000-06-19 | 2000-06-19 | 情報入出力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4479064B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030212735A1 (en) | 2002-05-13 | 2003-11-13 | Nvidia Corporation | Method and apparatus for providing an integrated network of processors |
JP2010257280A (ja) * | 2009-04-27 | 2010-11-11 | Renesas Electronics Corp | シリアル制御装置、半導体装置及びシリアルデータの転送方法 |
JP5970917B2 (ja) | 2012-03-30 | 2016-08-17 | 富士通株式会社 | 受信回路、情報処理装置、および制御方法 |
-
2000
- 2000-06-19 JP JP2000183389A patent/JP4479064B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002007312A (ja) | 2002-01-11 |
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JPH0325808B2 (ja) |
Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091127 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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