JPH09179721A - 先入れ先出しメモリのための標識検出 - Google Patents
先入れ先出しメモリのための標識検出Info
- Publication number
- JPH09179721A JPH09179721A JP8210368A JP21036896A JPH09179721A JP H09179721 A JPH09179721 A JP H09179721A JP 8210368 A JP8210368 A JP 8210368A JP 21036896 A JP21036896 A JP 21036896A JP H09179721 A JPH09179721 A JP H09179721A
- Authority
- JP
- Japan
- Prior art keywords
- error
- pointer
- fifo
- read
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003550 marker Substances 0.000 title abstract 3
- 238000001514 detection method Methods 0.000 title description 2
- 238000000034 method Methods 0.000 abstract description 4
- 238000004891 communication Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 102200091804 rs104894738 Human genes 0.000 description 2
- 241000208140 Acer Species 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Memory System (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 ＦＩＦＯの回路における遅延時間の短縮等を
図る。 【解決手段】 データワードと関連するエラービットを
持つ先入れ先出しメモリ（３０２）内のエラー状態ビッ
トをセットするための技法が提供される。エラーを示す
ためにセットされた関連するエラービットを持つワード
がＦＩＦＯ内に書き込まれると、書込ポインタ（３０
７）が捕捉され、標識（ＥＩＦ）がセットされ、ＦＩＦ
Ｏがエラーを持つワードを含むことが示される。エラー
を持つ第二のワードが書き込まれると、このポインタ値
が捕捉され、現在の値と書き替えられる。ＦＩＦＯが読
み出されるとき、読出ポインタ（３０９）が捕捉された
書込ポインタと比較される。値が等しく、かつ、ＦＩＦ
Ｏが読み出されたとき、標識が解除され、ＦＩＦＯ内に
それ以上のエラーが存在しないことが示される。一つの
実施例においては、ＦＩＦＯ内の各ワードは、８つのデ
ータビットと３つのエラービットを持つ。モデム内のＵ
ＡＲＴを実現するために使用されるＦＩＦＯは、典型的
には、１６個あるいは３２個のワードを含む。
図る。 【解決手段】 データワードと関連するエラービットを
持つ先入れ先出しメモリ（３０２）内のエラー状態ビッ
トをセットするための技法が提供される。エラーを示す
ためにセットされた関連するエラービットを持つワード
がＦＩＦＯ内に書き込まれると、書込ポインタ（３０
７）が捕捉され、標識（ＥＩＦ）がセットされ、ＦＩＦ
Ｏがエラーを持つワードを含むことが示される。エラー
を持つ第二のワードが書き込まれると、このポインタ値
が捕捉され、現在の値と書き替えられる。ＦＩＦＯが読
み出されるとき、読出ポインタ（３０９）が捕捉された
書込ポインタと比較される。値が等しく、かつ、ＦＩＦ
Ｏが読み出されたとき、標識が解除され、ＦＩＦＯ内に
それ以上のエラーが存在しないことが示される。一つの
実施例においては、ＦＩＦＯ内の各ワードは、８つのデ
ータビットと３つのエラービットを持つ。モデム内のＵ
ＡＲＴを実現するために使用されるＦＩＦＯは、典型的
には、１６個あるいは３２個のワードを含む。
Description
【０００１】
【従来の技術】多くの通信用途において、データの、並
列フォーマットと直列フォーマットの間の変換が遂行さ
れる。例えば、ユニバーサル非同期受信機／送信機（Ｕ
ＡＲＴ）が、典型的には各ワードが８個のデータビット
を含むデータワードにて動作する端末装置に、直列デー
タを送信するあるいはこれから受信するために使用され
る。この端末装置は、例えば、パーソナルコンピュータ
（ＰＣ）に接続されたモデムであり得る。広く使用され
ているＵＡＲＴ、例えば、National １６５５０におい
ては、送信および受信データ路の各々に対して一つの１
６ワード先入れ先出し（ＦＩＦＯ）メモリが存在する。
８個のデータビットに加えて、各受信ワードは、３個の
関連するエラービットを持つ。これらエラービットは、
受信モデムが、伝送においてエラーが発生したかいなか
を決定すること、およびエラーの性質の指標を与えるこ
とを可能にする。このようにして、失われたあるいは退
廃したデータに対する修正を行なうために、送信モデム
からのデータの再伝送を要求することが可能になる。
列フォーマットと直列フォーマットの間の変換が遂行さ
れる。例えば、ユニバーサル非同期受信機／送信機（Ｕ
ＡＲＴ）が、典型的には各ワードが８個のデータビット
を含むデータワードにて動作する端末装置に、直列デー
タを送信するあるいはこれから受信するために使用され
る。この端末装置は、例えば、パーソナルコンピュータ
（ＰＣ）に接続されたモデムであり得る。広く使用され
ているＵＡＲＴ、例えば、National １６５５０におい
ては、送信および受信データ路の各々に対して一つの１
６ワード先入れ先出し（ＦＩＦＯ）メモリが存在する。
８個のデータビットに加えて、各受信ワードは、３個の
関連するエラービットを持つ。これらエラービットは、
受信モデムが、伝送においてエラーが発生したかいなか
を決定すること、およびエラーの性質の指標を与えるこ
とを可能にする。このようにして、失われたあるいは退
廃したデータに対する修正を行なうために、送信モデム
からのデータの再伝送を要求することが可能になる。
【０００２】図１には受信ＦＩＦＯの一例が示される
が、ここで、受信ＦＩＦＯ１００は、各受信ワード内の
８個のデータビット（例えば、１０１）、および各受信
ワードと関連する３ビットのエラー情報（例えば、１０
２）を保持する。この１６５５０内の状態標識（図示な
し）は、ＦＩＦＯ内の任意のワードがセットされたエラ
ービットを持つかいなかを示すために使用される。この
ビットは、ＰＣソフトウエアによって、データの読み出
しを簡素化・高速化するために使用される。つまり、こ
のビットを（一度）読み出すことによって、ドライバソ
フトウエアは、ＦＩＦＯ内のデータがエラーを持つか否
かを知ることができる。エラーが存在しない場合は、Ｐ
Ｃは、データのブロックをエラー情報を無視することに
よって（つまり、読み出さず、従って時間の節約とな
る）、迅速に読み出すことができる。エラーが存在する
場合は、これは、（第一回目のデータワードを得るため
の読み出しと第二回目のエラー状態を得るための読み出
しの２度の読み出を行い）低速にてＦＩＦＯをフラッシ
ュする、次に、エラーが何であるかおよびどのような結
果が生じるかを決定し、あるいは単に遠方端にデータの
ブロックの再伝送を要請する。ＦＩＦＯ内のデータがエ
ラーのないデータにて書き替えられた後、エラー標識が
リセットされる。
が、ここで、受信ＦＩＦＯ１００は、各受信ワード内の
８個のデータビット（例えば、１０１）、および各受信
ワードと関連する３ビットのエラー情報（例えば、１０
２）を保持する。この１６５５０内の状態標識（図示な
し）は、ＦＩＦＯ内の任意のワードがセットされたエラ
ービットを持つかいなかを示すために使用される。この
ビットは、ＰＣソフトウエアによって、データの読み出
しを簡素化・高速化するために使用される。つまり、こ
のビットを（一度）読み出すことによって、ドライバソ
フトウエアは、ＦＩＦＯ内のデータがエラーを持つか否
かを知ることができる。エラーが存在しない場合は、Ｐ
Ｃは、データのブロックをエラー情報を無視することに
よって（つまり、読み出さず、従って時間の節約とな
る）、迅速に読み出すことができる。エラーが存在する
場合は、これは、（第一回目のデータワードを得るため
の読み出しと第二回目のエラー状態を得るための読み出
しの２度の読み出を行い）低速にてＦＩＦＯをフラッシ
ュする、次に、エラーが何であるかおよびどのような結
果が生じるかを決定し、あるいは単に遠方端にデータの
ブロックの再伝送を要請する。ＦＩＦＯ内のデータがエ
ラーのないデータにて書き替えられた後、エラー標識が
リセットされる。
【０００３】
【発明が解決しようとする課題】図２に示されるよう
に、この状態ビットは、FIFOの各ワード内のエラービッ
ト（Ｅ1 、Ｅ2 、Ｅ3 ）を“ＯＲ”することによって計
算される。１６ワードが存在し、またワード当たり３つ
のエラービットが存在するために、これは、１６×３＝
４８ビットのＯＲ演算を要求する。これは、４８個の入
力を持つ単一のＯＲゲートにて達成することもできる
が、もっと典型的には、図示されるように、より少ない
数の入力を持つ複数のＯＲゲート（例えば、２０１、２
０２、２０３）を使用して達成される。モデムの速度が
増加すると、ＦＩＦＯ内のワードの数を３２、さらには
６４ワードに増加することに関心が向けられるが、これ
は、“ＯＲ”ゲートの幅を９６あるいは１９２個の入力
に増加させる。結果として、ますます大きなアレイのＯ
Ｒ演算が必要となり、これに加えて、ＦＩＦＯのエラー
ビットにアクセスするために要求される回路もより大き
なものが必要となる。ＦＩＦＯのサイズが増加すると、
これは、状態ビットの計算におけるより大きな回路およ
び大きな遅延を意味する。加えて、従来の技術において
は、読み出されたとき、エラービットを解除するための
手段を提供することが要請される。さもなければ、ＯＲ
回路が、ワードが既に読み出された後でも、偽りのエラ
ーを示すこととなる。
に、この状態ビットは、FIFOの各ワード内のエラービッ
ト（Ｅ1 、Ｅ2 、Ｅ3 ）を“ＯＲ”することによって計
算される。１６ワードが存在し、またワード当たり３つ
のエラービットが存在するために、これは、１６×３＝
４８ビットのＯＲ演算を要求する。これは、４８個の入
力を持つ単一のＯＲゲートにて達成することもできる
が、もっと典型的には、図示されるように、より少ない
数の入力を持つ複数のＯＲゲート（例えば、２０１、２
０２、２０３）を使用して達成される。モデムの速度が
増加すると、ＦＩＦＯ内のワードの数を３２、さらには
６４ワードに増加することに関心が向けられるが、これ
は、“ＯＲ”ゲートの幅を９６あるいは１９２個の入力
に増加させる。結果として、ますます大きなアレイのＯ
Ｒ演算が必要となり、これに加えて、ＦＩＦＯのエラー
ビットにアクセスするために要求される回路もより大き
なものが必要となる。ＦＩＦＯのサイズが増加すると、
これは、状態ビットの計算におけるより大きな回路およ
び大きな遅延を意味する。加えて、従来の技術において
は、読み出されたとき、エラービットを解除するための
手段を提供することが要請される。さもなければ、ＯＲ
回路が、ワードが既に読み出された後でも、偽りのエラ
ーを示すこととなる。
【０００４】
【課題を解決するための手段】我々は、データワードと
関連するエラービットを持つ先入れ先出しメモリ内のエ
ラー状態ビットをセットするための技法を発明した。エ
ラーを示すためにセットされた関連するエラービットを
持つワードがＦＩＦＯ内に書き込まれると、書込ポイン
タが捕捉され、標識がセットされ、ＦＩＦＯがエラーを
持つワードを含むことが示される。エラーを持つ第二の
ワードが書き込まれると、このポインタ値が捕捉され、
現在の値と書き替えられる。ＦＩＦＯが読み出されると
き、読出ポインタが捕捉された書込ポインタと比較され
る。値が等しく、ＦＩＦＯが読み出されると、標識が解
除され、ＦＩＦＯ内にそれ以上のエラーが存在しないこ
とが示される。
関連するエラービットを持つ先入れ先出しメモリ内のエ
ラー状態ビットをセットするための技法を発明した。エ
ラーを示すためにセットされた関連するエラービットを
持つワードがＦＩＦＯ内に書き込まれると、書込ポイン
タが捕捉され、標識がセットされ、ＦＩＦＯがエラーを
持つワードを含むことが示される。エラーを持つ第二の
ワードが書き込まれると、このポインタ値が捕捉され、
現在の値と書き替えられる。ＦＩＦＯが読み出されると
き、読出ポインタが捕捉された書込ポインタと比較され
る。値が等しく、ＦＩＦＯが読み出されると、標識が解
除され、ＦＩＦＯ内にそれ以上のエラーが存在しないこ
とが示される。
【０００５】
【発明の実施の形態】以下の詳細な説明は、改良された
エラー標識検出を提供する先入れ先出しメモリに関す
る。本発明においては、それと関連するセットされたエ
ラービットを持つワードがＦＩＦＯ内に書き込まれる
と、書込ポインタが“捕捉”される。つまり、書込ポイ
ンタのアドレスが、ここで、“バッドポインタ（bad po
inter ）”ラッチと呼ばれるラッチ内に送られる。加え
て、標識がセットされ、ＦＩＦＯがエラーを持つワード
を持つことが示される。エラーを持つ第二のワードが書
き込まれると、このポインタ値が捕捉され、バッドポイ
ンタラッチ内の現在の値がこの値によって書き替えられ
る。ＦＩＦＯが読み出されるとき、読出ポインタの位置
がバッドポインタの位置と比較される。これら値が等し
く、かつ、ＦＩＦＯが読み出されると、標識が解除さ
れ、ＦＩＦＯ内にそれ以上のエラーが存在しないことが
示される。本発明を実現するために使用されるＦＩＦＯ
は、任意の適当な設計のものでよいが、ただし、特に好
ましいＦＩＦＯ設計が、本発明と譲受人を同一とする合
衆国特許第５，３４５，４１９号において開示されてい
るのでこれを参照されたい。
エラー標識検出を提供する先入れ先出しメモリに関す
る。本発明においては、それと関連するセットされたエ
ラービットを持つワードがＦＩＦＯ内に書き込まれる
と、書込ポインタが“捕捉”される。つまり、書込ポイ
ンタのアドレスが、ここで、“バッドポインタ（bad po
inter ）”ラッチと呼ばれるラッチ内に送られる。加え
て、標識がセットされ、ＦＩＦＯがエラーを持つワード
を持つことが示される。エラーを持つ第二のワードが書
き込まれると、このポインタ値が捕捉され、バッドポイ
ンタラッチ内の現在の値がこの値によって書き替えられ
る。ＦＩＦＯが読み出されるとき、読出ポインタの位置
がバッドポインタの位置と比較される。これら値が等し
く、かつ、ＦＩＦＯが読み出されると、標識が解除さ
れ、ＦＩＦＯ内にそれ以上のエラーが存在しないことが
示される。本発明を実現するために使用されるＦＩＦＯ
は、任意の適当な設計のものでよいが、ただし、特に好
ましいＦＩＦＯ設計が、本発明と譲受人を同一とする合
衆国特許第５，３４５，４１９号において開示されてい
るのでこれを参照されたい。
【０００６】本発明の一つの実施例が図３に示される
が、ただし、他の実現も可能である。図３に示されるよ
うに、モデム３０１は、通信チャネル（例えば、電話
線）上を受信されたデータワードをＦＩＦＯ３０２に提
供する。このＦＩＦＯは、この一例においては、４つの
位置（０から３）を含み、各々の位置は、エラー部分
（例えば、３０３）とデータ部分（例えば、３０４）を
含む。最も最近に受信されたデータワードが、書込ポイ
ンタ３０７によって指定されるメモリ位置、つまり、図
３においては、位置“２”に書き込まれる。また、モデ
ム３０１によって存在することが検出された与えられた
データワードと関連するエラービットがエラー部分内の
指定された位置に置かれる。続く一連のデータワードが
モデム３０１によって受信されると、書込ポインタが、
当分野において周知の方法にて、位置２から、順番に、
他の位置３、０、１、２等へ移動する。同様にして、読
出ポインタ３０９は、ＦＩＦＯ内のそこからデータがデ
ータ端末３０５に渡されるべき位置を指定する。読出ポ
インタは、この一例においては、位置０の所に示される
が、ただし、これも、当分野において周知のように、順
番に、位置１、２、３等へ移動する。
が、ただし、他の実現も可能である。図３に示されるよ
うに、モデム３０１は、通信チャネル（例えば、電話
線）上を受信されたデータワードをＦＩＦＯ３０２に提
供する。このＦＩＦＯは、この一例においては、４つの
位置（０から３）を含み、各々の位置は、エラー部分
（例えば、３０３）とデータ部分（例えば、３０４）を
含む。最も最近に受信されたデータワードが、書込ポイ
ンタ３０７によって指定されるメモリ位置、つまり、図
３においては、位置“２”に書き込まれる。また、モデ
ム３０１によって存在することが検出された与えられた
データワードと関連するエラービットがエラー部分内の
指定された位置に置かれる。続く一連のデータワードが
モデム３０１によって受信されると、書込ポインタが、
当分野において周知の方法にて、位置２から、順番に、
他の位置３、０、１、２等へ移動する。同様にして、読
出ポインタ３０９は、ＦＩＦＯ内のそこからデータがデ
ータ端末３０５に渡されるべき位置を指定する。読出ポ
インタは、この一例においては、位置０の所に示される
が、ただし、これも、当分野において周知のように、順
番に、位置１、２、３等へ移動する。
【０００７】書込ポインタ発生器３０６は、書込ポイン
タ３０７のアドレスをアドレスバス３１２を通じてバッ
ドポインタラッチ３１４に供給する。エラービット比較
器３１１は、書込ポインタによって指定されるデータワ
ードと関連する任意のエラービット（Ｅ1 、Ｅ2 、Ｅ
3 ）がエラーを示さないかいなか決定する。つまり、エ
ラービット比較器３１１は、ある与えられた位置のエラ
ー部分内の３ビットのどれかが“１”に等しいか否かを
決定する。“１”に等しい場合は、この実施例において
は、エラーが示される。エラーが示された場合は、高値
（論理“１”）の信号がエラービット比較器３１１によ
ってライン３１５上に置かれ；そうでない場合は、ライ
ン３１５は、低値（論理“０”）にとどまる。ライン３
１５は、エッジトリガバッドポインタラッチ３１４に接
続する。従って、エラーが検出されると、ライン３１５
上の０から１への遷移を受けてバッドポインタラッチ
が、書込ポインタの位置のアドレスビットをラッチする
が、これはここでは“書込ポインタの捕捉（capturing
the write pointer ）”と呼ばれる。
タ３０７のアドレスをアドレスバス３１２を通じてバッ
ドポインタラッチ３１４に供給する。エラービット比較
器３１１は、書込ポインタによって指定されるデータワ
ードと関連する任意のエラービット（Ｅ1 、Ｅ2 、Ｅ
3 ）がエラーを示さないかいなか決定する。つまり、エ
ラービット比較器３１１は、ある与えられた位置のエラ
ー部分内の３ビットのどれかが“１”に等しいか否かを
決定する。“１”に等しい場合は、この実施例において
は、エラーが示される。エラーが示された場合は、高値
（論理“１”）の信号がエラービット比較器３１１によ
ってライン３１５上に置かれ；そうでない場合は、ライ
ン３１５は、低値（論理“０”）にとどまる。ライン３
１５は、エッジトリガバッドポインタラッチ３１４に接
続する。従って、エラーが検出されると、ライン３１５
上の０から１への遷移を受けてバッドポインタラッチ
が、書込ポインタの位置のアドレスビットをラッチする
が、これはここでは“書込ポインタの捕捉（capturing
the write pointer ）”と呼ばれる。
【０００８】一つの典型的な実現においては、エラービ
ットの比較は、書込ポインタによって指定されたデータ
ワードが実際に書き込まれる前に行なわれる。これは、
書込ポインタの捕捉とＥＩＦ標識（後に説明）のセット
が、データの書込と同時に起こることを可能にする。以
前のアドレスビットは、書込ポインタが捕捉されるごと
に書き替えられる。従って、バッドポインタラッチ３１
４は、常に、エラーを含む最も最近に書き込まれたデー
タワードの位置（アドレスビット）を含む。
ットの比較は、書込ポインタによって指定されたデータ
ワードが実際に書き込まれる前に行なわれる。これは、
書込ポインタの捕捉とＥＩＦ標識（後に説明）のセット
が、データの書込と同時に起こることを可能にする。以
前のアドレスビットは、書込ポインタが捕捉されるごと
に書き替えられる。従って、バッドポインタラッチ３１
４は、常に、エラーを含む最も最近に書き込まれたデー
タワードの位置（アドレスビット）を含む。
【０００９】こうしてバッドポインタラッチ３１４によ
って捕捉された位置は、バス３１６を介して位置比較器
３１３に提供される。加えて、読出ポインタ発生器３０
８が、読出ポインタの位置をアドレスバス３１０を介し
て位置比較器３１３に提供する。次に、位置比較器３１
３が、これら位置を比較し、これによって、読出ポイン
タがバッドポインタの位置に到達したかいなか決定され
る。一致が示された場合は、位置比較器３１３は、ＡＮ
Ｄゲート３１８の入力に接続されたライン３１７上に高
値の信号（“１”）を提供する。ＡＮＤゲート３１８の
他方の入力（ライン３１９）には、ＦＩＦＯが読み出さ
れているときに高値になるＦＩＦＯ ＲＥＡＤ信号が供
給される。ＡＮＤゲート３１８の出力はＤＱラッチ３２
０の非同期リセット入力に接続される。従って、一致が
ライン３１７によって示され、かつ、ＦＩＦＯが読み出
されていると、ラッチ３２０のＱ出力がリセットされ、
結果として、ＥＩＦ標識が低値（“０”）にリセットさ
れる。これは、ＥＩＦ標識の解除と呼ばれ、これは従っ
て、ＦＩＦＯ内の全てのエラービットが解除されたこと
を示す。一つの典型的な実現においては、読出ポインタ
が比較が行なわれる直前の読出の終わりにおいてバッド
ポインタの位置と等しくなるように更新される。ただ
し、ＥＩＦ標識の解除は、読出ポインタによって指定さ
れる現在の位置内のデータワードが実際に読み出された
ときにのみ起こる。
って捕捉された位置は、バス３１６を介して位置比較器
３１３に提供される。加えて、読出ポインタ発生器３０
８が、読出ポインタの位置をアドレスバス３１０を介し
て位置比較器３１３に提供する。次に、位置比較器３１
３が、これら位置を比較し、これによって、読出ポイン
タがバッドポインタの位置に到達したかいなか決定され
る。一致が示された場合は、位置比較器３１３は、ＡＮ
Ｄゲート３１８の入力に接続されたライン３１７上に高
値の信号（“１”）を提供する。ＡＮＤゲート３１８の
他方の入力（ライン３１９）には、ＦＩＦＯが読み出さ
れているときに高値になるＦＩＦＯ ＲＥＡＤ信号が供
給される。ＡＮＤゲート３１８の出力はＤＱラッチ３２
０の非同期リセット入力に接続される。従って、一致が
ライン３１７によって示され、かつ、ＦＩＦＯが読み出
されていると、ラッチ３２０のＱ出力がリセットされ、
結果として、ＥＩＦ標識が低値（“０”）にリセットさ
れる。これは、ＥＩＦ標識の解除と呼ばれ、これは従っ
て、ＦＩＦＯ内の全てのエラービットが解除されたこと
を示す。一つの典型的な実現においては、読出ポインタ
が比較が行なわれる直前の読出の終わりにおいてバッド
ポインタの位置と等しくなるように更新される。ただ
し、ＥＩＦ標識の解除は、読出ポインタによって指定さ
れる現在の位置内のデータワードが実際に読み出された
ときにのみ起こる。
【００１０】図３は、本発明を様々な回路機能とともに
説明するが、他の回路を含むこともできる。例えば、典
型的なケースにおいては、ＦＩＦＯの書込および読出の
非同期性のために、エラーを持つデータが新たに書込ま
れたときは必ず、同時的な読出が発生した場合でも、Ｅ
ＩＦ標識がセットされることを保証することが要求され
る。この保証がないと、標識が解除されてしまうことと
なる。これは、当分野において周知の回路技術を使用し
て達成することができる。
説明するが、他の回路を含むこともできる。例えば、典
型的なケースにおいては、ＦＩＦＯの書込および読出の
非同期性のために、エラーを持つデータが新たに書込ま
れたときは必ず、同時的な読出が発生した場合でも、Ｅ
ＩＦ標識がセットされることを保証することが要求され
る。この保証がないと、標識が解除されてしまうことと
なる。これは、当分野において周知の回路技術を使用し
て達成することができる。
【００１１】以下に、メモリ位置０から３を含む４ワー
ドＦＩＦＯに対する例が示される。以下の例において
は、ＦＩＦＯは、３つのエラービットおよび８つのデー
タビットを、グループとして含む。加えて、ＷＰは、Wr
ite Pointer の位置であり、ＲＰはRead Pointerの位置
であり、ＢＰはBad Pointer の位置（エラーが最も最近
書き込まれた位置）、ＥＩＦはError In Fifo 標識であ
る：
ドＦＩＦＯに対する例が示される。以下の例において
は、ＦＩＦＯは、３つのエラービットおよび８つのデー
タビットを、グループとして含む。加えて、ＷＰは、Wr
ite Pointer の位置であり、ＲＰはRead Pointerの位置
であり、ＢＰはBad Pointer の位置（エラーが最も最近
書き込まれた位置）、ＥＩＦはError In Fifo 標識であ
る：
【表１】
【００１２】位置１と２内のデータワードと関連するエ
ラービットがセットされる書込シーケンスの発生を想定
する。矢印は、このシーケンスにおける書込ポインタの
位置をポイントする。示される位置への書込の後に、書
込ポインタが次の位置をポイントするように更新され
る。例えば、書込ポインタが位置０への書込の後に位置
１をポイントするように更新される。
ラービットがセットされる書込シーケンスの発生を想定
する。矢印は、このシーケンスにおける書込ポインタの
位置をポイントする。示される位置への書込の後に、書
込ポインタが次の位置をポイントするように更新され
る。例えば、書込ポインタが位置０への書込の後に位置
１をポイントするように更新される。
【表２】
【００１３】その後、読出ポインタが、この書込ポイン
タの位置、このケースにおいては、位置３に進む一連の
読出シーケンスが発生する。矢印は、このシーケンスに
おける読出ポインタの位置を示すことに注意する：
タの位置、このケースにおいては、位置３に進む一連の
読出シーケンスが発生する。矢印は、このシーケンスに
おける読出ポインタの位置を示すことに注意する：
【表３】
【００１４】Ｅｒｒｏｒ Ｉｎ ＦＩＦＯ標識（ＥＩ
Ｆ）が、読出ポインタがバッドポインタの位置、この一
例としてのケースにおいては位置２に到着したときに
“０”にリセットされることに注意する。ＦＩＦＯは、
リセットされると、空いた状態となり、同様にしてこれ
ら位置に書き込まれ、読み出される、データを受信する
ことができるようになる。
Ｆ）が、読出ポインタがバッドポインタの位置、この一
例としてのケースにおいては位置２に到着したときに
“０”にリセットされることに注意する。ＦＩＦＯは、
リセットされると、空いた状態となり、同様にしてこれ
ら位置に書き込まれ、読み出される、データを受信する
ことができるようになる。
【００１５】上の実施例においては、読出ポインタがバ
ッドポインタに追い付いたときＥＩＦ標識が解除され
た。ただし、ＥＩＦ標識を解除するための別の技法も可
能である。例えば、入りエラー状態が発生したときメモ
リ全体を解除し、ＥＩＦ標識をリセットすることも可能
である。さらに、上に説明のＦＩＦＯおよび関連する回
路は、典型的には単一の集積回路上に実現される。ただ
し、この回路の様々な部分は、必要であれば、別個の集
積回路上に搭載することも可能である。本発明を使用す
るＦＩＦＯは、典型的には、ＵＡＲＴ部分内に含まれ
る。
ッドポインタに追い付いたときＥＩＦ標識が解除され
た。ただし、ＥＩＦ標識を解除するための別の技法も可
能である。例えば、入りエラー状態が発生したときメモ
リ全体を解除し、ＥＩＦ標識をリセットすることも可能
である。さらに、上に説明のＦＩＦＯおよび関連する回
路は、典型的には単一の集積回路上に実現される。ただ
し、この回路の様々な部分は、必要であれば、別個の集
積回路上に搭載することも可能である。本発明を使用す
るＦＩＦＯは、典型的には、ＵＡＲＴ部分内に含まれ
る。
【図１】データビットおよび関連するエラービットを持
つ従来の技術によるＦＩＦＯを示す。
つ従来の技術によるＦＩＦＯを示す。
【図２】エラー標識を生成するためにエラービットを
“ＯＲ”するための従来の技術を示す。
“ＯＲ”するための従来の技術を示す。
【図３】本発明の一つの実施例を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 7/00 ３１８ Ｇ１１Ｃ 7/00 ３１８Ｚ (72)発明者 ケネス デー．フィッチ アメリカ合衆国 18104 ペンシルヴァニ ア，アレンタウン，メイプル ストリート 142
Claims (8)
- 【請求項１】 先入れ先出しメモリ（３０２）を含む集
積回路であって、この回路が：複数のメモリ位置（０、
１、２、３）を含み、ここで各位置がデータワードを格
納するためのデータ部分および少なくとも１つのエラー
ビットを格納するためのエラー部分を含み、この回路が
さらに読み出される位置を指定するための読出ポインタ
（３０９）、および書き込まれる位置を指定するための
書込ポインタ（３０７）；および少なくとも１つのエラ
ービットがエラー部分内に格納されていることを示すた
めの標識ビット（ＥＩＦ）を含み；前記のメモリがさら
に、前記の書込ポインタの現在の位置を、少なくとも１
つのエラービットが前記の現在の位置のエラー部分内に
書き込まれたときラッチするためのバッドポインタラッ
チ（３１４）を含むことを特徴とする集積回路。 - 【請求項２】 読出ポインタの位置とバッドポインタの
位置を比較するための比較器（３１３）および前記の比
較器に接続された、前記のエラー標識を前記の読出ポイ
ンタの位置が前記のバッドポインタの位置と一致したと
きに解除するための解除手段（３１８）がさらに含まれ
ることを特徴とする請求項１の集積回路。 - 【請求項３】 前記の解除手段が前記のエラー標識を前
記の読出ポインタによって指定される位置からデータワ
ードが読み出された後に解除することを特徴とする請求
項２の集積回路。 - 【請求項４】 前記のメモリ、前記の読出ポインタ、前
記の書込ポインタおよび前記の標識ビットが同一の集積
回路上に位置することを特徴とする請求項１の集積回
路。 - 【請求項５】 前記のデータ部分が８ビットを含み、前
記のエラー部分が３ビットを含むことを特徴とする請求
項１の集積回路。 - 【請求項６】 前記のメモリが１６の位置を含むことを
特徴とする請求項１の集積回路。 - 【請求項７】 前記のメモリが３２の位置を含むことを
特徴とする請求項１の集積回路。 - 【請求項８】 前記のメモリが６４の位置を含むことを
特徴とする請求項１の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/514199 | 1995-08-11 | ||
| US08/514,199 US5623449A (en) | 1995-08-11 | 1995-08-11 | Flag detection for first-in-first-out memories |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09179721A true JPH09179721A (ja) | 1997-07-11 |
Family
ID=24046198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8210368A Pending JPH09179721A (ja) | 1995-08-11 | 1996-08-09 | 先入れ先出しメモリのための標識検出 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5623449A (ja) |
| EP (1) | EP0762283A1 (ja) |
| JP (1) | JPH09179721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011113404A (ja) * | 2009-11-27 | 2011-06-09 | Fujitsu Ltd | バッファメモリ装置、及び、バッファリング方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5685995A (en) * | 1994-11-22 | 1997-11-11 | Electro Scientific Industries, Inc. | Method for laser functional trimming of films and devices |
| US5809339A (en) * | 1995-12-06 | 1998-09-15 | Cypress Semiconductor Corp. | State machine design for generating half-full and half-empty flags in an asynchronous FIFO |
| US5712992A (en) * | 1995-12-06 | 1998-01-27 | Cypress Semiconductor Corporation | State machine design for generating empty and full flags in an asynchronous FIFO |
| US5963056A (en) * | 1995-12-14 | 1999-10-05 | Cypress Semiconductor Corp. | Full and empty flag generator for synchronous FIFOs |
| US5844423A (en) * | 1995-12-14 | 1998-12-01 | Cypress Semiconductor Corporation | Half-full flag generator for synchronous FIFOs |
| US5850568A (en) * | 1995-12-22 | 1998-12-15 | Cypress Semiconductor Corporation | Circuit having plurality of carry/sum adders having read count, write count, and offset inputs to generate an output flag in response to FIFO fullness |
| US5852748A (en) * | 1995-12-29 | 1998-12-22 | Cypress Semiconductor Corp. | Programmable read-write word line equality signal generation for FIFOs |
| US5661418A (en) * | 1996-03-13 | 1997-08-26 | Cypress Semiconductor Corp. | Signal generation decoder circuit and method |
| US6108371A (en) * | 1996-05-14 | 2000-08-22 | Lucent Technologies Inc. | System and method for writing mixed interleaved and non-interleaved data to a modem register |
| US6341301B1 (en) | 1997-01-10 | 2002-01-22 | Lsi Logic Corporation | Exclusive multiple queue handling using a common processing algorithm |
| US5966547A (en) * | 1997-01-10 | 1999-10-12 | Lsi Logic Corporation | System for fast posting to shared queues in multi-processor environments utilizing interrupt state checking |
| US5922057A (en) * | 1997-01-10 | 1999-07-13 | Lsi Logic Corporation | Method for multiprocessor system of controlling a dynamically expandable shared queue in which ownership of a queue entry by a processor is indicated by a semaphore |
| US5978868A (en) * | 1997-08-28 | 1999-11-02 | Cypress Semiconductor Corp. | System for generating buffer status flags by comparing read and write pointers and determining direction of progression of read pointer with respect to write pointer |
| US6057180A (en) * | 1998-06-05 | 2000-05-02 | Electro Scientific Industries, Inc. | Method of severing electrically conductive links with ultraviolet laser output |
| US6044030A (en) * | 1998-12-21 | 2000-03-28 | Philips Electronics North America Corporation | FIFO unit with single pointer |
| US6862693B2 (en) * | 2001-04-13 | 2005-03-01 | Sun Microsystems, Inc. | Providing fault-tolerance by comparing addresses and data from redundant processors running in lock-step |
| US20150378812A1 (en) * | 2014-06-26 | 2015-12-31 | Emulex Corporation | System and Method for Error Recovery in an Asynchronous FIFO |
| CA2918868A1 (en) * | 2015-01-23 | 2016-07-23 | Douglas A. Johnson | System and method for data conversion |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0285334B1 (en) * | 1987-04-02 | 1993-10-27 | Advanced Micro Devices, Inc. | Universal asynchronous receiver-transmitter |
| US5140679A (en) * | 1988-09-14 | 1992-08-18 | National Semiconductor Corporation | Universal asynchronous receiver/transmitter |
| US5121346A (en) * | 1989-03-31 | 1992-06-09 | Sgs-Thomson Microelectronics, Inc. | Difference comparison between two asynchronous pointers and a programmable value |
| JPH0498342A (ja) * | 1990-08-09 | 1992-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04192051A (ja) * | 1990-11-27 | 1992-07-10 | Mitsubishi Electric Corp | 非同期シリアル送受信回路 |
| US5469398A (en) * | 1991-09-10 | 1995-11-21 | Silicon Systems, Inc. | Selectable width, brustable FIFO |
| US5345419A (en) * | 1993-02-10 | 1994-09-06 | At&T Bell Laboratories | Fifo with word line match circuits for flag generation |
-
1995
- 1995-08-11 US US08/514,199 patent/US5623449A/en not_active Expired - Lifetime
-
1996
- 1996-07-31 EP EP96305620A patent/EP0762283A1/en not_active Withdrawn
- 1996-08-09 JP JP8210368A patent/JPH09179721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011113404A (ja) * | 2009-11-27 | 2011-06-09 | Fujitsu Ltd | バッファメモリ装置、及び、バッファリング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5623449A (en) | 1997-04-22 |
| EP0762283A1 (en) | 1997-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09179721A (ja) | 先入れ先出しメモリのための標識検出 | |
| EP0118446B1 (en) | First-in, first-out (fifo) memory configuration for queue storage | |
| US7792014B2 (en) | Method of skipping nullified packets during mass replay from replay buffer | |
| US7512721B1 (en) | Method and apparatus for efficient determination of status from DMA lists | |
| US4692893A (en) | Buffer system using parity checking of address counter bit for detection of read/write failures | |
| US5406554A (en) | Synchronous FIFO having an alterable buffer store | |
| US4071887A (en) | Synchronous serial data adaptor | |
| US4942515A (en) | Serial communications controller with FIFO register for storing supplemental data and counter for counting number of words within each transferred frame | |
| US6487615B1 (en) | Apparatus and method for accepting physical write package when the posted write error queue is full | |
| US20080072113A1 (en) | Method of locating packet for resend from retry buffer | |
| JPH02301347A (ja) | パケット・バッファ装置 | |
| US6842792B2 (en) | Method and/or apparatus to sort request commands for SCSI multi-command packets | |
| US7412546B2 (en) | System method structure in network processor that indicates last data buffer of frame packet by last flag bit that is either in first or second position | |
| US6470403B1 (en) | System for determining status of multiple interlocking FIFO buffer structures based on the position of at least one pointer of each of the multiple FIFO buffers | |
| US7383492B2 (en) | First-in/first-out (FIFO) information protection and error detection method and apparatus | |
| US7035908B1 (en) | Method for multiprocessor communication within a shared memory architecture | |
| US5959932A (en) | Method and apparatus for detecting errors in the writing of data to a memory | |
| US6480912B1 (en) | Method and apparatus for determining the number of empty memory locations in a FIFO memory device | |
| JP3220749B2 (ja) | メモリー制御装置及びメモリー制御方法 | |
| US20050010701A1 (en) | Frequency translation techniques | |
| JP3190214B2 (ja) | データ送受信システム | |
| US7127646B1 (en) | System and method for generating real time errors for device testing | |
| CN112558979B (zh) | 实现不同层面之间数据交互的方法 | |
| CN111200432B (zh) | 一种离散接口接收数据方法 | |
| JP3356153B2 (ja) | シリアル受信装置 |