JPH0773662A - 情報記憶装置 - Google Patents
情報記憶装置Info
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- JPH0773662A JPH0773662A JP3119871A JP11987191A JPH0773662A JP H0773662 A JPH0773662 A JP H0773662A JP 3119871 A JP3119871 A JP 3119871A JP 11987191 A JP11987191 A JP 11987191A JP H0773662 A JPH0773662 A JP H0773662A
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- cell
- cells
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- storage cell
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
複数個の記憶セルと、記憶セルに連続的に情報を伝搬す
るための入力回路と、少なくとも１つのクロックされた
信号に応答して装置の作動を制御するための制御回路と
を含む、ファーストインファーストアウト記憶および情
報の出力のための情報記憶装置。すべて制御回路に応答
して、記憶セルは出力まで予め定められた順序を通して
情報の直列歩進（ｐｒｏｇｒｅｓｓｉｏｎ）を行なうよ
うに配置される。制御回路は記憶セルに情報の並列反転
表現を与える入力回路により複数個の記憶セルのうち装
置の出力に最も近い空のセルに情報を与える。
るための入力回路と、少なくとも１つのクロックされた
信号に応答して装置の作動を制御するための制御回路と
を含む、ファーストインファーストアウト記憶および情
報の出力のための情報記憶装置。すべて制御回路に応答
して、記憶セルは出力まで予め定められた順序を通して
情報の直列歩進（ｐｒｏｇｒｅｓｓｉｏｎ）を行なうよ
うに配置される。制御回路は記憶セルに情報の並列反転
表現を与える入力回路により複数個の記憶セルのうち装
置の出力に最も近い空のセルに情報を与える。
Description
【０００１】
【発明の背景】この発明は、ファーストインファースト
アウト記憶および情報パケットの出力に適合可能な情報
記憶装置に向けられるものである。特に、この発明は伝
搬遅延を増やすことなしに特に大型サイズで実現しやす
い情報記憶装置である。
アウト記憶および情報パケットの出力に適合可能な情報
記憶装置に向けられるものである。特に、この発明は伝
搬遅延を増やすことなしに特に大型サイズで実現しやす
い情報記憶装置である。
【０００２】この出願と同一発明者に発行され、かつ同
一譲受人に譲渡された、米国特許第４，８０５，１３９
号に開示された装置、「伝搬ＦＩＦＯ記憶装置」のよう
な、ファーストインファーストアウト（ＦＩＦＯ）モー
ドの動作を行なう先行技術記憶装置は、ＦＩＦＯ記憶を
形成する複数個のセルの第１のセルにおいて情報パケッ
トの入力を与える。クロック信号は情報パケットが装置
の出力に到達するまでＦＩＦＯ記憶を構成している複数
個のセルを通して情報の伝搬を制御する。このように、
先行技術装置により大きな数の記憶セルの形でより大き
な容量を付加することによって、情報パケットの記憶装
置を通過する間の伝達遅延が増大される。
一譲受人に譲渡された、米国特許第４，８０５，１３９
号に開示された装置、「伝搬ＦＩＦＯ記憶装置」のよう
な、ファーストインファーストアウト（ＦＩＦＯ）モー
ドの動作を行なう先行技術記憶装置は、ＦＩＦＯ記憶を
形成する複数個のセルの第１のセルにおいて情報パケッ
トの入力を与える。クロック信号は情報パケットが装置
の出力に到達するまでＦＩＦＯ記憶を構成している複数
個のセルを通して情報の伝搬を制御する。このように、
先行技術装置により大きな数の記憶セルの形でより大き
な容量を付加することによって、情報パケットの記憶装
置を通過する間の伝達遅延が増大される。
【０００３】この発明は記憶装置のサイズの増大により
伝達時間が増加されるという欠点を克服するものであ
る。この発明は、記憶セル内の情報パケットの積み重ね
の最上部を検出する制御手段および装置の出力に（すな
わち、積み重ねの最上部に）最も近い次の利用可能な空
の記憶セルに直接に新たに到着する情報パケットを導く
入力手段とを使用する。このように、記憶容量を増大さ
せると伝搬時間が増大してしまうという、以前の固有の
兼ね合いは解消される。
伝達時間が増加されるという欠点を克服するものであ
る。この発明は、記憶セル内の情報パケットの積み重ね
の最上部を検出する制御手段および装置の出力に（すな
わち、積み重ねの最上部に）最も近い次の利用可能な空
の記憶セルに直接に新たに到着する情報パケットを導く
入力手段とを使用する。このように、記憶容量を増大さ
せると伝搬時間が増大してしまうという、以前の固有の
兼ね合いは解消される。
【０００４】
【発明の概要】発明はファーストインファーストアウト
記憶および情報パケットの出力に適合可能な情報記憶装
置である。詳しく述べると、発明は情報パケットを蓄え
るための複数個の記憶セルを含む記憶手段、記憶手段に
情報パケットを連続して伝達するための入力手段、およ
び少なくとも１つのクロック信号に応答して装置の動作
を制御するための制御手段を含む。複数個の記憶セルは
すべて制御手段に応答して、出力まで予め定められた順
序の複数個の記憶セルを介して情報パケットの直列歩進
（ｐｒｏｇｒｅｓｓｉｏｎ）を行なうように配列され
る。制御手段は記憶手段へ各情報パケットがそれぞれ連
続的に送出されると、それを装置の出力に最も近い複数
個の情報セルの空セルに向ける。
記憶および情報パケットの出力に適合可能な情報記憶装
置である。詳しく述べると、発明は情報パケットを蓄え
るための複数個の記憶セルを含む記憶手段、記憶手段に
情報パケットを連続して伝達するための入力手段、およ
び少なくとも１つのクロック信号に応答して装置の動作
を制御するための制御手段を含む。複数個の記憶セルは
すべて制御手段に応答して、出力まで予め定められた順
序の複数個の記憶セルを介して情報パケットの直列歩進
（ｐｒｏｇｒｅｓｓｉｏｎ）を行なうように配列され
る。制御手段は記憶手段へ各情報パケットがそれぞれ連
続的に送出されると、それを装置の出力に最も近い複数
個の情報セルの空セルに向ける。
【０００５】入力手段は記憶手段へ情報の並列反転表現
を与える。入力手段は出力から偶数番号づけされた複数
個の記憶されたセルに情報パケットの真の表現を送出す
るのに有効な方法で接続され、かつ出力から奇数番号づ
けされた複数個の記憶セルに情報パケットの反転された
表現を送出するのに有効に接続される。
を与える。入力手段は出力から偶数番号づけされた複数
個の記憶されたセルに情報パケットの真の表現を送出す
るのに有効な方法で接続され、かつ出力から奇数番号づ
けされた複数個の記憶セルに情報パケットの反転された
表現を送出するのに有効に接続される。
【０００６】制御手段は、次に先行する記憶セルからそ
れぞれの記憶セルへの情報パケットのシリアルな前進を
可能にする必須条件として、複数個の記憶セルのそれぞ
れ各々について、その記憶セルが空であることを判断
し、かつ次に先行の記憶セルが空でないことを判断す
る。さらに制御手段はそれぞれの記憶セルの各々につい
て、その記憶セルが空であることを判断し、次の先行の
記憶セルが空であることを判断し、かつ次の後続の記憶
セルが空でないことを判断し、それによって複数個の記
憶セル内の情報の積み重ねの最上部を判断し、結果とし
てそれぞれの情報パケットをそれぞれの記憶セルに送出
することを可能にしている。
れぞれの記憶セルへの情報パケットのシリアルな前進を
可能にする必須条件として、複数個の記憶セルのそれぞ
れ各々について、その記憶セルが空であることを判断
し、かつ次に先行の記憶セルが空でないことを判断す
る。さらに制御手段はそれぞれの記憶セルの各々につい
て、その記憶セルが空であることを判断し、次の先行の
記憶セルが空であることを判断し、かつ次の後続の記憶
セルが空でないことを判断し、それによって複数個の記
憶セル内の情報の積み重ねの最上部を判断し、結果とし
てそれぞれの情報パケットをそれぞれの記憶セルに送出
することを可能にしている。
【０００７】したがって、この発明の目的はファースト
インファーストアウト記憶および情報パケットの出力に
適合可能である情報記憶装置を提供することにある。
インファーストアウト記憶および情報パケットの出力に
適合可能である情報記憶装置を提供することにある。
【０００８】さらにこの発明の目的は記憶装置の出力に
最も近い空の記憶セルに直接的にデータ入力を行なう情
報記憶装置を提供することである。
最も近い空の記憶セルに直接的にデータ入力を行なう情
報記憶装置を提供することである。
【０００９】さらにこの発明の目的は、記憶装置を介す
る情報の伝搬時間の増加に関して悪影響を伴わない、記
憶セルの数によって容量を増加させることができる情報
記憶装置を提供することである。
る情報の伝搬時間の増加に関して悪影響を伴わない、記
憶セルの数によって容量を増加させることができる情報
記憶装置を提供することである。
【００１０】さらにこの発明の目的および特徴は発明の
好ましい実施例を例示している添付の図面を合わせて考
慮したとき、下記の明細書および前掲の請求項から明ら
かになるであろう。
好ましい実施例を例示している添付の図面を合わせて考
慮したとき、下記の明細書および前掲の請求項から明ら
かになるであろう。
【００１１】図１において、情報記憶装置１０は略ブロ
ック図において例示される。装置１０は複数個の記憶セ
ル１２、１４、１６、１８、２０からなる。点線によっ
て示されるように記憶セル１６および記憶セル１８の中
間には付加的な記憶セルを介在させてもよく、こうする
ことによりいかなる数の記憶セルの装置１０をも提供で
きる。
ック図において例示される。装置１０は複数個の記憶セ
ル１２、１４、１６、１８、２０からなる。点線によっ
て示されるように記憶セル１６および記憶セル１８の中
間には付加的な記憶セルを介在させてもよく、こうする
ことによりいかなる数の記憶セルの装置１０をも提供で
きる。
【００１２】各記憶セル１２、１４、１６、１８、２０
は複数個のバイトセルおよび関連のトラッキングセルか
らなる。記憶セル１２、１４、１６、１８、２０に関連
のバイトセルの数は装置１０内に記憶されることが要求
されるだろう情報パケットの長さによって異なってもよ
い。
は複数個のバイトセルおよび関連のトラッキングセルか
らなる。記憶セル１２、１４、１６、１８、２０に関連
のバイトセルの数は装置１０内に記憶されることが要求
されるだろう情報パケットの長さによって異なってもよ
い。
【００１３】例示の目的のため、図１は記憶セル１２、
１４、１６、１８、２０、１個につき２つのバイトセル
を有する装置１０を例示している。
１４、１６、１８、２０、１個につき２つのバイトセル
を有する装置１０を例示している。
【００１４】したがって、記憶セル１２はトラッキング
セル２２およびバイトセル２４、２６からなり、記憶セ
ル１６はトラッキングセル２８およびバイトセル３０、
３２からなり、記憶セル１６はトラッキングセル３４お
よびバイトセル３６、３８からなり、記憶セル１８はト
ラッキングセル４０およびバイトセル４２、４４からな
り、かつ記憶セル２０はトラッキングセル４６およびバ
イトセル４８、５０からなる。
セル２２およびバイトセル２４、２６からなり、記憶セ
ル１６はトラッキングセル２８およびバイトセル３０、
３２からなり、記憶セル１６はトラッキングセル３４お
よびバイトセル３６、３８からなり、記憶セル１８はト
ラッキングセル４０およびバイトセル４２、４４からな
り、かつ記憶セル２０はトラッキングセル４６およびバ
イトセル４８、５０からなる。
【００１５】各トラッキングセル２２、２８、３４、４
０、４６は論理モジュールおよびステータスモジュール
からなる。したがって、トラッキングセル２２は論理モ
ジュール５２およびステータスモジュール５４からな
り、トラッキングセル２８は論理モジュール５６および
ステータスモジュール５８からなり、トラッキングセル
３４は論理モジュール６０およびステータスモジュール
６２からなり、トラッキングセル４０は論理モジュール
６４およびステータスモジュール６６からなり、かつト
ラッキングセル４６は論理モジュール６８およびステー
タスモジュール７０からなる。
０、４６は論理モジュールおよびステータスモジュール
からなる。したがって、トラッキングセル２２は論理モ
ジュール５２およびステータスモジュール５４からな
り、トラッキングセル２８は論理モジュール５６および
ステータスモジュール５８からなり、トラッキングセル
３４は論理モジュール６０およびステータスモジュール
６２からなり、トラッキングセル４０は論理モジュール
６４およびステータスモジュール６６からなり、かつト
ラッキングセル４６は論理モジュール６８およびステー
タスモジュール７０からなる。
【００１６】それぞれの記憶セル１２、１４、１６、１
８、２０への入力は、それぞれのバイトセル２４、２
６、３０、３２、３６、３８、４２、４４、４８、５０
への各ビットの情報に対して並列入力ラインを介して実
行される。したがって、バイト１の情報は非反転データ
入力ラインＤＩＮ１および反転データ入力ラインＤＩＮ
１Ｌにより提供される。好ましくは、データ入力ライン
ＤＩＮ１Ｌにより提供される反転された入力はデータ出
力ラインＤＯＵＴ１、ＤＯＵＴ２において装置の出力か
ら奇数番号づけされた記憶セルに与えられ、かつ非反転
の入力は装置１０の出力から偶数番号づけされた記憶セ
ルにデータ入力ラインＤＩＮ１により提供される。
８、２０への入力は、それぞれのバイトセル２４、２
６、３０、３２、３６、３８、４２、４４、４８、５０
への各ビットの情報に対して並列入力ラインを介して実
行される。したがって、バイト１の情報は非反転データ
入力ラインＤＩＮ１および反転データ入力ラインＤＩＮ
１Ｌにより提供される。好ましくは、データ入力ライン
ＤＩＮ１Ｌにより提供される反転された入力はデータ出
力ラインＤＯＵＴ１、ＤＯＵＴ２において装置の出力か
ら奇数番号づけされた記憶セルに与えられ、かつ非反転
の入力は装置１０の出力から偶数番号づけされた記憶セ
ルにデータ入力ラインＤＩＮ１により提供される。
【００１７】このように、図１において、反転された入
力は反転データ入力ラインＤＩＮ１Ｌによって記憶セル
２０および１４に与えられ、かつ非反転の入力はデータ
入力ラインＤＩＮ１によって記憶セル１８、１６、およ
び１２に提供される。同様に、反転データ入力ラインＤ
ＩＮ２Ｌは記憶セル２０のバイトセル５０におよび記憶
セル１４のバイトセル３２に与えられ、非反転のデータ
入力ラインＤＩＮ２は記憶セル１８のバイトセル４４、
記憶セル１６のバイトセル３８、および記憶セル１２の
バイトセル２６に与えられる。様々な記憶セル１２、１
４、１６、１８、２０への入力はゲートによって制御さ
れている。このように、非反転データ入力ラインＤＩＮ
１はゲート７２、７４および７６によって制御され、反
転データ入力ラインＤＩＮ１Ｌはゲート７８および８０
によって制御され、非反転データ入力ラインＤＩＮ２は
ゲート８２、８４および８６によって制御され、かつ反
転データ入力ラインＤＩＮ２Ｌはゲート８８および９０
によって制御される。
力は反転データ入力ラインＤＩＮ１Ｌによって記憶セル
２０および１４に与えられ、かつ非反転の入力はデータ
入力ラインＤＩＮ１によって記憶セル１８、１６、およ
び１２に提供される。同様に、反転データ入力ラインＤ
ＩＮ２Ｌは記憶セル２０のバイトセル５０におよび記憶
セル１４のバイトセル３２に与えられ、非反転のデータ
入力ラインＤＩＮ２は記憶セル１８のバイトセル４４、
記憶セル１６のバイトセル３８、および記憶セル１２の
バイトセル２６に与えられる。様々な記憶セル１２、１
４、１６、１８、２０への入力はゲートによって制御さ
れている。このように、非反転データ入力ラインＤＩＮ
１はゲート７２、７４および７６によって制御され、反
転データ入力ラインＤＩＮ１Ｌはゲート７８および８０
によって制御され、非反転データ入力ラインＤＩＮ２は
ゲート８２、８４および８６によって制御され、かつ反
転データ入力ラインＤＩＮ２Ｌはゲート８８および９０
によって制御される。
【００１８】ＷＲＩＴＥ信号はＷＲＩＴＥライン９２、
９４、９６、９８および１００によって論理モジュール
５２、５６、６０、６４および６８に与えられる。論理
モジュール５２、５６、６０、６６、６８は全く同様に
動作するので、論理モジュール６０は全論理モジュール
５２、５６、６０、６４、６８の動作を代表するものと
して記述されるだろう。
９４、９６、９８および１００によって論理モジュール
５２、５６、６０、６４および６８に与えられる。論理
モジュール５２、５６、６０、６６、６８は全く同様に
動作するので、論理モジュール６０は全論理モジュール
５２、５６、６０、６４、６８の動作を代表するものと
して記述されるだろう。
【００１９】論理モジュール６０はＷＲＩＴＥライン９
６からＷＲＩＴＥ信号を受ける。論理モジュール６０は
またライン１０２を介してステータスモジュール５８か
ら記憶セル１４のステータスの表示を受け、ライン１０
４を介してステータスモジュール６６から記憶セル１８
のステータスに応じてステータス情報を受け、かつライ
ン１０６を介してステータスモジュール６２から記憶セ
ル１６のステータスに関するステータス情報を受ける。
論理モジュール６０が、記憶セル１６が空であること、
記憶セル１４が空であること、および記憶セル１８が情
報を含んでいることを判断すると、論理モジュール６０
はＷＲＩＴＥ信号が並列入力ラインＰＩＮ３を通過する
ことを認め、それによりゲート７４をゲートしかつデー
タ入力ラインＤＩＮ１がバイトセル３６に情報を渡すこ
とを認める。ＰＩＮ３はまたゲート８４をゲートし、そ
れによりデータ入力ラインＤＩＮ２がバイトセル３８に
情報を入れることを認める。さらに、ゲート１０８がゲ
ートされて、ＶＣＣがステータスモジュール６２に与え
られることを可能にし、それにより記憶セル１６は一杯
（ｆｕｌｌ）であることが示される。このようなやり方
で、論理モジュール６０は装置１０における情報パケッ
トの「積み重ねの最上部」を検査する。
６からＷＲＩＴＥ信号を受ける。論理モジュール６０は
またライン１０２を介してステータスモジュール５８か
ら記憶セル１４のステータスの表示を受け、ライン１０
４を介してステータスモジュール６６から記憶セル１８
のステータスに応じてステータス情報を受け、かつライ
ン１０６を介してステータスモジュール６２から記憶セ
ル１６のステータスに関するステータス情報を受ける。
論理モジュール６０が、記憶セル１６が空であること、
記憶セル１４が空であること、および記憶セル１８が情
報を含んでいることを判断すると、論理モジュール６０
はＷＲＩＴＥ信号が並列入力ラインＰＩＮ３を通過する
ことを認め、それによりゲート７４をゲートしかつデー
タ入力ラインＤＩＮ１がバイトセル３６に情報を渡すこ
とを認める。ＰＩＮ３はまたゲート８４をゲートし、そ
れによりデータ入力ラインＤＩＮ２がバイトセル３８に
情報を入れることを認める。さらに、ゲート１０８がゲ
ートされて、ＶＣＣがステータスモジュール６２に与え
られることを可能にし、それにより記憶セル１６は一杯
（ｆｕｌｌ）であることが示される。このようなやり方
で、論理モジュール６０は装置１０における情報パケッ
トの「積み重ねの最上部」を検査する。
【００２０】同様の方法で、論理モジュール６４は記憶
セル１８が装置１０における情報パケットの「積み重ね
の最上部」であるかどうかを確かめるため、ステータス
モジュール６２、ステータスモジュール６６、およびス
テータスモジュール７０を検査する。同様に、論理モジ
ュール５６は記憶セル１４が装置１０において情報パケ
ットの「積み重ねの最上部」であるかどうかを判断する
ため、ステータスモジュール５４、ステータスモジュー
ル５８、およびステータスモジュール６２を検査する。
論理モジュール５２は、一番上の記憶セル１２に関連し
ており、記憶セル１２が「積み重ねの最上部」であるか
どうかを判断するのにステータスモジュール５４、５８
を検査することのみを必要とし、同様に論理モジュール
６８は記憶セル２０が装置１０において情報パケットの
「積み重ねの最上部」であるかどうかを判断するためス
テータスモジュール７０および６６を検査することのみ
を必要とする。
セル１８が装置１０における情報パケットの「積み重ね
の最上部」であるかどうかを確かめるため、ステータス
モジュール６２、ステータスモジュール６６、およびス
テータスモジュール７０を検査する。同様に、論理モジ
ュール５６は記憶セル１４が装置１０において情報パケ
ットの「積み重ねの最上部」であるかどうかを判断する
ため、ステータスモジュール５４、ステータスモジュー
ル５８、およびステータスモジュール６２を検査する。
論理モジュール５２は、一番上の記憶セル１２に関連し
ており、記憶セル１２が「積み重ねの最上部」であるか
どうかを判断するのにステータスモジュール５４、５８
を検査することのみを必要とし、同様に論理モジュール
６８は記憶セル２０が装置１０において情報パケットの
「積み重ねの最上部」であるかどうかを判断するためス
テータスモジュール７０および６６を検査することのみ
を必要とする。
【００２１】それぞれのトラッキングセル２２、２８、
３４、４０、４６の各々がそのそれぞれの論理モジュー
ル５２、５６、６０、６４、６８によって「積み重ねの
最上部」の位置を検査し、それに続くデータ入力ライン
ＤＩＮ１、ＤＩＮ１Ｌ、ＤＩＮ２、ＤＩＮ２Ｌの（図１
には示さないが、情報パケット内に情報のバイトが付加
された場合にはいかなる付加的な並行入力についても）
ゲート動作を制御しているので、データは直接「積み重
ねの最上部」に、すなわち装置１０の出力に最も近い空
の記憶セルに入力されるだろう。
３４、４０、４６の各々がそのそれぞれの論理モジュー
ル５２、５６、６０、６４、６８によって「積み重ねの
最上部」の位置を検査し、それに続くデータ入力ライン
ＤＩＮ１、ＤＩＮ１Ｌ、ＤＩＮ２、ＤＩＮ２Ｌの（図１
には示さないが、情報パケット内に情報のバイトが付加
された場合にはいかなる付加的な並行入力についても）
ゲート動作を制御しているので、データは直接「積み重
ねの最上部」に、すなわち装置１０の出力に最も近い空
の記憶セルに入力されるだろう。
【００２２】ＲＥＡＤ信号は、ＲＥＡＤライン１１０に
より論理モジュール５６に、ＲＥＡＤライン１１２によ
り論理モジュール６０に、ＲＥＡＤライン１１４により
論理モジュール６４に、およびＲＥＡＤライン１１６に
より論理モジュール６８に与えられる。装置１０におい
て記憶セルから記憶セルに情報パケットを伝搬するため
のＲＥＡＤ機能の制御では、論理モジュール６０は記憶
セル１６は空であり、かつ記憶セル１４は情報を含んで
いることを確認するため、ライン１０２を介してステー
タスモジュール５８を検査し、かつライン１０６を介し
てステータスモジュール６２を検査するだろう。それら
２つの条件が満たされると、ＲＥＡＤ信号は直列入力ラ
インＳＩＮ３へ通過することが認められる。直列入力ラ
インＳＩＮ３におけるＲＥＡＤ信号はゲート１１８をゲ
ートしてバイトセル３０からバイトセル３６まで情報を
伝搬し、かつゲート１２０をゲートしてバイトセル３２
からバイトセル３８まで情報の伝搬を行なう。
より論理モジュール５６に、ＲＥＡＤライン１１２によ
り論理モジュール６０に、ＲＥＡＤライン１１４により
論理モジュール６４に、およびＲＥＡＤライン１１６に
より論理モジュール６８に与えられる。装置１０におい
て記憶セルから記憶セルに情報パケットを伝搬するため
のＲＥＡＤ機能の制御では、論理モジュール６０は記憶
セル１６は空であり、かつ記憶セル１４は情報を含んで
いることを確認するため、ライン１０２を介してステー
タスモジュール５８を検査し、かつライン１０６を介し
てステータスモジュール６２を検査するだろう。それら
２つの条件が満たされると、ＲＥＡＤ信号は直列入力ラ
インＳＩＮ３へ通過することが認められる。直列入力ラ
インＳＩＮ３におけるＲＥＡＤ信号はゲート１１８をゲ
ートしてバイトセル３０からバイトセル３６まで情報を
伝搬し、かつゲート１２０をゲートしてバイトセル３２
からバイトセル３８まで情報の伝搬を行なう。
【００２３】同様に、論理モジュール５６はＲＥＡＤラ
イン１１０からＲＥＡＤ信号を受け、かつもしステータ
スモジュール５４が記憶セル１２が満たされていること
を示し、かつステータスモジュール５８が記憶セル１４
が空であることを示しているなら、論理モジュール５６
はＲＥＡＤ信号が直列入力ラインＳＩＮ２へ通過するこ
とを可能にし、これは順に、ゲート１２２をゲートして
バイトセル２４からバイトセル３０までの情報の伝搬を
可能にし、かつゲート１２４をゲートしてバイトセル２
６からバイトセル３２まで情報の伝搬を可能にする。同
様に、論理モジュール６４はＲＥＡＤライン１１４から
ＲＥＡＤ信号を受け、かつもしステータスモジュール６
２が記憶セル１６が満たされていることを示し、かつス
テータスモジュール６６が記憶セル１８が空であること
を示しているなら、論理モジュール６４はＲＥＡＤ信号
が直列入力ラインＳＩＮ４へ通過することを可能にす
る。さらにＲＥＡＤ信号はゲート１２６をゲートしてバ
イトセル３６からバイトセル４２までの情報の伝搬を可
能にし、かつゲート１２８をゲートしてバイトセル３８
からバイトセル４４までの情報の伝搬を可能にする。論
理モジュール６８はＲＥＡＤライン１１６からＲＥＡＤ
信号を受け、かつもしステータスモジュール６６が記憶
セル１８が満たされていることを示し、かつステータス
モジュール７０が記憶セル２０が空であることを示して
いるなら、論理モジュール６８は直列入力ラインＳＩＮ
５へのＲＥＡＤ信号をゲートして、ゲート１３０がゲー
トすることを可能にし、バイトセル４２からバイトセル
４８までの情報の伝搬を行なう、かつゲート１３２をゲ
ートしてバイトセル４４からバイトセル５０まで情報の
伝搬を可能にする。
イン１１０からＲＥＡＤ信号を受け、かつもしステータ
スモジュール５４が記憶セル１２が満たされていること
を示し、かつステータスモジュール５８が記憶セル１４
が空であることを示しているなら、論理モジュール５６
はＲＥＡＤ信号が直列入力ラインＳＩＮ２へ通過するこ
とを可能にし、これは順に、ゲート１２２をゲートして
バイトセル２４からバイトセル３０までの情報の伝搬を
可能にし、かつゲート１２４をゲートしてバイトセル２
６からバイトセル３２まで情報の伝搬を可能にする。同
様に、論理モジュール６４はＲＥＡＤライン１１４から
ＲＥＡＤ信号を受け、かつもしステータスモジュール６
２が記憶セル１６が満たされていることを示し、かつス
テータスモジュール６６が記憶セル１８が空であること
を示しているなら、論理モジュール６４はＲＥＡＤ信号
が直列入力ラインＳＩＮ４へ通過することを可能にす
る。さらにＲＥＡＤ信号はゲート１２６をゲートしてバ
イトセル３６からバイトセル４２までの情報の伝搬を可
能にし、かつゲート１２８をゲートしてバイトセル３８
からバイトセル４４までの情報の伝搬を可能にする。論
理モジュール６８はＲＥＡＤライン１１６からＲＥＡＤ
信号を受け、かつもしステータスモジュール６６が記憶
セル１８が満たされていることを示し、かつステータス
モジュール７０が記憶セル２０が空であることを示して
いるなら、論理モジュール６８は直列入力ラインＳＩＮ
５へのＲＥＡＤ信号をゲートして、ゲート１３０がゲー
トすることを可能にし、バイトセル４２からバイトセル
４８までの情報の伝搬を行なう、かつゲート１３２をゲ
ートしてバイトセル４４からバイトセル５０まで情報の
伝搬を可能にする。
【００２４】このように、ＲＥＡＤ動作の間、各々それ
ぞれの論理モジュールは情報を受けとるためそのそれぞ
れの記憶セルの利用可能性を確実にするための検査を行
ない、さらに、上位の記憶セルから下位の記憶セルへの
バイトごとの情報の伝搬を可能にする前提条件として、
次のより高い記憶セルが与えるべき情報を含んでいるこ
とを検査する。
ぞれの論理モジュールは情報を受けとるためそのそれぞ
れの記憶セルの利用可能性を確実にするための検査を行
ない、さらに、上位の記憶セルから下位の記憶セルへの
バイトごとの情報の伝搬を可能にする前提条件として、
次のより高い記憶セルが与えるべき情報を含んでいるこ
とを検査する。
【００２５】発明の容易な理解を目的に、同じ構成要素
は様々な形状でも同じ参照数字により同一のものとみな
されるであろう。
は様々な形状でも同じ参照数字により同一のものとみな
されるであろう。
【００２６】図２はこの発明の好ましい実施例の電気的
略図である。図２において、代表的な装置１０は記憶セ
ル１２、１４、１６、および２０を有するものとして例
示される。各記憶セル１２、１４、１６、２０は複数個
のバイトセルおよび関連のトラッキングセルからなる。
例示の目的で、各記憶セル１２、１４、１６、２０につ
き２個のバイトセルが示されるが、しかし当業者によっ
て認められるように、より大きな情報パケットを収納す
るのに付加的なバイトセルを用いてもよい。このよう
に、記憶セル１２はバイトセル２４および２６ならびに
論理モジュール５２およびステータスモジュール５４を
含む関連のトラッキングセル２２を有する。記憶セル１
４はバイトセル３０および３２ならびに論理モジュール
５６およびステータスモジュール５８を含む関連のトラ
ッキングセル２８を有する。記憶セル１６はバイトセル
３６および３８ならびに論理モジュール６０およびステ
ータスモジュール６２を含む関連のトラッキングセル３
４を有する。記憶セル２０はバイトセル４８および５０
ならびに論理モジュール６８およびステータスモジュー
ル７０を含む関連のトラッキングセル４６を有する。
略図である。図２において、代表的な装置１０は記憶セ
ル１２、１４、１６、および２０を有するものとして例
示される。各記憶セル１２、１４、１６、２０は複数個
のバイトセルおよび関連のトラッキングセルからなる。
例示の目的で、各記憶セル１２、１４、１６、２０につ
き２個のバイトセルが示されるが、しかし当業者によっ
て認められるように、より大きな情報パケットを収納す
るのに付加的なバイトセルを用いてもよい。このよう
に、記憶セル１２はバイトセル２４および２６ならびに
論理モジュール５２およびステータスモジュール５４を
含む関連のトラッキングセル２２を有する。記憶セル１
４はバイトセル３０および３２ならびに論理モジュール
５６およびステータスモジュール５８を含む関連のトラ
ッキングセル２８を有する。記憶セル１６はバイトセル
３６および３８ならびに論理モジュール６０およびステ
ータスモジュール６２を含む関連のトラッキングセル３
４を有する。記憶セル２０はバイトセル４８および５０
ならびに論理モジュール６８およびステータスモジュー
ル７０を含む関連のトラッキングセル４６を有する。
【００２７】記憶セル１２は装置１０の積み重ねにおい
て第１の記憶セルであり、かつそれゆえ中間の記憶セル
１４、１６よりも僅かに異なった論理モジュール５２を
有する。同様に、記憶セル２０は装置１０の積み重ねに
おいて最終の記憶セルであり、他の記憶セル１２、１
４、１６とは異なった論理モジュール４６を有する。中
間の記憶セル１４、１６を参照して、特にまず最初に例
示のため記憶セル１４を参照すると、論理モジュール５
６はＮＡＮＤゲート１３４、インバータ１３６、および
ゲート１３８を含む並列入力論理回路を含んでいること
がわかる。同様に、直列入力ラインＳＩＮ２に関連する
ものはＮＡＮＤゲート１４０、インバータ１４２および
転送ゲート１４４である。ＮＡＮＤゲート１３４はステ
ータスモジュール５４に作動的に接続される入力１４６
を、ステータスモジュール６２に作動的に接続される入
力１４８を、およびステータスモジュール５８に作動的
に接続される入力１５０を受ける。もし各入力１４６、
１４８、１５０が論理レベル「１」であり、それにより
記憶セル１２が空であること、記憶セル１４が空である
こと、および記憶セル１６が空ではないことが示されれ
ば、ＮＡＮＤゲート１３６の出力はローになり、インバ
ータ１３６により反転され、かつ転送ゲート１３８をゲ
ートして並列入力信号ＰＩＮ２が転送ゲート１３８を介
して通過することを許容する。並列入力信号ＰＩＮ２は
このように転送ゲート７８をゲートして、データ入力ラ
インＤＩＮ１Ｌの反転を許容してバイトセル３０に情報
を入れ、転送ゲート８８をゲートして、データ入力ライ
ンＤＩＮ２Ｌの反転を許容してバイトセル３２に情報を
入れる。さらに転送ゲート１５２は並列入力信号ＰＩＮ
２によりゲートされて、ステータスモジュール５８が、
情報パケットが記憶セル１４に蓄えられていることを正
確に示すことができるように、ステータスモジュール５
８にＶＣＣを与える。
て第１の記憶セルであり、かつそれゆえ中間の記憶セル
１４、１６よりも僅かに異なった論理モジュール５２を
有する。同様に、記憶セル２０は装置１０の積み重ねに
おいて最終の記憶セルであり、他の記憶セル１２、１
４、１６とは異なった論理モジュール４６を有する。中
間の記憶セル１４、１６を参照して、特にまず最初に例
示のため記憶セル１４を参照すると、論理モジュール５
６はＮＡＮＤゲート１３４、インバータ１３６、および
ゲート１３８を含む並列入力論理回路を含んでいること
がわかる。同様に、直列入力ラインＳＩＮ２に関連する
ものはＮＡＮＤゲート１４０、インバータ１４２および
転送ゲート１４４である。ＮＡＮＤゲート１３４はステ
ータスモジュール５４に作動的に接続される入力１４６
を、ステータスモジュール６２に作動的に接続される入
力１４８を、およびステータスモジュール５８に作動的
に接続される入力１５０を受ける。もし各入力１４６、
１４８、１５０が論理レベル「１」であり、それにより
記憶セル１２が空であること、記憶セル１４が空である
こと、および記憶セル１６が空ではないことが示されれ
ば、ＮＡＮＤゲート１３６の出力はローになり、インバ
ータ１３６により反転され、かつ転送ゲート１３８をゲ
ートして並列入力信号ＰＩＮ２が転送ゲート１３８を介
して通過することを許容する。並列入力信号ＰＩＮ２は
このように転送ゲート７８をゲートして、データ入力ラ
インＤＩＮ１Ｌの反転を許容してバイトセル３０に情報
を入れ、転送ゲート８８をゲートして、データ入力ライ
ンＤＩＮ２Ｌの反転を許容してバイトセル３２に情報を
入れる。さらに転送ゲート１５２は並列入力信号ＰＩＮ
２によりゲートされて、ステータスモジュール５８が、
情報パケットが記憶セル１４に蓄えられていることを正
確に示すことができるように、ステータスモジュール５
８にＶＣＣを与える。
【００２８】ステータスモジュール５８は対になったイ
ンバータ記憶セル１５４を含み、かつ同様にバイトセル
３０は対になったインバータ記憶セル１５６を含み、か
つバイトセル３２は対になったインバータ記憶セル１５
８を含む。
ンバータ記憶セル１５４を含み、かつ同様にバイトセル
３０は対になったインバータ記憶セル１５６を含み、か
つバイトセル３２は対になったインバータ記憶セル１５
８を含む。
【００２９】このように、含まれる論理モジュール５６
およびステータスモジュール５８を伴って、トラッキン
グセル２８は装置１０における情報の「積み重ねの最上
部」を検査し、情報パケットのバイトを装置１０の出力
ＤＯＵＴ１、ＤＯＵＴ２に最も近い空の記憶セルに直接
的に、すなわち装置１０に蓄えられた情報の「積み重ね
の最上部」に直接的に送出することを可能にする。
およびステータスモジュール５８を伴って、トラッキン
グセル２８は装置１０における情報の「積み重ねの最上
部」を検査し、情報パケットのバイトを装置１０の出力
ＤＯＵＴ１、ＤＯＵＴ２に最も近い空の記憶セルに直接
的に、すなわち装置１０に蓄えられた情報の「積み重ね
の最上部」に直接的に送出することを可能にする。
【００３０】直列入力信号ＳＩＮ２は論理モジュール５
６によって、とりわけＮＡＮＤゲート１４０、それに関
連するインバータ１４２および転送ゲート１４４によっ
て制御される。ＮＡＮＤゲート１４０はステータスモジ
ュール５８に作動的に接続される入力１６０を受け、か
つステータスモジュール５４に作動的に接続される入力
１６２を受ける。両入力１６０、１６２が論理「１」で
あり、それにより記憶セル１２が情報を含んでおり、か
つ記憶セル１４が空であることが示されると、ＮＡＮＤ
ゲート１４０の出力はローとなり、インバータ１４２に
より反転され、かつ転送ゲート１４４をゲートして、直
列入力信号ＳＩＮ２の通過を許容し、ゲート１２２をゲ
ートして、バイトセル２４からバイトセル３０までの情
報の伝搬を可能にするようにする、かつまた転送ゲート
１２４をゲートし、バイトセル２６からバイトセル３２
までの情報の伝搬を可能にする。直列入力信号ＳＩＮ２
はまたステータスモジュール５４により示された「満た
された」ステータスをステータス５８に伝搬し、かつ情
報パケットが記憶セル１２から記憶セル１４まで伝搬さ
れたことを正確に示すため、転送ゲート１６４をゲート
する。
６によって、とりわけＮＡＮＤゲート１４０、それに関
連するインバータ１４２および転送ゲート１４４によっ
て制御される。ＮＡＮＤゲート１４０はステータスモジ
ュール５８に作動的に接続される入力１６０を受け、か
つステータスモジュール５４に作動的に接続される入力
１６２を受ける。両入力１６０、１６２が論理「１」で
あり、それにより記憶セル１２が情報を含んでおり、か
つ記憶セル１４が空であることが示されると、ＮＡＮＤ
ゲート１４０の出力はローとなり、インバータ１４２に
より反転され、かつ転送ゲート１４４をゲートして、直
列入力信号ＳＩＮ２の通過を許容し、ゲート１２２をゲ
ートして、バイトセル２４からバイトセル３０までの情
報の伝搬を可能にするようにする、かつまた転送ゲート
１２４をゲートし、バイトセル２６からバイトセル３２
までの情報の伝搬を可能にする。直列入力信号ＳＩＮ２
はまたステータスモジュール５４により示された「満た
された」ステータスをステータス５８に伝搬し、かつ情
報パケットが記憶セル１２から記憶セル１４まで伝搬さ
れたことを正確に示すため、転送ゲート１６４をゲート
する。
【００３１】図２、図３のより明確な理解を確実にする
ため、構成要素の詳細な識別は行なわないつもりであ
る。図１に関連して発明の好ましい実施例の詳細な説
明、および記憶セル１４の動作の詳細な説明に従った図
１および図２、図３との間のボックス識別の相関関係を
表わす図が与えられることで、当業者は図２、図３にお
いて例示されるこの発明の好ましい実施例の動作を容易
に理解することができるであろう。
ため、構成要素の詳細な識別は行なわないつもりであ
る。図１に関連して発明の好ましい実施例の詳細な説
明、および記憶セル１４の動作の詳細な説明に従った図
１および図２、図３との間のボックス識別の相関関係を
表わす図が与えられることで、当業者は図２、図３にお
いて例示されるこの発明の好ましい実施例の動作を容易
に理解することができるであろう。
【００３２】図４は図２、図３に例示したこの発明の好
ましい実施例の動作に関連する様々な信号を示すタイミ
ング略図である。図４において、クロック信号ＰＨ１、
ＰＨ２は逆位相を有する同期クロック信号である。ＷＲ
ＩＴＥ信号は装置１０のバイトセルに情報パケットを書
込むことが要求されるときはいつでも開始される。ＷＲ
ＩＴＥ信号は、クロック信号ＰＨ１が正になる（たとえ
ば、時間ｔ3 、ｔ7 、ｔ11における）とき、ＷＲＩＴＥ
信号がいつも開始され、かつクロック信号ＰＨ２がゼロ
なる（たとえば、時間ｔ5 、ｔ9 、ｔ13における）と
き、ＷＲＩＴＥ信号がゼロになるという点で、クロック
信号ＰＨ１およびクロック信号ＰＨ２は同期されてい
る。結果として、ＷＲＩＴＥ ＰＨ２信号は、図４のタ
イミング略図だけでなく、図２、図３の電気的略図によ
って示されるように、クロック信号ＰＨ２と同相であ
る。
ましい実施例の動作に関連する様々な信号を示すタイミ
ング略図である。図４において、クロック信号ＰＨ１、
ＰＨ２は逆位相を有する同期クロック信号である。ＷＲ
ＩＴＥ信号は装置１０のバイトセルに情報パケットを書
込むことが要求されるときはいつでも開始される。ＷＲ
ＩＴＥ信号は、クロック信号ＰＨ１が正になる（たとえ
ば、時間ｔ3 、ｔ7 、ｔ11における）とき、ＷＲＩＴＥ
信号がいつも開始され、かつクロック信号ＰＨ２がゼロ
なる（たとえば、時間ｔ5 、ｔ9 、ｔ13における）と
き、ＷＲＩＴＥ信号がゼロになるという点で、クロック
信号ＰＨ１およびクロック信号ＰＨ２は同期されてい
る。結果として、ＷＲＩＴＥ ＰＨ２信号は、図４のタ
イミング略図だけでなく、図２、図３の電気的略図によ
って示されるように、クロック信号ＰＨ２と同相であ
る。
【００３３】信号ＢＡ１、ＢＡ２、ＢＡ３はそれぞれ図
２、図３におけるステータスモジュール５４、５８、６
２の出力を示す。このように、図４においてより明確に
例示されるように、この発明の記憶セルは「積み重ね」
の底から満たされる、これはラインＢＡ２が正になる前
にラインＢＡ３が正になり、これは順に、ラインＢＡ１
が正になる前にラインＢＡ２が正になるためである。も
ちろん、図４においてさらに例示されるように、並列入
力信号は、「積み重ねの底」から順番にそれらそれぞれ
のトラッキングセルによって可能にされ、このため並列
入力信号ＰＩＮ３が並列入力信号ＰＩＮ２の可能に先立
って可能にされ、順番に並列入力信号ＰＩＮ２が並列入
力信号ＰＩＮ１の可能に先立って可能にされる。このよ
うに、並列入力信号ＰＩＮ３はラインＢＡ３において存
在する信号に影響し、並列入力信号ＰＩＮ２はラインＢ
Ａ２において存在する信号に影響し、かつ並列入力信号
ＰＩＮ１はラインＢＡ１における信号ラインに影響す
る。
２、図３におけるステータスモジュール５４、５８、６
２の出力を示す。このように、図４においてより明確に
例示されるように、この発明の記憶セルは「積み重ね」
の底から満たされる、これはラインＢＡ２が正になる前
にラインＢＡ３が正になり、これは順に、ラインＢＡ１
が正になる前にラインＢＡ２が正になるためである。も
ちろん、図４においてさらに例示されるように、並列入
力信号は、「積み重ねの底」から順番にそれらそれぞれ
のトラッキングセルによって可能にされ、このため並列
入力信号ＰＩＮ３が並列入力信号ＰＩＮ２の可能に先立
って可能にされ、順番に並列入力信号ＰＩＮ２が並列入
力信号ＰＩＮ１の可能に先立って可能にされる。このよ
うに、並列入力信号ＰＩＮ３はラインＢＡ３において存
在する信号に影響し、並列入力信号ＰＩＮ２はラインＢ
Ａ２において存在する信号に影響し、かつ並列入力信号
ＰＩＮ１はラインＢＡ１における信号ラインに影響す
る。
【００３４】装置１０の様々な記憶セルを介する情報の
伝搬に関連した様々な信号のタイミング略図を図５にお
いて例示する。装置１０を介しての情報の伝搬は同じク
ロック信号ＰＨ１、ＰＨ２によっている。ＲＥＡＤ信号
は、正となるＰＨ１（たとえば、時間ｔ1 、ｔ5 、ｔ9
において）と一致して開始され、かつ継続時間（ｄｕｒ
ａｔｉｏｎ ｓｐａｎｎｉｎｇ）ＰＨ１およびＰＨ２を
有し、ＮＡＮＤゲート１６６に与えられ、ＮＡＮＤゲー
ト１６６は第２の入力としてクロック信号ＰＨ２を有す
る。このようにＮＡＮＤゲート１６６は出力を発生し、
それはインバータ１６８によって反転されると、図５に
例示されるようなＲＥＡＤ ＰＨ２信号となる。ＲＥＡ
Ｄ ＰＨ２信号はステータスモジュール７０におけるゲ
ート１７０に与えられ、かつそれによってインバータペ
ア１７４の入力ノード１７２をゼロにする。次に連続的
に正となるクロック信号ＰＨ１は転送（トランスファ）
ゲート１７６をゲートし、それによりラインＢＡ４をゼ
ロにし、かつインバータ１７８のため論理「１」入力を
論理モジュール６８におけるＮＡＮＤゲート１８０に与
える。このように、この時点においてＮＡＮＤゲート１
８０はゲート１８２をゲートするため適切な入力を受
け、このため次の連続のクロック信号ＰＨ２が、記憶セ
ル１４の動作に関連して前に記述された方法で、ゲート
１８２を通過し記憶セル１６に蓄えられた情報を伝搬す
る。
伝搬に関連した様々な信号のタイミング略図を図５にお
いて例示する。装置１０を介しての情報の伝搬は同じク
ロック信号ＰＨ１、ＰＨ２によっている。ＲＥＡＤ信号
は、正となるＰＨ１（たとえば、時間ｔ1 、ｔ5 、ｔ9
において）と一致して開始され、かつ継続時間（ｄｕｒ
ａｔｉｏｎ ｓｐａｎｎｉｎｇ）ＰＨ１およびＰＨ２を
有し、ＮＡＮＤゲート１６６に与えられ、ＮＡＮＤゲー
ト１６６は第２の入力としてクロック信号ＰＨ２を有す
る。このようにＮＡＮＤゲート１６６は出力を発生し、
それはインバータ１６８によって反転されると、図５に
例示されるようなＲＥＡＤ ＰＨ２信号となる。ＲＥＡ
Ｄ ＰＨ２信号はステータスモジュール７０におけるゲ
ート１７０に与えられ、かつそれによってインバータペ
ア１７４の入力ノード１７２をゼロにする。次に連続的
に正となるクロック信号ＰＨ１は転送（トランスファ）
ゲート１７６をゲートし、それによりラインＢＡ４をゼ
ロにし、かつインバータ１７８のため論理「１」入力を
論理モジュール６８におけるＮＡＮＤゲート１８０に与
える。このように、この時点においてＮＡＮＤゲート１
８０はゲート１８２をゲートするため適切な入力を受
け、このため次の連続のクロック信号ＰＨ２が、記憶セ
ル１４の動作に関連して前に記述された方法で、ゲート
１８２を通過し記憶セル１６に蓄えられた情報を伝搬す
る。
【００３５】２つのクロック信号ＰＨ１、ＰＨ２のこの
ような使用により、それぞれの記憶セルのステータスモ
ジュールは、「積み重ね」において次の高位のセルから
それぞれの記憶セルまでのデータの伝搬より前にクリア
されることが確実となる。
ような使用により、それぞれの記憶セルのステータスモ
ジュールは、「積み重ね」において次の高位のセルから
それぞれの記憶セルまでのデータの伝搬より前にクリア
されることが確実となる。
【００３６】所与の詳細な図面および具体的な例が実験
の好ましい実施例の特徴を述べたが、それらは単に例示
することのみを目的とするものであり、発明の装置は明
確な詳細におよび開示された条件に限られるものでない
ことは理解されるであろう、かつさまざまな修正が前掲
の請求項によって定義されるような発明の精神から離れ
ない範囲で行なわれてよいことも理解されるであろう。
の好ましい実施例の特徴を述べたが、それらは単に例示
することのみを目的とするものであり、発明の装置は明
確な詳細におよび開示された条件に限られるものでない
ことは理解されるであろう、かつさまざまな修正が前掲
の請求項によって定義されるような発明の精神から離れ
ない範囲で行なわれてよいことも理解されるであろう。
【図１】この発明の好ましい実施例に従った情報記憶装
置の概要のブロック略図である。
置の概要のブロック略図である。
【図２】この発明の好ましい実施例に従った情報記憶装
置の電気的略図である。
置の電気的略図である。
【図３】この発明の好ましい実施例に従った情報記憶装
置の電気的略図である。
置の電気的略図である。
【図４】この発明の装置内への書込み情報に関するさま
ざまな信号を例示するタイミング図である。
ざまな信号を例示するタイミング図である。
【図５】この発明の装置を介して情報を伝搬するのに関
連する信号を例示するタイミング図である。
連する信号を例示するタイミング図である。
１２ 記憶セル １４ 記憶セル １６ 記憶セル １８ 記憶セル ２０ 記憶セル ２４ バイトセル ２６ バイトセル ３０ バイトセル ３２ バイトセル ３６ バイトセル ３８ バイトセル ４２ バイトセル ４４ バイトセル ４８ バイトセル ５０ バイトセル ２２ 追跡セル ２８ 追跡セル ３４ 追跡セル ４０ 追跡セル ４６ 追跡セル ５２ 論理モジュール ５６ 論理モジュール ６０ 論理モジュール ６４ 論理モジュール ６８ 論理モジュール １１８ ゲート １２０ ゲート １２２ ゲート １２４ ゲート １２６ ゲート １２８ ゲート １３０ ゲート １３２ ゲート
Claims (14)
- 【請求項１】 ファーストインファーストアウト記憶お
よび情報パケットの出力に適合可能な情報記憶装置であ
って、 前記情報を蓄えるための記憶装置を含み、 前記記憶手段は前記情報のパケットを蓄えるための複数
個の記憶セルを含み、 前記情報記憶装置は前記情報パケットを前記記憶装置に
連続的に送出するための入力手段と、 少なくとも１つのクロックされた信号に応答して装置の
動作を制御するための制御手段とをさらに含み、 前記複数個の記憶セルは前記制御手段に応答して出力に
予め定められた順序で前記複数個の記憶セルを介して前
記情報パケットの直列歩進（ｐｒｏｇｒｅｓｓｉｏｎ）
を行なうように配列され、 前記制御手段は、各前記情報パケットがそれぞれ前記し
たように連続的に送出されると、それを前記出力に最も
近い前記複数個の記憶セルの空セルに向ける装置。 - 【請求項２】 前記入力手段は前記情報の並列反転表現
を含み、かつ前記出力から偶数番号づけされた前記複数
個の記憶セルに前記情報パケットの真の表現の前記送出
を可能にするように接続され、さらに前記入力手段は前
記出力から奇数番号づけされた前記複数個の記憶セルに
前記情報パケットの反転表現の前記送出を可能にするよ
うに接続される、請求項１に記載の情報記憶装置。 - 【請求項３】 前記制御手段は、次の先行の記憶セルか
らそれぞれの記憶セルまで前記情報パケットの前記直列
歩進を可能化するのに必須条件として前記複数個の記憶
セルの各それぞれの記憶セルに対して、前記それぞれの
記憶セルが空であり、さらに前記複数個の記憶セルの前
記次の先行の記憶セルが空ではないことを判断する、請
求項１に記載の情報記憶装置。 - 【請求項４】 前記制御手段は、次の先行の記憶セルか
ら前記それぞれの記憶セルまで前記情報パケットの前記
直列歩進を可能化するのに必須条件として前記複数個の
記憶セルの各それぞれの記憶セルに対して、前記それぞ
れの記憶セルが空であり、さらに前記複数個の記憶セル
の前記次の先行の記憶セルが空ではないことを判断す
る、請求項２に記載の情報記憶装置。 - 【請求項５】 前記制御手段は、前記それぞれの記憶セ
ルへの前記送出を可能化するのに必須条件として前記複
数個の記憶セルの各それぞれの記憶セルに対して、前記
それぞれの記憶セルが空であることを確かめ、前記複数
個の記憶セルの次の先行の記憶セルが空であるまたは存
在しないことを確かめ、さらに前記複数個の記憶セルの
次の後続の記憶セルが空ではないまたは存在しないこと
を確かめる、請求項１に記載の情報記憶装置。 - 【請求項６】 前記制御手段は、前記それぞれの記憶セ
ルへの前記送出を可能化するのに必須条件として前記複
数個の記憶セルの各それぞれの記憶セルに対して、前記
それぞれの記憶セルが空であることを確かめ、前記複数
個の記憶セルの次の先行の記憶セルが空であるまたは存
在しないことを確かめ、さらに前記複数個の記憶セルの
次の後続の記憶セルが空ではないまたは存在しないこと
を確かめる、請求項２に記載の情報記憶装置。 - 【請求項７】 前記制御手段は、前記それぞれの記憶セ
ルへの前記送出を可能化するのに必須条件として前記複
数個の記憶セルの各それぞれの記憶セルに対して、前記
それぞれの記憶セルが空であることを確かめ、前記複数
個の記憶セルの次の先行の記憶セルが空であるまたは存
在しないことを確かめ、さらに前記複数個の記憶セルの
次の後続の記憶セルが空ではないまたは存在しないこと
を確かめる、請求項３に記載の情報記憶装置。 - 【請求項８】 前記制御手段は、前記それぞれの記憶セ
ルへの前記送出を可能化するのに必須条件として前記複
数個の記憶セルの各それぞれの記憶セルに対して、前記
それぞれの記憶セルが空であることを確かめ、前記複数
個の記憶セルの次の先行の記憶セルが空であるまたは存
在しないことを確かめ、さらに前記複数個の記憶セルの
次の後続の記憶セルが空ではないまたは存在しないこと
を確かめる、請求項４に記載の情報記憶装置。 - 【請求項９】 前記判断は第１のデジタル論理装置によ
り行なわれ、前記第１のデジタル論理装置は前記それぞ
れの記憶セルおよび前記次の先行の記憶セルからの判断
入力に応答して第１の論理出力を発生し、前記第１の論
理出力は第１のラインをゲートしてシフト−ゲート信号
が通過するのを許容しかつ前記次の先行の記憶セルから
前記それぞれの記憶セルまで前記直列歩進を可能化する
ためゲート手段をシフトする、請求項３に記載の情報記
憶装置。 - 【請求項１０】 前記確認は第２の論理装置により行な
われ、前記第２の論理装置は前記それぞれの記憶セル、
前記次の先行の記憶セル、および前記次の後続の記憶セ
ルからの確認入力に応答して第２の論理出力を発生し、
前記第２の論理出力は第２のラインをゲートして入力−
ゲート信号が通過するのを許容しかつ前記それぞれの記
憶セルに前記送出を可能化するため前記入力手段をゲー
トする、請求項５に記載の情報記憶装置。 - 【請求項１１】 前記判断は第１のデジタル論理装置に
より行なわれ、前記第１のデジタル論理装置は前記それ
ぞれの記憶セルおよび前記次の先行の記憶セルからの判
断入力に応答して第１の論理出力を発生し、前記第１の
論理出力は第１のラインをゲートしてシフト−ゲート信
号が通過するのを許容しかつ前記次の先行の記憶セルか
ら前記それぞれの記憶セルまで前記直列歩進を可能化す
るためゲート手段をシフトする、請求項４に記載の情報
記憶装置。 - 【請求項１２】 前記確認は第２の論理装置により行な
われ、前記第２の論理装置は前記それぞれの記憶セル、
前記次の先行の記憶セル、および前記次の後続の記憶セ
ルからの確認入力に応答して第２の論理出力を発生し、
前記第２の論理出力は第２のラインをゲートして入力−
ゲート信号が通過するのを許容しかつ前記それぞれの記
憶セルへの前記送出を可能化するために前記入力手段を
ゲートする、請求項６に記載の情報記憶装置。 - 【請求項１３】 前記確認は第２の論理装置により行な
われ、前記第２の論理装置は前記それぞれの記憶セル、
前記次の先行の記憶セル、および前記次の後続の記憶セ
ルからの確認入力に応答して第２の論理出力を発生し、
前記第２の論理出力は第２のラインをゲートして入力−
ゲート信号が通過するのを許容しかつ前記それぞれの記
憶セルへの前記送出を可能化するために前記入力手段を
ゲートする、請求項７に記載の情報記憶装置。 - 【請求項１４】 前記確認は第２の論理装置により行な
われ、前記第２の論理装置は前記それぞれの記憶セル、
前記次の先行の記憶セル、および前記次の後続の記憶セ
ルからの確認入力に応答して第２の論理出力を発生し、
前記第２の論理出力は第２のラインをゲートして入力−
ゲート信号が通過するのを許容しかつ前記それぞれの記
憶セルへの前記送出を可能化するために前記入力手段を
ゲートする、請求項８に記載の情報記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US528864 | 1990-05-25 | ||
| US07/528,864 US5095462A (en) | 1990-05-25 | 1990-05-25 | Fifo information storage apparatus including status and logic modules for each cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773662A true JPH0773662A (ja) | 1995-03-17 |
Family
ID=24107505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119871A Withdrawn JPH0773662A (ja) | 1990-05-25 | 1991-05-24 | 情報記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5095462A (ja) |
| EP (1) | EP0458433B1 (ja) |
| JP (1) | JPH0773662A (ja) |
| AT (1) | ATE169752T1 (ja) |
| DE (1) | DE69129956T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237219A (en) * | 1992-05-08 | 1993-08-17 | Altera Corporation | Methods and apparatus for programming cellular programmable logic integrated circuits |
| US6011740A (en) * | 1998-03-04 | 2000-01-04 | Xilinx, Inc. | Structure and method for providing additional configuration memories on an FPGA |
| US6097655A (en) * | 1998-04-03 | 2000-08-01 | International Business Machines Corporation | Pull through FIFO memory device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4151609A (en) * | 1977-10-11 | 1979-04-24 | Monolithic Memories, Inc. | First in first out (FIFO) memory |
| NL7713707A (nl) * | 1977-12-12 | 1979-06-14 | Philips Nv | Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met variabele ingang en vaste uitgang. |
| NL7713706A (nl) * | 1977-12-12 | 1979-06-14 | Philips Nv | Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met een variabele ingang en een variabele uitgang. |
| US4156288A (en) * | 1978-06-13 | 1979-05-22 | Sperry Rand Corporation | Asynchronous shift register with turnpike feature |
| US4296477A (en) * | 1979-11-19 | 1981-10-20 | Control Data Corporation | Register device for transmission of data having two data ranks one of which receives data only when the other is full |
| US4592019A (en) * | 1983-08-31 | 1986-05-27 | At&T Bell Laboratories | Bus oriented LIFO/FIFO memory |
| US4833655A (en) * | 1985-06-28 | 1989-05-23 | Wang Laboratories, Inc. | FIFO memory with decreased fall-through delay |
-
1990
- 1990-05-25 US US07/528,864 patent/US5095462A/en not_active Expired - Lifetime
-
1991
- 1991-02-12 DE DE69129956T patent/DE69129956T2/de not_active Expired - Fee Related
- 1991-02-12 EP EP91301102A patent/EP0458433B1/en not_active Expired - Lifetime
- 1991-02-12 AT AT91301102T patent/ATE169752T1/de not_active IP Right Cessation
- 1991-05-24 JP JP3119871A patent/JPH0773662A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| ATE169752T1 (de) | 1998-08-15 |
| EP0458433A3 (en) | 1993-01-27 |
| DE69129956T2 (de) | 1999-03-11 |
| EP0458433B1 (en) | 1998-08-12 |
| DE69129956D1 (de) | 1998-09-17 |
| US5095462A (en) | 1992-03-10 |
| EP0458433A2 (en) | 1991-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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