JPS59117619A - デ−タ転送処理装置 - Google Patents
デ−タ転送処理装置Info
- Publication number
- JPS59117619A JPS59117619A JP23054582A JP23054582A JPS59117619A JP S59117619 A JPS59117619 A JP S59117619A JP 23054582 A JP23054582 A JP 23054582A JP 23054582 A JP23054582 A JP 23054582A JP S59117619 A JPS59117619 A JP S59117619A
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- JP
- Japan
- Prior art keywords
- master
- cpu
- sub
- memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は、現金自動預金支払機（以下ＡＴＭという）等
のデータ転送技術に関連し、殊に本発明は、マスターＣ
Ｐ Ｕ （Ｃｅｎｔｒａ Ｉ Ｐｒｏｃｃｅｓ−ｉｎｇ
Ｕｎｉｔ ）の回路において各端末に対する各種デー
タの転送を制御するデータ転送処理装置に関する。
のデータ転送技術に関連し、殊に本発明は、マスターＣ
Ｐ Ｕ （Ｃｅｎｔｒａ Ｉ Ｐｒｏｃｃｅｓ−ｉｎｇ
Ｕｎｉｔ ）の回路において各端末に対する各種デー
タの転送を制御するデータ転送処理装置に関する。
〈発明の背景〉
例えば銀行の現金自動預金支払機において、マスターＣ
ＰＵは端末側の各スレーブＣＰＵの回路動作を管理して
いる。この種マスター／スレー ブ方式のシステムでは
、各端末との間のデータ転送をマスター側にて制御して
おり、これがためマスターＣＰＵの負担が大きく、処理
能力低下の原因となっている。またマスターＣＰＵと各
端末との間ではデータを高速伝送するため、マスター側
のメモリに対しデータを直接伝送するＤ Ｍ Ａ （Ｄ
ｉｒｅｃｔ ＭｅｍｏｒｙＡｃｃｅｓｓ ）の方式を採
用している。従って割込解析にかかるソフトオーバヘッ
ドが増え、マスターＣＰＵの処理能力が一層低下すると
共に、ソフトウェアが複雑となる。またマスターＣＰＵ
と各Ｉ １０ （Ｉｎｐｕｔ −０ｕｔｐｕｔ ）伝送
部との間にＤＭＡコントローラを設ける必要があるため
、回路の複雑化を招く。更にＩ／１０伝送部を増設する
毎にマスターＣＰＵのソフトウェアを変更する必要が生
じ、ソフトウェアの複雑化やマスターＣＰＵの処理能力
低下を一層促進する等、幾多の不利があった。
ＰＵは端末側の各スレーブＣＰＵの回路動作を管理して
いる。この種マスター／スレー ブ方式のシステムでは
、各端末との間のデータ転送をマスター側にて制御して
おり、これがためマスターＣＰＵの負担が大きく、処理
能力低下の原因となっている。またマスターＣＰＵと各
端末との間ではデータを高速伝送するため、マスター側
のメモリに対しデータを直接伝送するＤ Ｍ Ａ （Ｄ
ｉｒｅｃｔ ＭｅｍｏｒｙＡｃｃｅｓｓ ）の方式を採
用している。従って割込解析にかかるソフトオーバヘッ
ドが増え、マスターＣＰＵの処理能力が一層低下すると
共に、ソフトウェアが複雑となる。またマスターＣＰＵ
と各Ｉ １０ （Ｉｎｐｕｔ −０ｕｔｐｕｔ ）伝送
部との間にＤＭＡコントローラを設ける必要があるため
、回路の複雑化を招く。更にＩ／１０伝送部を増設する
毎にマスターＣＰＵのソフトウェアを変更する必要が生
じ、ソフトウェアの複雑化やマスターＣＰＵの処理能力
低下を一層促進する等、幾多の不利があった。
〈発明の目的〉
本発明は、上記の不利を一挙に解消するため、マスター
ＣＰＵの回路構成に改良を施こすこ俵によって、マスタ
ーＣ，Ｐ Ｕの処理能力を向上すると共に、ソフトウェ
アの複雑化を防止した新規なデータ転送処理装置を提供
することを目的とする。
ＣＰＵの回路構成に改良を施こすこ俵によって、マスタ
ーＣ，Ｐ Ｕの処理能力を向上すると共に、ソフトウェ
アの複雑化を防止した新規なデータ転送処理装置を提供
することを目的とする。
〈発明の構成および効果〉
上記目的を達成するため、本発明では、マスターＣＰＵ
の回路に各端末に対するデータの入出力を制御するサブ
ＣＰＵの回路を付加すると共に、マスターＣＰＵとサブ
ＣＰＵとはＦ Ｉ ＦＯ（Ｆｉｒｓｔ−Ｉｎ／Ｆｉｒｓ
ｔ−Ｏｕｔ ）方式のバッファ・メモリを介して接続す
るよう構成した。
の回路に各端末に対するデータの入出力を制御するサブ
ＣＰＵの回路を付加すると共に、マスターＣＰＵとサブ
ＣＰＵとはＦ Ｉ ＦＯ（Ｆｉｒｓｔ−Ｉｎ／Ｆｉｒｓ
ｔ−Ｏｕｔ ）方式のバッファ・メモリを介して接続す
るよう構成した。
本発明によれば、サブＣＰＵがデータの入出力を制御し
、而もマスターＣＰＵにおいて割込解析にかかるソフト
オーバヘッドが減るため、マスターＣＰＵの処理能力が
向上し、ソフトウェアの複雑化を防止できると共に、Ｉ
１０伝送部を増設に際し、マスターＣＰＵのソフトウェ
アの変更が不安となる等、発明目的を達成した効果を奏
する。
、而もマスターＣＰＵにおいて割込解析にかかるソフト
オーバヘッドが減るため、マスターＣＰＵの処理能力が
向上し、ソフトウェアの複雑化を防止できると共に、Ｉ
１０伝送部を増設に際し、マスターＣＰＵのソフトウェ
アの変更が不安となる等、発明目的を達成した効果を奏
する。
〈実施例の説明〉
第１図はＡＴＭのデータ伝送システムを示し、マスター
ＡＴＭＩは各端末とスレーブＡＴＭ２を介して接続され
、またセンタ装置に対し通信回線にてオンライン接続さ
れている。マスターＡＴＭｌは、第２図に示す如く、マ
スターＣＰＵ３およびメモリ４を含む主制御部５と、複
数のＩ１０伝送部６のデータ人出力動作を制御するサブ
ｃｐｕ７およびメモリ８を含むＩ１０制御部９と、セン
タ装置に対する通信回線を制御するサブＣＰＵＩＱおよ
びメモリ１１を含む回線制御部１２とから構成され、マ
ス９−ＣＰＵ３と各サブＣＰＵ７，１０との間はＦＩＦ
Ｏ回路１３．１４を介して接続されている。各ＦＩＦＯ
回路１３．１４は、ＦＩＦＯ方式の送信用メモリ・バッ
ファと受信用メモリ・バッファとを含み、実施例の各メ
モリ・バッファは１３２ケタ×８ビツトのデータをスト
アできる。
ＡＴＭＩは各端末とスレーブＡＴＭ２を介して接続され
、またセンタ装置に対し通信回線にてオンライン接続さ
れている。マスターＡＴＭｌは、第２図に示す如く、マ
スターＣＰＵ３およびメモリ４を含む主制御部５と、複
数のＩ１０伝送部６のデータ人出力動作を制御するサブ
ｃｐｕ７およびメモリ８を含むＩ１０制御部９と、セン
タ装置に対する通信回線を制御するサブＣＰＵＩＱおよ
びメモリ１１を含む回線制御部１２とから構成され、マ
ス９−ＣＰＵ３と各サブＣＰＵ７，１０との間はＦＩＦ
Ｏ回路１３．１４を介して接続されている。各ＦＩＦＯ
回路１３．１４は、ＦＩＦＯ方式の送信用メモリ・バッ
ファと受信用メモリ・バッファとを含み、実施例の各メ
モリ・バッファは１３２ケタ×８ビツトのデータをスト
アできる。
第３図は、上記マスターＡＴＭ１において、主制御部５
よりＩ１０制御部９のＩ１０伝送部６ヘデータ転送する
場合のマスターＣＰＵ３およびサブＣＰＵ７の制御フロ
ーを示す。
よりＩ１０制御部９のＩ１０伝送部６ヘデータ転送する
場合のマスターＣＰＵ３およびサブＣＰＵ７の制御フロ
ーを示す。
第３図のステップ２０において、まずマスターＣＰＵ３
はＦＩＦＯ回路１３の送信用メモリ・バッファへリセッ
ト信号を送出して、バッファの内容をクリアする。しか
る後、マスターｃｐｕ３は、ステップ２１において、Ｆ
ＩＦＯｌ路１３に路上３−タの転送を開始し、メモリ・
バッファへ一定の手順に基づきデータをストアする。そ
してデータの転送が完了すると、ステップ２２の判定が
＝ＹＥＳ”となり、つきのステップ２３へ移り、マスタ
ーＣＰＵ３はサブＣＰＵ７に対し送信完了を知らせる信
号を送出して、割込み処理を要求する。一方サブＣＰＵ
７の方では、この間独自の処理動作を実行しつつ割込み
要求に待機しているが、マスターＣ１’Ｕ ３からの割
込み要求を認識したとき、ステップ３０においてこの割
込みがＦＩＦＯ回路１３からのものか否かを検出する。
はＦＩＦＯ回路１３の送信用メモリ・バッファへリセッ
ト信号を送出して、バッファの内容をクリアする。しか
る後、マスターｃｐｕ３は、ステップ２１において、Ｆ
ＩＦＯｌ路１３に路上３−タの転送を開始し、メモリ・
バッファへ一定の手順に基づきデータをストアする。そ
してデータの転送が完了すると、ステップ２２の判定が
＝ＹＥＳ”となり、つきのステップ２３へ移り、マスタ
ーＣＰＵ３はサブＣＰＵ７に対し送信完了を知らせる信
号を送出して、割込み処理を要求する。一方サブＣＰＵ
７の方では、この間独自の処理動作を実行しつつ割込み
要求に待機しているが、マスターＣ１’Ｕ ３からの割
込み要求を認識したとき、ステップ３０においてこの割
込みがＦＩＦＯ回路１３からのものか否かを検出する。
そしてＦ Ｉ ＦＯ回路１３からの割込みであれば、ス
テップ３１の判定が’ＹＥＳ’″となり、つぎのステッ
プ３２において、サブＣＰＵ７はＦＩＦＯ回路１３の送
信用メモリ・バッファよりデータを読み出しつつメモリ
８にストアしてゆく。斯くてメモリ・バッファの内容が
空状態になるまでデータの読出しおよびメモリ８へのデ
ータストアを実行し、ステップ３３の「ＦＩＦＯ空か」
の判定が−ＹＥＳ”となったとき、ステップ３４におい
て、サブＣＰＵ７はマスターＣＰＵ３に対しデータ読取
完了を知らせる信号を送出し、割込み処理を要求する。
テップ３１の判定が’ＹＥＳ’″となり、つぎのステッ
プ３２において、サブＣＰＵ７はＦＩＦＯ回路１３の送
信用メモリ・バッファよりデータを読み出しつつメモリ
８にストアしてゆく。斯くてメモリ・バッファの内容が
空状態になるまでデータの読出しおよびメモリ８へのデ
ータストアを実行し、ステップ３３の「ＦＩＦＯ空か」
の判定が−ＹＥＳ”となったとき、ステップ３４におい
て、サブＣＰＵ７はマスターＣＰＵ３に対しデータ読取
完了を知らせる信号を送出し、割込み処理を要求する。
このサブｃｐｕ７の処理時間中、マスターＣＰＵ３は独
自の処理動作を実行しつつサブｃｐｕ７からの割込み要
求に待機しているが（ステップ２４）、前記データ読取
完了の割込みがあると、ステップ２５の判定が“’ＹＥ
Ｓ”となり、つぎのステップ２６でＦＩＦＯ回路１３か
らの割込みか否かを判定して、つぎの処理動作に− 移行する。
自の処理動作を実行しつつサブｃｐｕ７からの割込み要
求に待機しているが（ステップ２４）、前記データ読取
完了の割込みがあると、ステップ２５の判定が“’ＹＥ
Ｓ”となり、つぎのステップ２６でＦＩＦＯ回路１３か
らの割込みか否かを判定して、つぎの処理動作に− 移行する。
第４図は、Ｉ１０制御部９より主制御部５ヘデータ転送
する場合のサブＣＰＵ７およびマスターＣＰＵ３の制御
フローを示す。
する場合のサブＣＰＵ７およびマスターＣＰＵ３の制御
フローを示す。
第４図のステップ４０において、サブＣＰＵ７はＦＩＦ
Ｏ回路１３の受信用メモリ・バッファへリセット信号を
送り、バッファの内容をクリアする。しかる後、サブｃ
ｐｕ７は、ステップ４１においてＦＩＦＯ回路１３への
データ転送を開始して、メモリ・バッファへデータをス
トアする。データの転送完了により、ステップ４２の判
定が”ＹＥＳ”となり、つぎのステップ４３でサブＣＰ
Ｕ７はマスターＣＰＵ３に対し送信完了の割込みをかけ
る。この間マスターＣＰＵ３では、独自の処理動作を実
行しているが、サブＣＰＵ７からの割込み要求を認識し
たとき、ステップ５０においてこの割込みがＦＩＦＯ回
路１３からのものか否かを検出する。そしてステップ５
１の判定が” Ｙ Ｅ Ｓ”のとき、ステップ５２にお
いて、マスターＣＰＵ３はＦ Ｉ ＦＯ回路１３の受信
用メモリ・バッファの内容が空状態になるまで、データ
を読み出しつつメモリ４にストアしてゆく。斯くてステ
ップ５３の「ＦＩＦＯ空か」の判定が”ＹＥＳ”となっ
たとき、ステップ５４において、マスターＣＰＵ３はサ
ブＣＰＵ７に対しデータ読取完了の割込みをかける。こ
のマスターＣＰＵ３の処理時間中、サブＣＰＵ７は独自
の処理動作を実行しつつマスターＣＰＵ３からの割込み
要求に待機しているが（ステップ４４）、前記データ読
取完了の割込みがあると、ステップ４５が’ＹＥＳ”と
なり、つぎのステップ４６でＦＩＦＯ回路１３からの割
込みか否かを判定して、つぎの処理動作に移る。
Ｏ回路１３の受信用メモリ・バッファへリセット信号を
送り、バッファの内容をクリアする。しかる後、サブｃ
ｐｕ７は、ステップ４１においてＦＩＦＯ回路１３への
データ転送を開始して、メモリ・バッファへデータをス
トアする。データの転送完了により、ステップ４２の判
定が”ＹＥＳ”となり、つぎのステップ４３でサブＣＰ
Ｕ７はマスターＣＰＵ３に対し送信完了の割込みをかけ
る。この間マスターＣＰＵ３では、独自の処理動作を実
行しているが、サブＣＰＵ７からの割込み要求を認識し
たとき、ステップ５０においてこの割込みがＦＩＦＯ回
路１３からのものか否かを検出する。そしてステップ５
１の判定が” Ｙ Ｅ Ｓ”のとき、ステップ５２にお
いて、マスターＣＰＵ３はＦ Ｉ ＦＯ回路１３の受信
用メモリ・バッファの内容が空状態になるまで、データ
を読み出しつつメモリ４にストアしてゆく。斯くてステ
ップ５３の「ＦＩＦＯ空か」の判定が”ＹＥＳ”となっ
たとき、ステップ５４において、マスターＣＰＵ３はサ
ブＣＰＵ７に対しデータ読取完了の割込みをかける。こ
のマスターＣＰＵ３の処理時間中、サブＣＰＵ７は独自
の処理動作を実行しつつマスターＣＰＵ３からの割込み
要求に待機しているが（ステップ４４）、前記データ読
取完了の割込みがあると、ステップ４５が’ＹＥＳ”と
なり、つぎのステップ４６でＦＩＦＯ回路１３からの割
込みか否かを判定して、つぎの処理動作に移る。
第１図はＡＴＭのデータ伝送システムを示すブロック図
、第２図はマスターＡＴＭの回路構成を示すブロック図
、第３図および第４図はデータ転送処理におけるマスタ
ーＣＰＵおよびサブＣＰＵの制御動作を示すフローアヤ
ートである。 ３・・・・・・マスターｃＰＵ７・・−・・サブＣＰＵ
１３・・・・・・ＦＩＦＯ回路 特許出願人 立石電機株式会社 イｔ′−犬ｙ里へ ウヤ４−７ｉｉｒ
、第２図はマスターＡＴＭの回路構成を示すブロック図
、第３図および第４図はデータ転送処理におけるマスタ
ーＣＰＵおよびサブＣＰＵの制御動作を示すフローアヤ
ートである。 ３・・・・・・マスターｃＰＵ７・・−・・サブＣＰＵ
１３・・・・・・ＦＩＦＯ回路 特許出願人 立石電機株式会社 イｔ′−犬ｙ里へ ウヤ４−７ｉｉｒ
Claims (1)
- マスターＣＰＵの回路に各端末に対するデータの入出力
を制御するサブＣＰＵの回路を付加すると共に、マスタ
ーＣＰＵとサブＣＰＵとはＦ Ｉ ＦＯ方式のバッファ
・メモリを介して接続したデータ転送処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23054582A JPS59117619A (ja) | 1982-12-24 | 1982-12-24 | デ−タ転送処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23054582A JPS59117619A (ja) | 1982-12-24 | 1982-12-24 | デ−タ転送処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117619A true JPS59117619A (ja) | 1984-07-07 |
Family
ID=16909436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23054582A Pending JPS59117619A (ja) | 1982-12-24 | 1982-12-24 | デ−タ転送処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117619A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62152062A (ja) * | 1985-12-26 | 1987-07-07 | Nec Corp | 分散制御方式 |
| JPS63180164A (ja) * | 1987-01-21 | 1988-07-25 | Nec Corp | プログラム制御方式 |
| JPH04217059A (ja) * | 1990-02-27 | 1992-08-07 | Internatl Business Mach Corp <Ibm> | 共用知能メモリを介して結合された複数のプロセッサ間でメッセージを伝達するための機構 |
| JPH05205005A (ja) * | 1990-03-30 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | ロジック・シミュレーション・マシン用ホスト・インタフェース |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51100653A (ja) * | 1975-03-04 | 1976-09-06 | Nippon Telegraph & Telephone | |
| JPS56103729A (en) * | 1980-01-23 | 1981-08-19 | Nec Corp | Interface circuit for communication between processors |
| JPS56110169A (en) * | 1980-02-06 | 1981-09-01 | Fujitsu Ltd | Multiprocessor processing system |
| JPS56119559A (en) * | 1980-02-26 | 1981-09-19 | Nec Corp | Communication control device |
-
1982
- 1982-12-24 JP JP23054582A patent/JPS59117619A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51100653A (ja) * | 1975-03-04 | 1976-09-06 | Nippon Telegraph & Telephone | |
| JPS56103729A (en) * | 1980-01-23 | 1981-08-19 | Nec Corp | Interface circuit for communication between processors |
| JPS56110169A (en) * | 1980-02-06 | 1981-09-01 | Fujitsu Ltd | Multiprocessor processing system |
| JPS56119559A (en) * | 1980-02-26 | 1981-09-19 | Nec Corp | Communication control device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62152062A (ja) * | 1985-12-26 | 1987-07-07 | Nec Corp | 分散制御方式 |
| JPS63180164A (ja) * | 1987-01-21 | 1988-07-25 | Nec Corp | プログラム制御方式 |
| JPH04217059A (ja) * | 1990-02-27 | 1992-08-07 | Internatl Business Mach Corp <Ibm> | 共用知能メモリを介して結合された複数のプロセッサ間でメッセージを伝達するための機構 |
| JPH05205005A (ja) * | 1990-03-30 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | ロジック・シミュレーション・マシン用ホスト・インタフェース |
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