JPS62152062A

JPS62152062A - 分散制御方式

Info

Publication number: JPS62152062A
Application number: JP29439985A
Authority: JP
Inventors: Yasuhiro Watanabe; 康弘渡辺
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-26
Filing date: 1985-12-26
Publication date: 1987-07-07
Anticipated expiration: 2010-06-28
Also published as: JPH0760425B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は階層化された複数のプロセッサの制御手段に関
する。

特に、分散制御方式積プロセッサ電子交換機への利用に
適する。

〔概要〕

本発明は、上位プロセッサがバスを介して所望の下位プ
ロセッサと接続される分散制御方式において、上位プロセッサが下位プロセッサの状態に依存すること
なく下位プロセッサを管理できる手段と、上位プロセッ
サと下位プロセッサとの間で通信を行う手段とを設ける
ことにより、バス使用権を確立する制御線を不用にし、また処理能力
の劣るプロセッサによるシステム全体への処理能力への
影響を除去することができるようにしたものである。

〔従来の技術〕

従来例方式では、第２図に示すように、バス２３上に上
位プロセッサ１０と下位プロセッサ１１〜Ｉｎとが接続
され、またこのバス２３とは別にプロセッサ間通信要求
信号線２４および制御線２５が用意されており、プロセ
ッサ間の通信のためにバスを捕捉する以前にこの別線を
介して上位プロセッサ１０と下位プロセッサ１１〜ｌｎ
間で接続・確認動作を行い、これらの動作が終了した後
に、バスが特定プロセッサに利用されていた。

〔発明が解決しようとする問題点〕

このような従来例方式では、通信に用いられるバスのほ
かにバス使用権を得るための制御線が必要になる欠点が
あった。また、バス使用権を得るためにプロセッサ間の
手順が必要になり、各プロセッサのインタフェイスが複
雑になる欠点があった。また、複数の下位プロセッサか
ら同時にプロセッサ間通信要求信号が発生した場合に、
どの下位プロセッサからの通信要求であるかが判別しに
くい欠点があった。さらに、上位のプロセッサと下位の
プロセッサとの間で直接にデータ授受が行われるので、
処理能力の劣るプロセッサの速度でシステムの処理能力
が決定される欠点があった。

本発明はこのような欠点を除去するもので、バス使用権
が簡単な手段で確立されかつ処理能力の劣るプロセッサ
でシステムの処理能力が制約されない分散制御方式を提
供することを目的とする。

〔問題点を解決するための手段〕

本発明は、上位プロセッサと、これにバスを介して接続
される下位プロセッサとを備えた分散制御方式において
、上記上位プロセッサと上記バスとの間の第一経路を設
定する第一制御手段と、この第一経路を介して伝送され
る制御信号により上記下位プロセッサのうちの所望の下
位プロセッサと上記バスとの間に第二経路を設定し、こ
の設定後に上記第一経路を閉塞する第二制御手段と、上
記上位プロセッサと上記下位プロセッサとの間で授受さ
れるデータを一時記憶するメモリと、　上記第二経路を
介してこのメモリと上記上位プロセッサおよび上記所望
の下位プロセッサとの間のデータ授受を実行する第三制
御手段とを備えたことを特徴とする。

〔作用〕

第一制御手段で設定された第一経路を経由して所望の下
位プロセッサのバス占有権が確立すると、上位プロセッ
サからこの下位プロセッサへのデータがメモリに書込ま
れる。下位プロセッサはこの書込まれたデータを読み出
す間に、上位プロセッサは下位プロセッサとは独立した
動作を実行することができる。読み出し完了後に下位プ
ロセッサのバス占有権は解除される。また、下位プロセ
ッサから上位プロセッサへのデータ伝送もメモリを介し
て実行される。

〔実施例〕

以下、本発明実施例方式を図面に基づいて説明する。第
１図は本発明の実施例方式の構成を示すブロック構成図
である。上位プロセッサ１０は上位プロセッサバス２０
を介してバス制御回路３０に接続され、バス制御回路３
０の内部では、上位プロセッサバス２０は上位プロセッ
サ監視制御用バス２１の一端および通信用メモリ３１の
一端に接続され、また上位プロセッサ監視制御用バス２
１の他端および通信用メモリ３１の他端は下位プロセッ
サバス２２に接続され、下位プロセッサバス２２に第一
の下位プロセッサ１１、第二の下位プロセッサ１２、・
−１および第ｎの下位プロセッサ１ｎが接続される。第
ｉの下位プロセッサ１１では、下位プロセッサバス２２
とプロセッサ１ｉ２およびプロセッサバスインタフェイ
スｌｉｌ　とが接続される。

上位プロセッサ１０が下位プロセッサバス２２を使用許
可しない限り下位プロセッサバス２２は３ステート状態
にあり、どの下位プロセッサも下位プロセッサバス２２
を使用することができない。

さて、上位プロセッサ１０から第一の下位プロセッサ１
１へ情報を送出する場合には、上位プロセッサバス２０
および上位プロセッサ監視制御用バス２１および下位プ
ロセッサバス２２を経由して第一の下位プロセッサ１１
のプロセッサインクフェイス１１１に受信命令を送信し
、その後に上位プロセッサ監視制御用バス２１を閉塞し
、通信用メモリ３１へ情報内容を書き込む。一方、第一
の下位プロセッサ１１はプロセッサインクフェイス１１
１に上位プロセッサ１０からの受信命令を受けると、プ
ロセッサインクフェイス１１１から割込線１１３を介し
てプロセッサ１１２に割込が発生し、プロセッサ１１２
は通信の方向情報（この場合には上位プロセッサ１０か
ら第一の下位プロセッサ１１の方向）をプロセッサイン
クフェイス１１１から読み取り、通信用メモリ３１に上
位プロセッサｌＯからのデータが書込まれているかを確
認する動作に入る。一方、上位プロセッサ１０は上位プ
ロセッサ監視制御用バス２１を閉塞した後に通信用メモ
リ３１に必要なデータをすべて書込むと、上位プロセッ
サ１０は通信用メモリ３１のデータ読み出し情報を監視
する動作に移行する。このデータの読み出し速度は第一
の下位プロセッサ１１の処理能力に依存するが、上位プ
ロセッサバスｌＯは下位プロセッサバス２２が第一の下
位プロセッサ１１に占有されてから後は下位プロセッサ
バス２２と独立に動作できるので、下位プロセッサバス
２２とは無関係に処理を実行することができる。第一の
下位プロセッサ１１が上位プロセッサ１０からの情報を
すべて読み出した後に、上位プロセッサ１０は通信用メ
モリ３１の状態監視により読み出し終了を検知し、第一
の下位プロセッサ１１の下位プロセッサバス占有権（す
なわち、第一の下位プロセッサ１１への割込み）を解除
して初期状態に復帰する。

次に、第一の下位プロセッサ１１から上位プロセッサ１
０へ情報を送出する場合には、第一の下位プロセッサ１
１は送信要求フラグをプロセッサインクフェイス１１１
に指示する。一方、上位プロセッサ１０は周期的に第一
の下位プロセッサ１１から第ｎの下位プロセッサ１ｎま
での送信要求フラグを上位プロセッサ監視制御用バス２
１を介して監視しており、第一の下位プロセッサ１１の
送信要求フラグを確認すると、上位プロセッサバス２０
、上位プロセッサ監視制御用バス２１および下位プロセ
ッサバス２２を経由して第一の下位プロセッサ１１のプ
ロセッサインタフェイス１１１に送信命令を送信した後
に、上位プロセッサ監視制御用バス２１を閉塞する。上
位プロセッサ１０からの送信命令を受信したプロセッサ
インクフェイス１１１はプロセッサ１１２に対し割込ｖ
Ａ１１３を介して割込むと、プロセッサ１１２はプロセ
ッサインクフェイス１１１から通信の方向情報（この場
合には第一の下位プロセッサ１１から上位プロセッサ１
０の方向）を読み取り、第一の下位プロセッサ１１は通
信用メモリ３１にデータを書込む。

上位プロセッサ１０は上位プロセッサ監視制御用バス２
１を閉塞した後に通信用メモリ３１へのデータ書込み情
報を監視する動作に移行するが、データ書込み速度は第
一の下位プロセッサ１１の処理能力に依存するので、上
位プロセッサ１０は下位プロセッサバス２２を使用しな
い作業を行うことができる。

上位プロセッサ１０は通信用メモリ３１の状態監視によ
りデータ書込みを検知し、上位プロセッサバス２０を介
してデータを読み取り、その後に通信用メモリ３１の状
態監視によりデータをすべて読み出したことを判断し、
第一の下位プロセッサ１１の下位プロセッサバス占有権
（すなわち、第一の下位プロセッサ１１への割込み）を
解除して初期状態に復帰する。

〔発明の効果〕

本発明は以上説明したように、上位プロセッサと下位プ
ロセッサ間のバスの中間点にバス制御機能が設けられ、
さらに下位プロセッサ管理機能とプロセッサ間通信を行
う機能が設けられているので、プロセッサ間通信のため
の特別な信号線を削減でき、かつプロセッサ間通信を行
うための複雑な手順およびインクフェイス条件を簡単化
できる効果がある。また、複数の下位プロセッサが上位
プロセッサとのプロセッサ間通信を要求した場合の下位
プロセッサの選択は上位プロセッサに決定櫓があり、信
号の衝突を防ぐことができる効果がある。

さらに、階層化された複数のプロセッサを有する分散制
御形蓄積プログラム電子交換機では上位プログラムの処
理能力が交換接続時間を左右するが、本発明では、下位
プロセッサが下位プロセッサバスを使用している場合で
も上位プロセッサは下位プロセッサバスに関係しない処
理を実行することができるので、交換接続時間を短縮す
ることができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例方式の構成を示すブロック構成図
。第２図は従来例方式の構成を示すブロック構成図。１０・・・上位プロセッサ、１１〜１ｎ・・・下位プロ
セッサ、２０・・・上位プロセッサバス、２１・・・上
位プロセッサ監視制御用バス、２２・・・下位プロセッ
サバス、２４・・・プロセッサ間通信要求信号線、２５
・・・制御線、３０・・・バス制御回路、３１・・・通
信用メモリ、１１１・・・プロセッサインタフェイス、
１１２・・・プロセッサ、１１３・・・割込線。特許出願人　日本電気株式会社　へ代理人　　弁理士　井　出　直　孝゛　　　２従来例の
構成第２図

Claims

【特許請求の範囲】

（１）上位プロセッサと、これにバスを介して接続される下位プロセッサとを備えた分散制御方式において、上記上位プロセッサと上記バスとの間の第一経路を設定
する第一制御手段と、この第一経路を介して伝送される制御信号により上記下
位プロセッサのうちの所望の下位プロセッサと上記バス
との間に第二経路を設定し、この設定後に上記第一経路
を閉塞する第二制御手段と、上記上位プロセッサと上記
下位プロセッサとの間で授受されるデータを一時記憶す
るメモリと、上記第二経路を介してこのメモリと上記上
位プロセッサおよび上記所望の下位プロセッサとの間の
データ授受を実行する第三制御手段とを備えたことを特徴とする分散制御方式。