JP2000010758A - Ｆｉｆｏコントローラ - Google Patents
ＦｉｆｏコントローラInfo
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- JP2000010758A JP2000010758A JP10170031A JP17003198A JP2000010758A JP 2000010758 A JP2000010758 A JP 2000010758A JP 10170031 A JP10170031 A JP 10170031A JP 17003198 A JP17003198 A JP 17003198A JP 2000010758 A JP2000010758 A JP 2000010758A
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- JP
- Japan
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- fifo
- control unit
- pointer
- data group
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- Pending
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- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 低速ホストマイコンからのデータ群の送受信
を効率よく行うことができるＦＩＦＯコントローラを提
供する。 【解決手段】 ホストマイコン６により制御されるＦＩ
ＦＯメモリ１へのアクセスを行うＦＩＦＯコントローラ
２であって、ＦＩＦＯメモリ１のアドレスを制御するポ
インタ制御部５と、ポインタ制御部５にＦＩＦＯメモリ
１の残存容量を指示するフラグ制御部４を備え、送信時
のホストマイコン６の書き込みデータ群を前記ポインタ
制御部に設けた退避用ポインタレジスタにストアし、こ
のストアしたデータ群に基づきその再送信を自動的に行
うようにしたものである。
を効率よく行うことができるＦＩＦＯコントローラを提
供する。 【解決手段】 ホストマイコン６により制御されるＦＩ
ＦＯメモリ１へのアクセスを行うＦＩＦＯコントローラ
２であって、ＦＩＦＯメモリ１のアドレスを制御するポ
インタ制御部５と、ポインタ制御部５にＦＩＦＯメモリ
１の残存容量を指示するフラグ制御部４を備え、送信時
のホストマイコン６の書き込みデータ群を前記ポインタ
制御部に設けた退避用ポインタレジスタにストアし、こ
のストアしたデータ群に基づきその再送信を自動的に行
うようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明はＦＩＦＯ（ｆｉｒｓ
ｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）メモリへのアクセスを
行うＦＩＦＯコントローラに関するものである。
ｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）メモリへのアクセスを
行うＦＩＦＯコントローラに関するものである。
【０００２】
【従来の技術】近年、主に通信分野においては送受信デ
ータ群のデータレートの差異を吸収するためにＦＩＦＯ
メモリが使用されており、主として民生品において、Ｆ
ＩＦＯメモリへのアクセスはローコストな低速ホストマ
イコンから直接行われてきた。また、別の手段として、
このような低速アクセスを改善するために、システム上
にＤＭＡコントローラやＲＡＭを追加して使用されてき
ている。
ータ群のデータレートの差異を吸収するためにＦＩＦＯ
メモリが使用されており、主として民生品において、Ｆ
ＩＦＯメモリへのアクセスはローコストな低速ホストマ
イコンから直接行われてきた。また、別の手段として、
このような低速アクセスを改善するために、システム上
にＤＭＡコントローラやＲＡＭを追加して使用されてき
ている。
【０００３】以下、図面を参照しながら従来のＦＩＦＯ
コントローラの各例について説明する。
コントローラの各例について説明する。
【０００４】図３は従来のＦＩＦＯコントローラの一構
成例を示すブロック図、図４は従来のＦＩＦＯコントロ
ーラの他の構成例を示すブロック図である。なお、これ
ら各図に示す装置の同一部分については同一符号を用い
るものとする。図３に示すものは、ホストマイコン２
０、ＦＩＦＯコントローラ２１、ＦＩＦＯメモリ２２か
らなり、ＦＩＦＯメモリ２２のデータラインはＦＩＦＯ
コントローラ２１とホストマイコン２０に接続される。
この装置の受信時は受信した他ノードからのデータ群を
受信データとしてＦＩＦＯメモリ２２に格納し、この格
納されたデータ群は別途設けられた送受信制御部（図示
省略）の指示により、ホストマイコン２０によりホスト
読み出しデータとして読み出される。また、送信時はホ
ストマイコン２０からホスト書き込みデータをＦＩＦＯ
メモリ２２に書き込み、前記送受信制御部がＦＩＦＯコ
ントローラ２１を介して前記送信用に格納されたデータ
群を読み出して送信データとして送信する。
成例を示すブロック図、図４は従来のＦＩＦＯコントロ
ーラの他の構成例を示すブロック図である。なお、これ
ら各図に示す装置の同一部分については同一符号を用い
るものとする。図３に示すものは、ホストマイコン２
０、ＦＩＦＯコントローラ２１、ＦＩＦＯメモリ２２か
らなり、ＦＩＦＯメモリ２２のデータラインはＦＩＦＯ
コントローラ２１とホストマイコン２０に接続される。
この装置の受信時は受信した他ノードからのデータ群を
受信データとしてＦＩＦＯメモリ２２に格納し、この格
納されたデータ群は別途設けられた送受信制御部（図示
省略）の指示により、ホストマイコン２０によりホスト
読み出しデータとして読み出される。また、送信時はホ
ストマイコン２０からホスト書き込みデータをＦＩＦＯ
メモリ２２に書き込み、前記送受信制御部がＦＩＦＯコ
ントローラ２１を介して前記送信用に格納されたデータ
群を読み出して送信データとして送信する。
【０００５】ＦＩＦＯメモリ２２のアドレスラインおよ
びＲ／Ｗ制御ラインはＦＩＦＯコントローラ２１に接続
されている。また、このＦＩＦＯコントローラ２１には
ホストマイコン２０からのホストライトイネーブル信
号、ホストリードイネーブル信号が供給され、これによ
りホストマイコンからの要求を判断する。同時に前記送
受信制御部からの送受信部ライトイネーブル信号、送受
信部リードイネーブル信号が入力され、前記の送受信制
御が行われる。
びＲ／Ｗ制御ラインはＦＩＦＯコントローラ２１に接続
されている。また、このＦＩＦＯコントローラ２１には
ホストマイコン２０からのホストライトイネーブル信
号、ホストリードイネーブル信号が供給され、これによ
りホストマイコンからの要求を判断する。同時に前記送
受信制御部からの送受信部ライトイネーブル信号、送受
信部リードイネーブル信号が入力され、前記の送受信制
御が行われる。
【０００６】図４に示す装置は図３に示した装置にＤＭ
Ａコントローラ２３と外部メモリ２４を加えたものであ
り、その他の部分は前記装置と同様である。
Ａコントローラ２３と外部メモリ２４を加えたものであ
り、その他の部分は前記装置と同様である。
【０００７】この装置はＤＭＡコントローラ２３と外部
メモリ２４の追加によって、ホストマイコン２０からの
読み書きアクセス速度の改善を図ったものである。
メモリ２４の追加によって、ホストマイコン２０からの
読み書きアクセス速度の改善を図ったものである。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな構成、まず、図３に示す構成では、送信データ群が
送信先に受け入れられなかった場合は、再送するために
再びホストマイコンからＦＩＦＯメモリに対して書き込
みアクセスを行う必要があり、時間を要する。一方、受
信データ群に何らかのエラーが生じ、ＦＩＦＯメモリが
オーバーフローした場合、ＦＩＦＯメモリ中に既に正常
なデータ群が格納されていると、正常なデータ群とエラ
ーデータ群とを区別するために、ホストマイコンは一度
ＦＩＦＯメモリ中のすべてのデータ群を読み出しアクセ
スし、ホストマイコン側で、これらの判断を行わねばな
らないので、ホストマイコンに負荷がかかるという問題
点がある。また、図４に示す構成では、ある程度ホスト
マイコンからの読み書きアクセス速度は改善されるもの
の、やはり処理時間を要し、また、システムに新たにＤ
ＭＡコントローラ、外部メモリが必要になるのでコスト
アップになるという問題点がある。
うな構成、まず、図３に示す構成では、送信データ群が
送信先に受け入れられなかった場合は、再送するために
再びホストマイコンからＦＩＦＯメモリに対して書き込
みアクセスを行う必要があり、時間を要する。一方、受
信データ群に何らかのエラーが生じ、ＦＩＦＯメモリが
オーバーフローした場合、ＦＩＦＯメモリ中に既に正常
なデータ群が格納されていると、正常なデータ群とエラ
ーデータ群とを区別するために、ホストマイコンは一度
ＦＩＦＯメモリ中のすべてのデータ群を読み出しアクセ
スし、ホストマイコン側で、これらの判断を行わねばな
らないので、ホストマイコンに負荷がかかるという問題
点がある。また、図４に示す構成では、ある程度ホスト
マイコンからの読み書きアクセス速度は改善されるもの
の、やはり処理時間を要し、また、システムに新たにＤ
ＭＡコントローラ、外部メモリが必要になるのでコスト
アップになるという問題点がある。
【０００９】本発明は上記従来の問題点を解決するもの
であり、低速ホストマイコンからのデータ群の送受信を
効率よく行うことができるＦＩＦＯコントローラを提供
することを目的とする。
であり、低速ホストマイコンからのデータ群の送受信を
効率よく行うことができるＦＩＦＯコントローラを提供
することを目的とする。
【００１０】
【課題を解決するための手段】本発明のＦＩＦＯコント
ローラは、ＦＩＦＯメモリのアドレスを制御するポイン
タ制御部と、前記ポインタ制御部に前記ＦＩＦＯメモリ
の残存容量を指示するフラグ制御部を備え、送信時のホ
ストマイコンの書き込みデータ群を前記ポインタ制御部
に設けた退避用ポインタレジスタにストアし、このスト
アしたデータ群に基づきその再送信を自動的に行うよう
にしたものである。
ローラは、ＦＩＦＯメモリのアドレスを制御するポイン
タ制御部と、前記ポインタ制御部に前記ＦＩＦＯメモリ
の残存容量を指示するフラグ制御部を備え、送信時のホ
ストマイコンの書き込みデータ群を前記ポインタ制御部
に設けた退避用ポインタレジスタにストアし、このスト
アしたデータ群に基づきその再送信を自動的に行うよう
にしたものである。
【００１１】この発明によれば、低速ホストマイコンか
らのデータ群の送受信を無駄無く効率的に行うことが可
能となり、システム全体のスループット改善、ホストマ
イコン側の負荷低減を実現することができる。
らのデータ群の送受信を無駄無く効率的に行うことが可
能となり、システム全体のスループット改善、ホストマ
イコン側の負荷低減を実現することができる。
【００１２】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１３】図１は本発明のＦＩＦＯコントローラの一
実施の形態における構成を示すブロック図、図２は本発
明のＦＩＦＯコントローラの一実施の形態におけるポイ
ンタ制御部の構成を示すブロック図である。
実施の形態における構成を示すブロック図、図２は本発
明のＦＩＦＯコントローラの一実施の形態におけるポイ
ンタ制御部の構成を示すブロック図である。
【００１４】図１において、１はＦＩＦＯメモリ、２は
ＦＩＦＯコントローラで、アドレス発生部３、フラグ制
御部４、ＦＩＦＯメモリ１のアドレスを制御するポイン
タ制御部５から構成される。６はホストマイコンであ
る。このＦＩＦＯメモリ１のデータラインは別途設けら
れた送受信制御部（図示省略）およびホストマイコンバ
スを介してホストマイコン６と接続される。
ＦＩＦＯコントローラで、アドレス発生部３、フラグ制
御部４、ＦＩＦＯメモリ１のアドレスを制御するポイン
タ制御部５から構成される。６はホストマイコンであ
る。このＦＩＦＯメモリ１のデータラインは別途設けら
れた送受信制御部（図示省略）およびホストマイコンバ
スを介してホストマイコン６と接続される。
【００１５】以下、その動作を説明する。まず、受信時
においては受信した他ノードからのデータ群をＦＩＦＯ
メモリ１に格納し、格納されたデータ群をホストマイコ
ン６がホスト読み出しデータとして読み出す。送信時に
おいてはホストマイコン６がホストマイコンバスを介し
てホスト書き込みデータをＦＩＦＯメモリ３に書き込
み、送受信制御部が送信用に格納されたデータ群を読み
出す。
においては受信した他ノードからのデータ群をＦＩＦＯ
メモリ１に格納し、格納されたデータ群をホストマイコ
ン６がホスト読み出しデータとして読み出す。送信時に
おいてはホストマイコン６がホストマイコンバスを介し
てホスト書き込みデータをＦＩＦＯメモリ３に書き込
み、送受信制御部が送信用に格納されたデータ群を読み
出す。
【００１６】ＦＩＦＯメモリ１のアドレスラインはアド
レス発生部３に接続され、アドレス発生部３はポインタ
制御部５と接続され、これにより制御される。また、ポ
インタ制御部５にはホストマイコンバスからのライトイ
ネーブル信号、リードイネーブル信号が接続され、ホス
トマイコンからの要求を判断する。同時にポインタ制御
部５には前記送受信制御部からのライトイネーブル信
号、リードイネーブル信号、受信データのパリティ判別
信号、送信データ群が送信先に受け入れられたかを示す
アクノリッジ信号が入力される。
レス発生部３に接続され、アドレス発生部３はポインタ
制御部５と接続され、これにより制御される。また、ポ
インタ制御部５にはホストマイコンバスからのライトイ
ネーブル信号、リードイネーブル信号が接続され、ホス
トマイコンからの要求を判断する。同時にポインタ制御
部５には前記送受信制御部からのライトイネーブル信
号、リードイネーブル信号、受信データのパリティ判別
信号、送信データ群が送信先に受け入れられたかを示す
アクノリッジ信号が入力される。
【００１７】フラグ制御部４はＥｍｐｔｙ、Ｆｕｌｌ、
ＡｌｍｏｓｔＦｕｌｌ、ＡｌｍｏｓｔＥｍｐｔｙなどの
ＦＩＦＯメモリ１の残存容量を示し、これに応じてポイ
ンタデータがポインタ制御部５から入力される。
ＡｌｍｏｓｔＦｕｌｌ、ＡｌｍｏｓｔＥｍｐｔｙなどの
ＦＩＦＯメモリ１の残存容量を示し、これに応じてポイ
ンタデータがポインタ制御部５から入力される。
【００１８】ポインタ制御部５は図２に示すように、フ
ラグ発生用の減算器７、ライトポインタ用レジスタ８、
リードポインタ用レジスタ９、待避ライトポインタ用レ
ジスタ１０、待避リードポインタ用レジスタ１１、セレ
クタ１２、セレクタ１３、ライトポインタ用加算器１
４、リードポインタ用加算器１５、および再送信を制限
する回数や時間を示す再送制限レジスタ１６からなって
おり、次のように動作する。
ラグ発生用の減算器７、ライトポインタ用レジスタ８、
リードポインタ用レジスタ９、待避ライトポインタ用レ
ジスタ１０、待避リードポインタ用レジスタ１１、セレ
クタ１２、セレクタ１３、ライトポインタ用加算器１
４、リードポインタ用加算器１５、および再送信を制限
する回数や時間を示す再送制限レジスタ１６からなって
おり、次のように動作する。
【００１９】送信時はホストマイコン６からデータ群の
書き込みを開始する時に、ライトポインタ用レジスタ８
の値を待避ライトポインタ用レジスタ１０にストアす
る。一方、ライトポインタ用レジスタ８はライトポイン
タ用加算器１４によってホストマイコン６からのライト
イネーブル信号がアサートする毎にインクリメントして
いく。リードポインタ用レジスタ９はリードポインタ用
加算器１５によって送受信制御部からのリードイネーブ
ル信号がアサートする毎にインクリメントしていく。こ
の送信データ群が送信先に受け入れられたかどうかは送
受信制御部からのアクノリッジ信号によって判断する。
受け入れられられなかった場合は、待避リードポインタ
用レジスタ１１に、待避ライトポインタ用レジスタ１０
の値をロードし、再送制限レジスタ１６の値を参照して
自動的に再送を行う。
書き込みを開始する時に、ライトポインタ用レジスタ８
の値を待避ライトポインタ用レジスタ１０にストアす
る。一方、ライトポインタ用レジスタ８はライトポイン
タ用加算器１４によってホストマイコン６からのライト
イネーブル信号がアサートする毎にインクリメントして
いく。リードポインタ用レジスタ９はリードポインタ用
加算器１５によって送受信制御部からのリードイネーブ
ル信号がアサートする毎にインクリメントしていく。こ
の送信データ群が送信先に受け入れられたかどうかは送
受信制御部からのアクノリッジ信号によって判断する。
受け入れられられなかった場合は、待避リードポインタ
用レジスタ１１に、待避ライトポインタ用レジスタ１０
の値をロードし、再送制限レジスタ１６の値を参照して
自動的に再送を行う。
【００２０】受信時は送受信制御部からの受信データ群
が入力開始される時に、ライトポインタ用レジスタ８の
値を待避ライトポインタ用レジスタ１０にストアする。
受信データに誤りがあり、その受信データのパリティ信
号がアサートした場合や、ＦＩＦＯメモリ１がオーバー
フローして受信データ群の全データをＦＩＦＯメモリ１
に格納できない場合は、ライトポインタ用レジスタ８に
待避ライトポインタ用レジスタ１０の値をロードして、
意味の無い受信データを消去する。
が入力開始される時に、ライトポインタ用レジスタ８の
値を待避ライトポインタ用レジスタ１０にストアする。
受信データに誤りがあり、その受信データのパリティ信
号がアサートした場合や、ＦＩＦＯメモリ１がオーバー
フローして受信データ群の全データをＦＩＦＯメモリ１
に格納できない場合は、ライトポインタ用レジスタ８に
待避ライトポインタ用レジスタ１０の値をロードして、
意味の無い受信データを消去する。
【００２１】以上のように本実施の形態によれば、バス
アクセスが低速ホストマイコンにより行われ、送信時に
再送する必要が出てきても、ＦＩＦＯメモリに格納され
たデータ群を自動的に制限された回数、制限された時間
内に送信することができ、ホストマイコンのアクセス回
数を減らすことができる。また、受信時も受信データ群
にエラーが生じたり、ＦＩＦＯメモリが物理的にオーバ
ーフローしても、ＦＩＦＯメモリ中には不完全なデータ
が残ること無く、自動的にクリアされるので、常にホス
トマイコンは正常なデータ群を読み取ることが可能にな
りホストマイコン側の負荷を減らすことができる。
アクセスが低速ホストマイコンにより行われ、送信時に
再送する必要が出てきても、ＦＩＦＯメモリに格納され
たデータ群を自動的に制限された回数、制限された時間
内に送信することができ、ホストマイコンのアクセス回
数を減らすことができる。また、受信時も受信データ群
にエラーが生じたり、ＦＩＦＯメモリが物理的にオーバ
ーフローしても、ＦＩＦＯメモリ中には不完全なデータ
が残ること無く、自動的にクリアされるので、常にホス
トマイコンは正常なデータ群を読み取ることが可能にな
りホストマイコン側の負荷を減らすことができる。
【００２２】
【発明の効果】以上のように本発明によれば、送信時の
従来のような再書き込みアクセスがなくなるので再送信
回数が削減されると共に、受信時のホストマイコンの負
荷の削減等が可能となり、低速ホストマイコンによるデ
ータ群の送受信を効率よく行うことができるという有利
な効果が得られる。
従来のような再書き込みアクセスがなくなるので再送信
回数が削減されると共に、受信時のホストマイコンの負
荷の削減等が可能となり、低速ホストマイコンによるデ
ータ群の送受信を効率よく行うことができるという有利
な効果が得られる。
【図１】本発明のＦＩＦＯコントローラの一実施の形態
における構成を示すブロック図
における構成を示すブロック図
【図２】本発明のＦＩＦＯコントローラの一実施の形態
におけるポインタ制御部の構成を示すブロック図
におけるポインタ制御部の構成を示すブロック図
【図３】従来のＦＩＦＯコントローラの一構成例を示す
ブロック図
ブロック図
【図４】従来のＦＩＦＯコントローラの他の構成例を示
すブロック図
すブロック図
１ ＦＩＦＯメモリ ２ ＦＩＦＯコントローラ ３ アドレス発生部 ４ フラグ制御部 ５ ポインタ制御部 ６ ホストマイコン ７ フラグ発生用減算器 ８ ライトポインタ用レジスタ ９ リードポインタ用レジスタ １０ 待避ライトポインタ用レジスタ １１ 待避リードポインタ用レジスタ １２ セレクタ １３ セレクタ １４ ライトポインタ用加算器 １５ リードポインタ用加算器 １６ 再送制限レジスタ
Claims (2)
- 【請求項１】 ホストマイコンにより制御されるＦＩＦ
Ｏメモリへのアクセスを行うＦＩＦＯコントローラであ
って、ＦＩＦＯメモリのアドレスを制御するポインタ制
御部と、前記ポインタ制御部に前記ＦＩＦＯメモリの残
存容量を指示するフラグ制御部を備え、送信時のホスト
マイコンの書き込みデータ群を前記ポインタ制御部に設
けた退避用ポインタレジスタにストアし、このストアし
たデータ群に基づきその再送信を自動的に行うようにし
たことを特徴とするＦＩＦＯコントローラ。 - 【請求項２】 ホストマイコンにより制御されるＦＩＦ
Ｏメモリへのアクセスを行うＦＩＦＯコントローラであ
って、ＦＩＦＯメモリのアドレスを制御するポインタ制
御部と、前記ポインタ制御部に前記ＦＩＦＯメモリの残
存容量を指示するフラグ制御部を備え、受信時の書き込
み受信データ群を前記ポインタ制御部に設けた退避用ポ
インタレジスタにストアし、ＦＩＦＯメモリのオーバー
フロー等の異常時、このストアしたデータ群をロードし
て意味のない受信データを消去するようにしたことを特
徴とするＦＩＦＯコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10170031A JP2000010758A (ja) | 1998-06-17 | 1998-06-17 | Ｆｉｆｏコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10170031A JP2000010758A (ja) | 1998-06-17 | 1998-06-17 | Ｆｉｆｏコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000010758A true JP2000010758A (ja) | 2000-01-14 |
Family
ID=15897332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10170031A Pending JP2000010758A (ja) | 1998-06-17 | 1998-06-17 | Ｆｉｆｏコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000010758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270469A (ja) * | 2005-03-24 | 2006-10-05 | Fujitsu Ltd | 通信データ制御装置 |
-
1998
- 1998-06-17 JP JP10170031A patent/JP2000010758A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270469A (ja) * | 2005-03-24 | 2006-10-05 | Fujitsu Ltd | 通信データ制御装置 |
| JP4606216B2 (ja) * | 2005-03-24 | 2011-01-05 | 富士通セミコンダクター株式会社 | 通信データ制御装置 |
| US8024495B2 (en) | 2005-03-24 | 2011-09-20 | Fujitsu Semiconductor Limited | Communication data controller |
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