JPS6261497A - デ−タ伝送回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の関連する技術分野 本発明は、クロック制御される、方向に依存して作動す
るリング回線網を介して互いに接続された制御装置間の
データ信号の伝送回路装置であって、前記制御装置が例
えばデータ交換システムの制御装置により構成されてお
り、リングｌ１ｌｉｌ線網を介して制御装置から制御装
置へと各々これらの制′４Ｂ装置を送信可能状態に制御
する送信可能信号を伝送可能であり、この送信可能信号
をさらに発生する前に、制御装置に各々所属する発信装
置が、各制御装置から送信すべきデータ信号を、少なく
くとも１つの所望の制御装置を示す受信アドレスと、送
信機としての各制御装置を示す送信アドレスといっしょ
にリング回線網に送出する回路装置に関する。

従来技術 上記の形式の回路装置は既に公知である（ドイツ連邦共
和国特許出願公開第３１３６５８６号公報）、この公知
の回路装置は受信制御装置と送信制御装置と作動制御装
置とから成る送信機装置を有する。送信過程の開始のた
めに送信機装置が受信および送信制御装置と作動制御装
置とを用いて伝送すべきデータを１つのデータ信号ブ１
１ツクにまとめ、その際本来のデータ信号に受信アドレ
スと送信アドレスとが付加される。このデータ信号ブロ
ックは送信可能信号の到来に引続いて、送信可能信号が
リング回線網にさらに送られる前に送出される。送信記
装置の回路技術上の具体的構成は上記公知公報には詳し
くは説明されていない。

発明が解決しようとする問題点 本発明の課題は、冒頭に述べた形式の送信機装置の回路
装置において、送信機装置に既に存在しているデータ信
号ブロックに、リング回線網を介してデータ信号ブロッ
クを伝送する前に、付加情報を僅かな回路技術上のコス
トで付加することができるようにし、且つ同時に個々の
制御装置とリング回線網との間の速度整合を行なえるよ
うにすることにある。

問題点を解決するための手段 この課題は本発明によれば冒頭に述べた形式の回路装置
において次の構成とすることにより解決される、即ち各
送信装置が１つの信号処理装置を備えており、この信号
処理装置が、所属の制御装置から送出すべきデータ信号
を少なくとも１つの受信機アドレスと送信機アドレスと
を付加した上で少なくとも１つのデータ信号ブロックに
まとめ、該データ信号ブロックは所定数のビットから成
る少なくとも１つのデータ信号ワードから成り、各信号
処理装置に、まとめられたデータ信号ブロックのワード
毎での受信のための多数のメモリセルを有する読み／書
きメモリを備えた送信バッファ装置が後置接続されてお
り、前記読み／書きメモリに計数装置が接続されており
、これらの計数装置は、一方では、所定の初期状態から
出発して信号処理装置の動作速度に相応する書込みクロ
ックと共に変化する計数値に基づいてデータ信号ブロッ
クをワード毎に受信するために、前記のメモリセルを連
続的にアドレス指定し且つ各データ信号ブロック長によ
り予め定められた計数値に固定保持され、他方では、送
信可能信号が受信されて前記初期計数値からリング回線
網の動作速度に相応する読出しクロックにより所定の計
数状態まで計数値の連続的な変化によって、読み／書き
メモリの記憶セルに記憶されているデータ信号ブロック
のワード毎での読出しを可能にし、読み／書きメモリに
レジスタが後置接続されており、このレジスタがデータ
信号ワードの受信のための記憶場所の他に付加的に個々
のデータ信号ワードに付加されている付加情報のための
記憶場所を備えており、付加情報は前記計数装置の計数
値から導出される構成とする。

計数装置に対する回路技術上のコストは次のような構成
により僅かにすることができる。即ち、計数装置が８込
み／読出しカウンタとコンテントカウンタとから構成さ
れており、前記書込み／読出しカウンタはデータ信号ブ
ロックのワード毎での書込みまたは読出しのために所定
の初期値から出発して読み／＠きメモリに所属のメモリ
セルの連続的にアドレス指定し、前記初期値によってデ
ータ信号ブロックの開始を示す、識別信号ビットの所定
の２進値へのセットが定められ、前記コンテントカウン
タは、読み／書きメモリの空き状態を示す初期計数値か
ら出発して１つのデータ信号ワードが読み／書きメモリ
へ書込まれる度に瞬時のコンテント計数値が高まり、コ
ンテント計数値は各データ信号ブロック長により決まり
しかも書込み／読出しカウンタの到達した計数値に対す
る尺度をなしており、また引続いてデータ信号ワードを
読み／書きメモリから読出す際には、コンテントカウン
タの、先に到達した計数値から出発して、その瞬時の計
数値が前記初期計数値に達するまで低下され、初期計数
値に達すると書込み／読出しカウンタが遮断され、且つ
データ信号ブロックの終りを示す識別信号ビア）が所定
の２進値にセットされるようにする。

前述の信号処理装置の回路的実施のために、この装置を
マイクロプロセッサ装置から構成すると有利である。

実施例 次に本発明の実施例を図面を用いて詳細に説明する。

第１図には多数の交換ユニット５Ｌｉｏ−３ｕｎを備え
たデータ交換システムが示されている。これらの交換ユ
ニットは負荷分配原理に従ってデータ信号の伝送にとっ
て必要な交換動作を行う、交換ユニットはこのために共
通の１つのリング回線網に接続されている。そのような
リング回＆１　ｍは唯一の閉じたリング回線系から構成
することができる。しかしまたリング回線網を第１図に
示すように２つの並列に延在する、互いに独立なリング
回線系ＲＩＮＧ　ＯおよびＲＩＮＧ　１から構成しても
よい、このような冗長度を与えることによって、例えば
１つのリング回線系の故障の際に他方のリング回線系で
データ信号を伝送することができるようになる。

上記の交換ユニットＳＵｏ　”Ｓｕｎの両リング回線系
への接続は各リング回線系固有のインターフェース回路
Ｒ＾を介して行われる。インターフェース回路について
は後で詳細に説明する。

上記のリング回線系ＲＩＮＧ　ＯおよびＲＩＮＧ　ｌに
はその他に多数の線路終端ユニフ）Ｔｕｏ　＝ＴＵｋが
、やはり各々固有のインターフェース回路ＲＡを介して
接続されている。この線路終端ユニットは所属のインタ
ーフェース回路と共に、交換ユニットと線路終端ユニッ
トに接続されている加入者装置に接続された伝送線路と
の間のデータ信号伝送に用いられる。伝送線路は線路終
端ユニットに接続されている。線路終端ユニットは各々
そのような伝送線路の接続のために多数の線路端子ＬＴ
ｏ　＝　ＬＴｍを備えている。

上記の交換ユニットないし線路終端ユニットと所属のイ
ンターフェースとから構成された回路単位は以下制御装
置とも称する。リング回線網が単に１つのリング回線系
装置から成るとき、１つの制御装置には単に１つのイン
ターフェース回路しか設けられない。

第１図に示された交換システム内、即ち交換ユニットと
線路終端ユニットとの間でデータ信号がデータ信号ブロ
ックの形で伝送され、データ信号ブロックは各々データ
信号として、接続形成の過程ではシダナリング情報を有
し、接続が形成されると、当該加入者装置間で伝送すべ
き通イε信号を有する。その際、伝送すべきデータ信号
ブロックは本来の各々多数のビット例えば８ビツトから
成るデータ信号の他に、少な（とも１つの、受信機とし
て選出した制御装置を表わす受信機アドレスと、データ
信号ブロックの始めと終りを示す開始識別信号および終
了識別信号と、その都度の送信機としての制御装置を表
わす送信アドレスと、予め用意された受領信号とを含ん
でいる。このように構成されたデータ信号ブロックは、
この制御装置が、１つの制御装置から別の制御装置へと
伝送されてこの制御装置をその都度送信状態に制御する
送信可能信号を受けとったときのみリング回線系の１つ
に送出することができる。

第２図には制御装置の詳細が示されている。

上述のように、この制御装置は交換ユニットまたは線路
終端ユニットのいずれか（第２図にはＳυ／ＴＯで示す
）とリング回線系の数に相応する数のインターフェース
回路とから成る。その際第２図にこれらインターフェー
ス回路ＲＡのうちの１つを示す、これは交換ユニットな
いし線路終端ユニットに接続されたインターフェース回
路はいずれも同じ内部構造を有するからである第２図に
ＳＯ／ＴＯで示された、部分的切欠いて示したユニット
（交換ユニットまたは線路終端ユニット）は、送信なら
びに受信過程を制御するマイクロプロセッサ装置を有す
る。このマイクロプロセ２す装置のうち、マイクロプロ
セッサＭＰとこのマイクロプロセッサにバスシステムを
介して接続された、固定値メモリ　（プログラムメモリ
）と書込み／読出しメモリとを含む記憶装置ＭＥＭ　と
が示されている。その際バスシステムはデータバスＤＢ
と、アドレスバス＾Ｂと制御バスＳＲとから成る。デー
タバスならびに−ＲおよびＳＡで示された制御バスの線
路を介してインターフェース回路ＲＡがマイクロプロセ
ッサＭＰと接１ｈされている。さらにインターフェース
回路の２つの制御線路がマイクロプロセッサＭＰの割込
み入力側ＩＮＴｎ−１および１ＮＴｎに接続されている
。

インターフェース回路ＲＡは２つの回路部分、即ちデー
タ信号ブロックを所属のリング回線系に送出するための
送信部と、データ信号ブロックを所属のリング回線系に
引渡すための受信部とに分割されている０次に、先ず受
信部につき説明する。所属のリング回線系へのインター
フェースには、受信レジスタＲｅｇ　１　が設けられて
おり、この受信レジスタに並列形に、リング回線系を介
して伝送された信号が、クロックパルスＴを発生する図
示していないクロック発生器の制御のもとに供給される
。クロックパルス列はその他にリング回線系上の伝送速
度を調整させる。リング回線系を介して伝送される信号
としては、各々予め定められた数のデータ信号と、ＳＢ
Ｅで示す特別な線路上を伝送される送信可能信号が取扱
われる。この送信可能信号はその際所定の、一定時間長
の間発生する２送信号の一方の状態によって形成するこ
とができる。

入力レジスタＲｅｇ　１の出力側では、そのデータ信号
を送出する出力側が一方では受信バッファ装置ＥＰと接
続され、他方では受領信号受信機に接続されている。受
領信号受信機はアドレスデコーダＤＥＣと受領レジスタ
Ｒｅｇ　２　とから構成されている。その際画素子は入
力側が前述の入力レジスタＲｅｇ　１　の出力側に接続
されている。

アドレスデコーダの出力側は受領レジスタのクロック入
力側に接続されている。この受領レジスタはやはりデー
タ信号出力側を有し、このデータ信号出力側が前述のデ
ータバスＤＢに接続されている。その他、受領レジスタ
Ｒｅｇ　２の制御線がマイクロプロセッサＭＰの割込み
入力側ＩＨＴｎ−１に接続されている。

上記の受信バッファ装置ＥＰは、後に詳細に説明するよ
うに、各制御装置に対して決められたデータ信号ブロッ
クの受信と別の、リング回線系に接続された制御装置に
対して決められたデータ信号ブロックの転送とに用いら
れる。出力側ではこの受信バッファ装置が一方では既述
のデータバスＤＢに接続され、他方ではデータセレクタ
ＤＷＩの第１の入力側に接続され、ならびに線路系口Ｓ
を介してレジスタＲｅｇ　３の入力側に接続されている
。

インターフェース回路ＲＡの送信部は送信バッファ装置
ｓｐを備えており、送信バッファ装置は既述のマイクロ
プロセッサ装置からデータバスＤ！Ｉ、制御ＪバスＳＲ
の線路−ＲおよびＳＡを介して信号の供給を受ける。さ
らに送信バッファ装置の入力側は、送信可能信号を導く
入力レジスタＲｅｇｌの出力側と、ＳＢＥ　’で示され
た線路を介して接続されている。さらに送信バッファ装
置ｓｐには別の入力側にクロック信号Ｔが供給される。

送信バッファ装置ｓｐのデータ信号出力側は線路系ＳＯ
を介して既述のデータセレクタ［ｌＷｌの別の入力側に
接続されている。このデータセレクタはとりわけ、ＳＬ
Ｉで示された線路に生じる送信バッファ装置からの制御
信号により制御される。このためにデータセレクタの制
御入力側がＯＲゲートＧＯを介して線路ＳＬＩに接続さ
れているデータセレクタＤＷＩの前述の制御入力側には
さらにレジスタＲｅｇ　３のデータ信号出力側が接続さ
れており、このレジスタの入力側には線路系ＱＳが接続
されている。このレジスタの制ｔｌ出力側はＳＬ２で示
された線路とＯＲゲートＧＯとを介してデータセレクタ
ＯＷ１の制御入力側が制御されている。

データセレクタＤＷＩの出力側は、所属のリング回線系
へのインターフェースに設けられた、クロックパルスＴ
により制御される出力レジスタＲｅｇ４のデータ信号入
力側に接続されている。

このレジスタの別の入力側はＳＢＡ　’で示された線路
を介して転送すべき送信可能信号を導く送信バッファ装
置ｓｐの出力側に接続されている。

出力レジスタＲｅｇ　４　の出力側は所属のリング回線
系に接続されている。線路ＳＢＡ　’はマイクロプロセ
ッサＭＰの割込み入力側ＩＮＴｎにも接続されている。

線路ＳＡ’を介して送信バッファ装置は制御バスＳＢに
接続されている。

受信バッファ装置ＢＰおよびび受領レジスタＲｅｇ　　
２に関しては、これらが各々マイクロプロセッサＭＰか
らの制御を受けるためにデータバスＤＢの他にアドレス
バス＾Ｂと制御バスＳＢにｔ、　接Ｍされている。ただ
し図には第２図が複雑になるので示していない。

次に先ず第２図に示した回路部分のデータ信号伝送時の
共働関係について、受信バッファ装置ＥＰと送信バッフ
ァ装置ＳＰの構成について詳述する前に説明する。

先ず、第２図に示した制御装置からデータ信号を別の制
御装置に伝送するものと仮定する。

このために先ずマイクロプロセッサ装置が各々所定の数
のビットから成るデー゛夕信号を、少なくとも１つのデ
ータ信号ブロックにまとめる。

その際本来のデータ信号の前に、データ信号ブロックの
開始を示す開始識別信号および受信機として選定された
制御装置を表わす受信機アドレスが挿入される。このよ
うにしてまとめられたデータ信号ブロックは次に、線路
ＷＲを介して伝送される書込みパルスにより制御されて
、ワード毎に送信バッファ装置ＳＰに伝送される。その
際ワードとは所定数のビットのことであり、所定数のビ
ットが並列信号の形で同時に送信バッファ装置に伝送さ
れる０例えば１つのワードは１６ビツトから成り、つま
り１デ一タ信号が８ビツトのとき２つのデータ信号から
成る。

データ信号ブロックのワード毎の伝送の後に、マイクロ
プロセッサ装置は線路Ｓ＾を介して送信要求信号を送信
バッファ装置ｓｐに送出する。

この送信要求信号は、入力レジスタＲｅｇ　１　と線路
ＳＢＥ　’とを介して送信バッファ装置に達する送信可
能信号が発生するまでは送信バッファ装置ＳＰにおいて
無視される。送信可能信号が発生すると、送信バッファ
装置にちょうど記憶されていたデータ信号ブロックがワ
ード毎に出力レジスタＲｅｇ　４を介して所属のリング
回線系に送出される。その際に、データ信号ブロックに
データブロックの終りを示す終了識別信号と、データ信
号ブロックを送出した制御装置を表わす送信機アドレス
が付加され、ならびに受信機のために予め用意された受
領信号が付加される。

これに引続いて、送信バッファ装置ＳＰが先に受信され
た送信可能信号を線路ＳＢＡ　’を介し出力レジスタＲ
ｅｇ　４に転送し、この出力レジスタがこの送信可能信
号をリング回線系に送出する拳送信可能信号の送出後に
、それがマイクロプロセッサＭＰに線路Ｓ＾′上の信号
により指示されると、該当制ｉｌｌ装置が先ず受領信号
受信状態になり、この状態においては受信過程のみ展開
することができ、マイクロプロセッサの割込み入力端が
開放される。

受領信号受信状態は通常受領信号の到来まで持続し、こ
の受領信号は直前に伝送されたデータ信号ブロックが受
信されると、受信機として指定された制御装置から送出
される。受領信号とは、既述の、データ信号ブロック内
で伝送される予め用意された受領信号であり、この信号
が受信機として指定された制御装置において変形される
。この変形により送信機に、伝送されたデータ信号ブロ
ックの受信に関する情報が供給される０例えば所定の方
法で変形された受領信号により、データ信号ブロックが
誤りなく伝送されたことが示される。

変形された受領信号にはちょうど受信されているデータ
信号ブロックの送信機のアドレスとデータ信号ブロック
に所属の終了識別信号とが付加される。アドレスおよび
終了識別信号はその際受信されたデータ信号ブロックか
ら取出される。

受領信号の発生は既述の受ｆ１Ｎ１８号受信機を用いて
監視される。この受領信号受信機に所属のアドレスデコ
ーダＤＥＣは、このために常に入力レジスタＲｅｇ　１
（第２図）の出力側に生ずる信号を、該当の制御装置を
表わすアドレスと決められた終了識別信号とから成る信
号と比較する。

その際アドレスデコーダが一致を検出すると、その出力
側に制御信号が送出される。この制御信号の発生に伴い
、アドレスおよび終了識別信号に連続して伝送される受
領信号が受領レジスタＲｅｇ　２に転送される。

受領信号を受けとると、受領レジスタは制御出力側を介
して受領確認信号をマイクロプロセッサＭＰに送出する
。このマイクロプロセッサはそれを受けて目下受領レジ
スタに記憶されている受領信号を、引続いて行われる評
価のために受は取る。この評価過程中にマイクロプロセ
ッサは所属の制御装置を受領受信状態から、新たなデー
タ信号ブロックの送出が可能な状態に移行させる。受領
信号の評価に依存して、伝送待ち状態の、場合により別
のデータ信号ブロックが伝送されるのか、あるいは先ず
伝送エラーが検出されたときのエラー処理、例えば先に
送出されたデータ信号ブロックを改めて伝送する等のエ
ラー処理を行うのかが決定される。その他に、この状態
では割込み入力側ＩＮＴｎが遮断されている。

その他、制御装置においては送信可能信号の到来が常時
監視されており、詳しくは所属の送信バッファ装置ＳＰ
において、監視される。送信バッファ装置は送信可能信
号が生ずると制御信−１マイクロプロセッサ肝の割込み
入力側ＩＮＴｎに送出する。この制御信号の送出までは
受領受信状態になった制御装置において、この制御装置
が待ち受けている受領信号が到来しないと、マイクロプ
ロセッサＭＰが所属の制御装置をエラー通報およｑ／ま
たはエラー処理状態に移行させる。この状態において場
合によりエラー通報の他に、エラー処理が行われる。こ
のエラー処理は、例えば受領されなかったデータ信号ブ
ロックの伝送に係わるすべての交換システムの装置、例
えば関与している両制御装置および伝送に用いられるリ
ング回線系を段階的にチェックすることによって行われ
る。その際このチェックで例えば当該のリング回線系ま
たはこのリング回線系に接続されたインターフェース回
路Ｒ＾がエラーなく動作していないことがわかると、エ
ラー処理として、データ信号ブロックの伝送のために、
これ迄使用されていなかったリング回線系への切換が行
われる。これに対し伝送に係わっている制＃Ｓ装置の中
央部に故障があるとき、エラー処理として当該制御装置
がデータ信号伝送にそれ以上関与しないよう遮断される
。

次に、データ信号ブロックの受信の際に制御装置におい
て行われる制御過程について説明する。

上述のように、データ信号ブロックの受信のために受信
バッファ装置ＥＰが設けられている。

この受信バッファ装置ＥＰは、データ信号ブロックの開
始を示す開始識別信号が生ずるとデータ信号ブロックの
始めに伝送された受信アドレスを当該制御装置を示すア
ドレスと比較する。互いに比較されたアドレスが一敗す
ると、データ信号ブロックに所属の信号がデータ信号ブ
ロックの終りを示す終了識別１８号の発生するまで記憶
装置に転送される。そこで先ずこれらの信号はユニット
ＳＯ／ＴＯ（第２図）のマイクロプロセッサ装置による
転送までは保持される。この転送は例えば受信バッファ
装置から終了識別信号発生時に送出される制御信号に基
づいて行なわれる。制御信号はこのためにマイクロプロ
セッサに別の割込み入力側、例えば入力側ＩＮＴ　１を
介して供給される。

データ信号ブロックの転・送の前に、受信バッファ装置
［！Ｐにおいてその伝送がエラーなく行われたかどうか
のチェックが、例えばパリティチェックの形で行われる
。その際、受信バッファ装置が、データ信号ブロック内
で伝送される、データ信号ブロックの送信機によって予
め用意される受領信号を、チェック結果に相応して変形
し、この変形受領信号を、ちょうど受信されたデータ信
号ブロックの送信機を表わすアドレスおよび終了識別信
号と共にレジスタＲｅｇ　３に伝送する。終了識号およ
びアドレスはその際受信されたデータ信号ブロックから
取出される。

そのときレジスタＲｅｇ　３は受は取った信号をデータ
セレクタＤＷＩおよび出力レジスタＲｅｇ　４を介して
リング回線系に送出する。データセレクタＤＷＩはこの
ためにレジスタＲｅｇ　３によって線路ＳＬ２を介して
相応に制御される。

これに対し、受信バッファ装置ＥＰがデータ信号ブロッ
クの開始識別信号の発生時に互いに比較されたアドレス
が一致しないことを確認すると、このデータ信号ブロッ
クを受信バッファ装置が変形しないままでデータセレク
タＤＷＩに転送する。このデータセレクタと後続の出力
レジスタＲｅｇ　４　とを介してデータ信号ブロックが
再びリング回線系ひいてはこのリング回線系に後続され
た制御装置に到達する。

次に送信バッファ装置ｓｐと受信バッファ装置ｌ！Ｐの
構成について説明する。第３図には送信バッファ装置Ｓ
Ｐのブロック回路図が示されている、この送信バッファ
装置にはとりわけ、そのデータ信号人・出力側がデータ
バスＩ）Ｂに接続された多数の読み／書きメモリＲＡＭ
が所属している、このメモリは、既述のユニットＳＯ／
ＴＯによって既に設定されたデータ信号ブロックをワー
ド毎に受信するため、およびこのデータ信号ブロックを
送信可能信号が発生するとリング回線系に転送するため
に用いられる。このために必要な書込み／読出し過程の
ために、読み／書きメモリが既述の線路ＷＲと線路１？
Ｆとを介して書込みパルスまたは読出しパルスを供給さ
れる。その他このメモリは計数装置によって制御され、
この計数装置は２つの計数器ｚ１およびｚ２から構成さ
れている。計数器ｚｌは、読み／書きメモリＲＡ片に所
属の記憶セルを連続的アドレス指定するための書込み／
読出しカウンタである。この計数器はその計数出力側が
一方では読み／書きメモリのアドレス入力側に接続され
、他方ではＯＲゲー）Ｇｌの入力側に接続されている。

計数器Ｚｌのクロック入力側にはＯＲゲートＧ２からの
信号が供給される。このＯＲゲートの一方の入力側は線
路Ｎｉｌに接続され、他方の入力側はＡＮＤゲー）Ｇ３
の出力側に接続されている。このＡＮＤゲートＧ３の入
力側は線路ＲＦを介して送信可能信号の受信装置ＳＢＳ
に接続されている。この受信装置は第２図に示した線路
Ｔ、ＳＢＥ　’　、ＳＢ＾’　、ＳＬＩに接続されてい
る。

ＡＮＤゲートＧ３の別の入力側はＯＲゲートＧ４の出力
側に接続され、ＯＲゲートＧ４は計数器ｚ２の計数出力
側に接続されている。この計数器はアップダウンカウン
タであり、読み／書きメモリＲＡＭのコンテントカウン
タ（ｒｎｈａｌｔｓｚａｅｈｌｅｒ）　　として用いら
れる。このコンテントカウンタはカウントアツプ方向と
カウントダウン方向に各々１つのクロック入力側を有す
る。カウントアツプ方向への計数のために計数器は線路
ＷＲを介してクロック信号を供給され、カウントダウン
方向への計数のためにはＡＮＤゲートＧ３を介して、ク
ロック信号を供給される。

第３図に示された送信バッファ装置ＳＰはさらにレジス
タＲｅｇ　５を有している。このレジスタは入力側がデ
ータバスＤＢとＯＲゲートＧ１の出力側とＡＮＤゲート
Ｇ６の出力側とに接続されている。

Ａ？ＩＤゲー）Ｇ６の入力側は計数器ｚ２の計数出力側
に接続されている。その際ＯＲゲー）Ｇｌは第３図に八
にで示されたレジスタセルに接続され、ＡＮＤゲートＧ
６はＥにで示されたレジスタセルに接続されている。レ
ジスタＲｅｇ　５のクロック入力側には線路１２Ｆを介
してクロック信号が供給される。

このレジスタの出力側は線路系ＳＤに接続さレテいる。

送信バッファ装置にはさらにフリップフロップ段ＦＦＩ
が設けられており、このフリップフロップ段の出力側は
線路ＳＡ’を介して送信可能信号の受信装置ＳＢＳに接
続され且つ制御バスＳＢに接続されている。フリップフ
ロップ段は第２図に示された線路ＳＡにそのクロック入
力側が接続されている。このフリップフロップ段のデー
タ信号入力側はこれに対し論理ｒｌＪレベルに固定され
ている。フリップフロップ段ＦＦＩ　のリセット入力側
は別のフリップフロップ段ＦＦ２の出力側に接続されて
いる。このフリップフロップ段ＦＦ２　は線路ＲＦを介
して受信値ｚｓＢｓからクロック信号を供給される。こ
のフリップフロップ段ＦＦ２のデータ信号入力側は線路
系ＳＯの終了識別信号を供給する線路εＫに接続されて
いる。この線路ＥＸと線路ＳＡはＯＲゲートＧ５に接続
されており、ＯＲゲートの出力側はカウンタＺｌのリセ
ット入力側に接続されている。

第３図に示された送信バンファ装置ＳＰにおいては次の
ような制御過程が行なわれる。データ信号ブロックをワ
ード毎に読み／書きメモリ１？ＡＦＩ　に転送するため
にマイクロプロセッサ）ＩＰから線路−Ｒを介して、マ
イクロプロセッサの動作速度に相応する書込みパルスが
読み／書きメモリと再計数器ＺｌおよびＺ２に送出され
る。この書込みパルスにより計数器Ｚｌの計数値が、詳
しくは初期計数状態から連続的に上昇する。この初期計
数状態は計数値「０」でよい、この連続的に変化する計
数状態は読み／書きメモリにメモリセルのアドレス指定
のためのアドレスとして供給されるので、そのときちょ
うど転送されてきたデータ信号ブロックの連続するデー
タ信号ワードが連続するメモリセルに書込まれる。

同時に各書込みパルスごとに計数器（コンテントカウン
タ）　Ｚ２の計数状態も高まる。その際、読み／書きメ
モリＩＩＡＭの空き状態を示す初期計数状態から出発す
る。この初期計数状態はやはり計数値ｒＯＪとすること
ができる。コンテントカウンタの目下の計１ｆｋ（Ｉは
従って、次の１つのデータ信号ワードを書込み可能なメ
モリセルを示す、その際目下の計数状態は書込みパルス
が新たに発生するまで保持される。全データ信号ブロッ
クの読み／書きメモリへの転送後に、コンテントカウン
タｚ２はデータ信号ブロックの長さにより定められる計
数値を有する。この計数状態は同時に書込み／読出しカ
ウンタＺｌの計数状態に対する尺度でもある。

データ信号ブロックの読み／書きメモＩＪＲＡ？１への
転送後に、マイクロプロセッサ肝が線路Ｓ＾を介して送
信要求信号を送出し、この送信要求信号が書込み／読出
しカウンタＺ１にＯＲゲートＧ５を介して供給される。

この送信要求信号は、カウンタＺ１が初期計数値を再び
その出力側に送出する状態にカウンタをリセットする。

送信要求信号はその他にフリップフロップ段ＦＰＩを能
動状態に移行させる。この能動状態により、送信可能信
号の受信装置ＳＢＳが、伝送すべきデータ信号ブロック
の１つが加わったことを指示する。この装置が続いて送
信可能信号を受信すると、この装置は線路ＲＦに読出し
パルスを送出する、読出しパルスはリング回線系の伝送
速度に相応するクロックパルスＴから形成される。この
読出しパルスは読み／書きメモリＲＡＭに直接供給され
、再計数器Ｚ１およびＺ２にＡＮＤゲートＧ３を介して
供給される。このＡＮＤゲートはＯＲゲートＧ４により
導通状態に制御される。さらにこの読出しパルスはレジ
スタＲｅｇ　５　とフリップフロップ段ＦＦ２にも加え
られる。

読出しパルスは読み／書きメモリＲＡＭに記憶されたデ
ータ信号ワードの読出しとこのデータ信号ワードのレジ
スタＲａｇ　５への転送の作用をする。その際この読出
しは、計数器Ｚ１の初期状態に相応した読み／書きメモ
リのメモリセルに記憶されているデータ信号ワードで開
始される、このデータ信号ワードは例えば本来のデータ
信号に先行する受信機アドレスである。このデータ信号
ブロックの第１のワードのレジスタＲｅｇ　５へｐ転送
と共に同時にこのデータ信号ブロックの開始を示す識別
信号ビットが所定の２進状態、例えば状態「０」にセッ
トされるこのセットは、その際ＯＲゲートＧ１からカウ
ンタＺ１の初期計数状態の際に送出される信号によって
行われる。上記の識別信号ビットのために、第３図に八
にで示したレジスタＲｅｇ　５のレジスタセルがリザー
ブされている。

上記の識別信号ピントの他に別の識別信号ビットがデー
タ信号ブロックの終りの識別のために設けられている、
この別の識別信号ビットのために第３図にＥＫで示され
たレジスタＲａｇ　５のレジスタセルがリザーブされて
いる。再識別信号ビットはレジスタＲｅｇ　５に転送さ
れたデータ信号ワードの各々に付加され、その際先ずデ
ータ信号ブロックの開始を示す識別信号ピントのみ第１
のデータ信号ワードの転送の際にセットされ、これに次
ぐデータ信号ワードの間には再識別信号ビットのいずれ
もセットされない。

読出しパルスの発生毎に計数器Ｚｌ　（書込み／読出し
カウンタ）の計数状態が高まるので、読み／書きメモリ
ＲＡ？Ｉが、ちょうど記憶されたデータ信号ワードの読
出しのため再び連続するアドレスを供給され、このアド
レスは先にデータ信号ワードの書込みのためのアドレス
が示したのと同じ順序で供給される。この計数器は今度
は、読み／書きメモリへの、データ信号ワードの書込み
の際に達した計数値から出発してカウントダウンされる
。

データ信号ワードの読出しおよび同時に行われる再識別
信号ビットの付加は、計数器Ｚ１およびＺ２の計数値の
連続的変化により、計数器Ｚ２の計数値が計数値「０」
　（初期計数状ＪＬｉ）になるまで連続的に行われる。

つまり読み／書きメモリの予めデータ信号ワードを書込
まれている全メモリセルが読出されるまで続けられる。

計数値ｒｌＪに達すると、データ信号ブロックの終りを
示す識別信号ビットがＡＮＤゲートＧ６から送出された
信号により所定の２進値、例えば値「０」にセットされ
る。これにより、この時点でレジスタＲｅｇ　５に転送
されたデータ信号ワードが、データ信号ブロックに属す
る最後のデータ信号ワードとして識別される。

計数器Ｚ２が初期計数値ｒＯＪに達すると、さらにＡＮ
Ｄゲー１−Ｇ３が遮断状態にされるので、両計数器Ｚ１
およびＺ２は読出しパルスをもはや供給されなくなる。

さらにデータ信号ブロックの終りを示す識別信号ビット
のセットはフリップフロップ段ＦＦ２を介してフリップ
フロップ段ＦＦｌを非作動状態ヘリセットする。この非
作動状態により、送信可能信号の受信装置ＳＢＳ　とマ
イクロプロセッサＭＰとへ送信過程の終りが伝達される
。ひいては送信バッファ装置ＳＰが別のデータ信号ブロ
ックの受信および転送のために使用できるようになる６
、 第４図には送信可能信号の受信のための装置ＳＢＳの構
造が示されている。この装置は所謂Ｉｔｓフリップフロ
ップ段ＦＦ３　を有し、このＲＳフリップフロフプ段の
セット入力側Ｓが、ＡＮＤゲートＧ７の否定出力側に接
続されている。このＡＮＤゲ−）Ｇ７は送信可能信号を
供給する線路ＳＢ［！　’に一方の入力側が接続されて
おり、ＡＮＤゲー）Ｇ７の他方の入力側は線路ＳＡ’に
接続されている。

また線路ＳＡ’はＲＳフリップフロップ段ＦＦ３　のリ
セット入力側に接続されている０両線路はＡＮＤゲー）
Ｇ８の再入力側にも接続されており、ＡＮＤゲー）Ｇ８
の線路ＳＡ’に接続された入力側は、供給された入力信
号を反転させる。このＡＮＤゲートＧ８の出力側はＯＲ
ゲー）Ｇ９の入力端に接続されており、このＯＲゲート
Ｇ９の別の入力側は単安定マルチバイブレータＭＶの出
力側に接続されている。単安定マルチバイブレータＭＶ
はその入力側がＲＳＳフリップフロツブＦＦ３の出力側
に接続されている。この出力側にはさらに線路ＳＬＩ　
と別のＡＮＤゲートＧＩＯの入力側とが接続されている
、このＡＮＤゲートＧＩＯの他方の入力側にはクロック
パルスＴが供給される。このＡＮＤゲートの出力側は線
路ＲＦ　（第３図）に接続されている。

第４図に示された装置は、フリップフロップ段ＦＦＩが
非作動状態にあるとき、即ちマイクロプロセッサＭＰが
送信要求信号を予め送出してぃないとき常に、線路ＳＢ
Ｅ　’に生ずる送信可能信号を直ちにＡＮＤゲートＧ８
とＯＲゲートＧ９とを介して第２図に示されている出力
レジスタＲｅｇ　４に転送する。これに対しフリップフ
ロップ段ＦＦＩが作動状態になると、ちょうど指定され
ている伝送路が送信可能信号に対し遮断される。送信可
能信号の到来時にフリップフロップ段ＦＦ３（第４図）
が作動状態に移行され、この状態においてＡＮＤゲート
ＧＩＯの出力側にクロックパルスＴが読み／書きメモ１
ＪＲＡ？Ｉに記憶されたデータ信号ブロックの読出しの
ために送出される。さらにフリップフロップ段ＦＦ３の
作動状態においては線路ＳＬＩを介して制御信号がデー
タセレクタＤ−１（第２図）に送出される。

フリップフロップ段ＦＦＩ　　（第３図）がデータ信号
ブロックの伝送後に非作動状態にリセットされると、フ
リップフロップ段ＦＦ３　も非作動状態に変化する。こ
の変化の際、フリップフロップ段ＦＦ３に後置接続され
た単安定マルチバイブレータ阿νが所定の長さの出力信
号を送出し、この出力信号がＯＲゲー）Ｇ９を介して転
送される。

第５図において既述の受信バッファ装置ＥＰの構造が示
されている。この装置は上述のアドレス比較のために入
力レジスタＲｅｇ　ｌ　の（第２図）データ信号出力側
に接続された比較装置νｇ１を有し、この比較装置が、
互いに比較したアドレスが一致するとセット信号をフリ
ップフロツブ段ＦＰ４　に送出する。このフリップフロ
ツブ段ＦＦ４は出力側がＡＮ［ｌゲー）ｌｕｌｌ　の入
力側に接続されている。ＡＮＩ）ゲー）Ｇｌｌ　の他方
の入力側には書込みパルスとしてクロ７クパルスＴが供
給される。このＡＮ［＋ゲートＧＩ２　の出力側にメモ
リＦＩＦＯの書込みパルス入力側がＷ統されている。

このメモリは例えば、先入れ、先出しメモリであり、デ
ータ信号出力側にデータバスＤＢが接続されている。こ
の先入れ、先出しメモリにおいて、前記のフリップフロ
ツブ段ＦＦ４　に対するセット信号が加わると、ちょう
ど生じているデータ信号ブロックがワード毎に、ＡＮＤ
ゲー）Ｇｌｌを介して転送されたクロ７り信号Ｔを用い
て転送される。データ信号ワードの転送は、フリツブフ
ロップ段ＦＦ４　がデータ信号ブロックの終りを示す終
了識別信号の発生により非作動状態にリセットされるま
で行われる。このリセットのためにフリップフロツブ段
ＦＦ４が先入れ、先出しメモリの入力側で終了識別信号
を導く線路Ｅにに接続されている。この線路ＥＸは別の
フリップフロラフ’段ＦＦ５に接続されており、このフ
リップフロツブ段は終了識別信号が発生すると、マイク
ロプロセッサＭＰにデータ信号ブロックの準備完了を示
す制御信号を送出する。データ信号ブロックの先入れ、
先出しメモリＦＩＦＯがらの読出しについてはここでは
詳細に説明しない、この読出しは公知の方法で相応の′
Ｍ御傷信号供給によりｖＩｗ１バス５Ｂを介して行われ
る。その際読出しは先入れ、先出しメモリＦＩＦＯの空
き状態を示す信号の発生と共に終了する。この信号はマ
イクロプロセッサＭＰが先入れ、先出しメモリから、例
えば′Ｍ御傷信号形で制御バスＳＢを介して供給され、
または割込み信号として割込み入力側に供給される。先
入れ、先出しメモリＦ（ＦＯの入力側は受信データ信号
ブロックのチェック’Ｊ′：ＩｔＳＯと接続されている
。このチェック装置は受信されたデータ信号ブロックを
伝送エラーについて例えばパリティチェックの形でチェ
ックする。その際、受信データ信号ブロックに含まれて
いる送信機から予め用意された受領信号をチェック結果
に応じて変形し、且つ引続いてこの変形された受領信号
を、ちょうど受信されたデータ信号ブロックの送信機を
示すアドレスと終了識別信号と共にレジスタＲｅｇ　３
に送出する。

先入れ、先出しメモリＦＩＦＯにはデータセレクタＤＷ
２が前置接続されている。゛このデータセレクタは既述
の比較装置ＶｇＩ！によって制御される、データセレク
タは、比較装置が互いに比較したアドレスの一敗を検出
したときのみ、データ信号ブロックに所属のデータ信号
ワードを先入れ、先出しメモリに転送する。その他の場
合、受信されたデータ信号ブロックは第２図に示された
データセレクタＤＷＩ　と出力レジスタＲｅｇ４とを介
して所属のリング回線系に転送される。

先に送信バッファ装置ｓｐの説明との関連において述べ
たように、データ信号ブロックのデータ信号ワードには
各々２つの識別信号ビット、即ちデータ信号ブロックの
開始ないし終了を示す識別信号（ットが付加されている
。その他、各々のデータ信号ワードに、再計数器Ｚ１お
よびＺ２の計数状態から導出される別の付加状態を付加
することもできる。

第２図および第５図に基づき受ｗ４信号とデータ信号ブ
ロックの制御装置への受信のために各々２つの特別なア
ドレスデコーダ、つまりアドレスデコーダＤＥＣと比較
装置ｖｇｉとが設けられていることを説明した。しかし
これら２つのアドレスデコーダの代りに唯一のアドレス
デコーダを用いることもでき、このアドレスデコーダに
受領信号とデータ信号ブロックの識別のために、アドレ
スを供給する線路の他に開始識別信号と終了識別信号と
を供給する線路も接続されている。

発明の効果 本発明の利点は、送信機装置における伝送すべきデータ
信号の処理と処理されたデータ信号の伝送の制御を特別
な装置、即ち信号処理装置と送（ｔバッファ装置とにお
いて行うことにある、この機能分離によって信号処理装
置のダイナミックな負荷軽減が行なえる０例えば信号処
理装置が、処理したデータ信号をデータ信号ブロックの
形で送信バッファ装置に送出した直後に既に次の新たな
データ信号処理のために使用できるようになる。データ
信号を引続いてリング回線網を介して伝送する機能はも
っばら送信バッファ装置が引受ける。この送信バッファ
装置の利点は、所属の計数装置によって、読み／書きメ
モリへのデータ信号の受信と引続いてのリング回線系へ
の転送、ならびに個々の転送すべきデータ信号への付加
情報の付加を制御されることである。これにより付加情
報の付加のために特別な装置が必要なくなる。

付加情報としてデータ信号ブロックの開始ないし終了を
表わす識別信号ビットを設けると有利であり、この識別
信号ビットの発生は所定の２進値において初期計数値な
いし最大計数値により決定される。

【図面の簡単な説明】

第１図は本発明が用いられているリング回線系から形成
されたデータ交換装置のブロック回路図、第２図は、第
１図に単に略示したインターフェース回路のうちの１つ
の構成および交換ユニットないし線路終端ユニットのう
ちの１つの構成を示すブロック回路図、第３図はインタ
ーフェース回路に各々設けられている送信バッファ装置
の構成を示すブロック回路図、第４図は送信可能信号の
受信装置の構成を示すブロック回路図、第５図はインタ
ーフェース回路に各々設けられた受信バッファ装置の構
成を示すブロック回路図である。 ＲＩＮＧ　０、ＲＩＮＧ　１　・・・リング回線系、Ｓ
Ｕｏ　ｘＳＵｎ・・・交換ユニッ）　、ＴＵｏ　”ＴＵ
ｋ・・・線路終端ユニット、ＭＰ・・・マイクロプロセ
ッサ、？ＩＥＭ・・・記憶装置、５ｐ１０．送信バッフ
ァ装置、ＢＰ・・・受信バッファ装置、ＲＡＭ・・・読
み／書きメモリ、ＳＢＳ・・・送信可能信号の受信装置
。

Claims (1)

1. 【特許請求の範囲】 １、クロック制御される、方向に依存して作動するリン
   グ回線網（ＲＩＮＧ　０、ＲＩＮＧ　１）を介して互い
   に接続された制御装置（ＳＵｏ、ＲＡ；・・・；ＳＵｎ
   、ＲＡ；ＴＵｏ、ＲＡ、・・・；ＴＵｋ、ＲＡ）間のデ
   ータ信号の伝送回路装置であって、リング回線網を介し
   て制御装置から制御装置へと各々これらの制御装置を送
   信可能状態に制御する送信可能信号を伝送可能であり、
   この送信可能信号をさらに発生する前に、制御装置に各
   々所属する送信装置（ＭＰ、ＭＥＭ、ＳＰ）が、各制御
   装置から送信すべきデータ信号を、少なくとも１つの所
   望の制御装置を示す受信アドレスと、送信機としての各
   制御装置を示す送信アドレスといっしょにリング回線網
   に送出する回路において、 ａ）各送信装置が１つの信号処理装置（ＭＰ、ＭＥＭ）
   を備えており、この信号処理装置が、所属の制御装置か
   ら送信すべきデータ信号を少なくとも１つの受信機アド
   レスと送信機アドレスとを付加した上で少なくとも１つ
   のデータ信号ブロックにまとめ、該データ信号ブロック
   は所定数のビットから成る少なくとも１つのデータ信号
   ワードから成り、 ｂ）各信号処理装置に、まとめられたデータ信号ブロッ
   クのワード毎の受信のための多数のメモリセルを有する
   読み／書きメモリ（ＲＡＭ）を備えた送信バッファ装置
   が後置接続されており、 ｃ）前記読み／書きメモリに計数装置（Ｚ１、Ｚ２、Ｓ
   ＢＳ）が接続されており、これらの計数装置は、一方で
   は、所定の初期状態から出発して信号処理装置（ＭＰ、
   ＭＥＭ）の動作速度に相応する書込みクロックと共に変
   化する計数値に基づいて、データ信号ブロックをワード
   毎に受信するために、前記のメモリセルを連続的にアド
   レス指定し且つ各データ信号ブロック長により予め定め
   られた計数値に固定保持され、他方では、送信可能信号
   が受信されて前記初期計数値からリング回線網の動作速
   度に相応する読出しクロックにより所定の計数状態まで
   計数値の連続的な変化によって、読み／書きメモリ（Ｒ
   ＡＭ）の記憶セルに記憶されているデータ信号ブロック
   のワード毎の読出しを可能にし、 ｄ）前記読み／書きメモリ（ＲＡＭ）にレジスタ（Ｒｅ
   ｇ　５）後置接続されており、このレジスタがデータ信
   号ワード受信のための記憶場所の他に付加的に個々のデ
   ータ信号ワードに付加されている付加情報のための記憶
   場所を備えており、付加情報は前記計数装置の計数値か
   ら導出されることを特徴とする 、データ伝送回路装置。 ２、付加情報としてデータ信号ブロックの始ないし終り
   を示す識別信号ビットが設けられており、所定の２進値
   （「０」）における該識別信号ビットの発生が初期計数
   値ないし最大計数値によって決められる特許請求の範囲
   第１項記載のデータ伝送回路装置。 ３、計数装置（Ｚ１、Ｚ２）が書込み／読出しカウンタ
   （Ｚ１）とコンテントカウンタ（Ｚ２）とから構成され
   ており、前記書込み／読出しカウンタはデータ信号ブロ
   ックのワード毎での書込みまたは読出しのために所定の
   初期値から出発して読み／書きメモリ（ＲＡＭ）に所属
   のメモリセルを連続的にアドレス指定し、前記初期値に
   よってデータ信号ブロックの開始を示す識別信号ビット
   の所定の２進値へのセットが決められ、 前記コンテントカウンタ（Ｚ２）は、読み／書きメモリ
   の空き状態を示す初期計数値から出発して１つのデータ
   信号ワードが読み／書きメモリ（ＲＡＭ）へ書込まれる
   度に瞬時のコンテント計数値が高まり、コンテント計数
   値は各データ信号ブロック長により決まり、しかも書込
   み／読出しカウンタ（Ｚ１）の到達した計数値に対する
   尺度をなしており、また引続いてデータ信号ワードを読
   み／書きメモリから読出す際には、コンテントカウンタ
   の、先に到達した計数値から出発して、その瞬時の計数
   値が前記初期計数値に達するまで低下され、初期計数値
   に達すると、書込み／読出しカウンタ（Ｚ１）が遮断さ
   れ、且つデータ信号ブロックの終わりを示す識別信号ビ
   ットが所定の２進値にセットされる特許請求の範囲第２
   項記載のデータ伝送回路装置。 ４、信号処理装置（ＭＰ、ＭＥＭ）がマイクロプロセッ
   サ装置から構成されている特許請求の範囲第１項から第
   ３項までのいずれか１項記載のデータ伝送回路装置。