PT83340B - Circuitos para a transmissao de sinais de dados entre dispositivos de comando ligados entre si atraves de um sistema com uma linha em anel - Google Patents
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Description
MEMÓRIA DESCRITIVA
A presente invenção refere-se a um circui to para a transmissão de sinais de dados entre equipamentos de comando ligados entre si através de um sistema de linha em anel direccional, comandado por impulsos de cadência, os quais são constituídos especialmente por equipamentos de comando de um sistema de comutação de dados, podendo, através do sistema de linha em anel transmitir-se, de equipamento de comando para equipamento de comando, um sinal de autorização para emitir, que comanda cada um dos equipamentos para um estado de autorização para emitir, antes de cuja retransmissão, um dispositivo emissor, pertencente ao respectivo equipamento de comando emite, para o sistema de linha em anel, a partir desse equipamento de comando, sinais de dados a emitir juntamente com pelo me nos um endereço de receptor que designa, um equipamento de
comando desejado e com um endereço de emissor que designa como emissor um equipamento de comando.
Ê já conhecido um circuito do tipo acabado de mencionar (Pedido de patente alemão DE-OS 31 36 586). Este circuito conhecido apresenta um dispositivo de emissão constituido por um equipamento de recepção e de emissão e um dispositivo de comando de operação. Para o início de um processo de emissão, o dispositivo de emissão agrupa os sinais de dados a transmitir para formar um bloco de sinais de dados, com auxílio do dispositivo de comando de recepção e de emissão adicionando-se aos sinais de dados propriamente ditos um endereço de receptor e um endereço de emissor. Um tal bloco de sinais de dados é então emitido em seguida, quando da chegada de um sinal de autorização para autenticação de emitir, antes da sua retransmissão para o sistema de linha em anel. A realização técnica do circuito do dispositivo de emissão não é apresentada em pormenor, no Pedido de Patente atrás referida.
objecto da presente invenção consiste então em proporcionar um caminho pela qual pode construir-se um dispositivo emissor num circuito do tipo mencionado, a fim de poder acrescentar nos blocos de sinais de dados que são pre parados, no dispositivo emissor, antes da sua transmissão atra vés do sistema de linha em anel, informações adicionais, com uma pequena complicação técnico dos circuitos e obter simultaneamente uma adaptação de velocidade entre os equipamentos de comando individuais e o sistema de linha em anel.
Segundo a presente invenção, o problema anterior resolve-se num circuito do tipo mencionado inicialmen te, se cada dispositivo emissor apresentar um dispositivo de tratamento de sinais que agrupa os sinais de dados a emitir pelo equipamento de comando correspondente, mediante a adição de pelo menos um endereço de receptor recepção e do endereço de emissor para a constituição de pelo menos um bloco de sinais de dados, que é formado por pelo menos uma palavra de sjl nais de dados com um número de bits predeterminado, se a seguir a cada dispositivo de processamento de sinais se ligar um dispositivo tampão de emissão com uma memória de escrita/
/leitura, que apresenta um certo número de células de memória, e é destinada à recepção, palavra por palavra, de um bloco de sinais de dados agrupados, se se ligar à memória de escrita/ /leitura um dispositivo contador que, por um lado, partindo de um estado de contagem inicial predeterminado, endereça continuamente as mencionadas células de memória, para a recepção, palavra por palavra, de um bloco de sinais de dados, de acordo com um estado de contagem que se modifica com uma cadência de inscrição correspondente à velocidade de trabalho do dispositi vo de tratamento de sinais, e que é fixado, no caso de um estado de contagem dado, pelo correspondente comprimento do bloco de sinais de dados e que, por outro lado, quando da recepção de um sinal de autorização para emitir, permite, a partir do mencionado estado de contagem inicial, por meio de uma variação contínua do seu estado de contagem, com uma cadência de leitura correspondente ã velocidade de trabalho do sistema de linha em anel, até atingir o estado de contagem pré-determinado, uma leitura, palavra - a - palavra, de um bloco de sinais de dados precisamente registado nas células de memória da memória da escrita/leitura, se a seguir à memória de escrita/leiL tura estiver ligado um registador que apresenta, além de posições de memória para a gravação de uma palavra de sinais de da dos, ainda posições de memória adicionais para as informações e acrescentar às palavras de sinais de dados individuais, e se as informações adicionais forem deduzidas dos estados de conta gem do referido dispositivo contador.
A invenção tem a vantagem de se efectuar num dispositivo emissor, o tratamento dos sinais de dados a transmitir e o comando da transmissão dos sinais de dados tra tados em equipamentos independentes, nomeadamente no dispositi. vo de tratamento de sinais e no dispositivo tampão de emissão. Mediante esta separação funcional verifica-se um alívio dinâmico do dispositivo de tratamento de sinais. Assim, por exem pio, o dispositivo de tratamento de sinais já fica disponível para um novo tratamento de sinais de dados, após a emissão dos sinais de dados sob a forma de um bloco de sinais de dados, no dispositivo tampão de emissão.
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A transmissão subsequente de sinais de dados através do siste ma de linha em anel fica então a cargo exclusivamente do dispositivo tampão de emissão A vantagem deste dispositivo tampão de emissão consiste no facto de que a partir do dispositivo contador correspondente é comandada quer a gravação dos sinais de dados na memória de escrita/leitura e a sua retransmissão seguinte para o sistema de linha em anel, quer o acrescentamento de informações adicionais aos sinais de dados individuais a retransmitir.
Portanto não são necessários dispositivos especiais para a adição de informações adicionais.
Convenientemente, como informações adicio nais previram-se bits de identificação que marcam respectivamente início ou o fim de um bloco de sinais de dados, cujo aparecimento num determinado estado binário é determinado pelo estado de contagem inicial ou pelo estado de contagem máximo do contador.
A complicação técnica dos circuitos para o dispositivo contador pode desse modo ser particularmente re duzida, pelo facto de o dispositivo contador ser formado por um contador de escrita/leitura e por um contador de conteúdo, o contador de escrita/leitura realizar, para a gravação ou leitura, respectivamente, palavra por palavra, de um bloco de sinais de dados, partindo do estado de contagem inicial pré-determinado, por meio do qual se determina o ajustamento do bit de identificação que marca o início de um bloco de sinais de dados no estado binário determinado, o endereçamento contí_ nuo das células de memória pertencentes à memória de escrita/ /leitura, o contador de conteúdo, partindo de um estado de contagem inicial que indica o estado vazio da memória de escrita/leitura aumentar, com a gravação de cada palavra de sinais de dados na memória de inscrição/leitura, e seu estado instantâneo de contagem de conteúdo e reter o seu estado de contagem de conteúdo dado pelo respectivo comprimento do blo co de sinais de dados, que é uma meuida do estado de contagem alcançado pelo contador de escrita/leitura e executar, na le:i tura que se segue de palavras de sinais de dados da memória de
-4UMim· inscrição/leitura, partindo do estado de contagem alcançado anteriormente no contador de conteúdo, cujo estado de contagem instantâneo é reduzido até que seja alcançado o menciona do estado de contagem inicial, o qual determina a desactivação do contador de escrita/leitura e o ajustamento do bit de identificação, que marca o fim do bloco de sinais de dados, num determinado estado binário.
Para a realização técnica dos circuitos do referido dispositivo de tratamento de ,binais é conveniente que ele seja formado por um microprocessador.
Descreve-se a seguir com mais pormenor a presente invenção, com referência aos desenhos anexos, dados a título de exemplo e cujas figuras representam:
A figura 1, num esquema de blocos um sistema de comutação de dados formado por um sistema de linha em anel, no qual é utilizada a presente invenção;
A figura 2, num esquema de blocos, a construção de um dos circuitos de interface representados apenas esquematicamente na fig. 1, bem como a construção de uma das unidades de comutação ou de ligação de linha:
A figura 3, a construção de um dispositivo tampão de emissão existente em cada circuito de interface;
A figura 4, a construção de um dispositivo para a recepção de um sinal de autorização para emitir : e
A figura 5, a construção de um dispositivo tampão de entrada existente em cada circuito de interface.
Na figura 1, está representado um sistema de comutação de dados com um certo número de unidades de comutação (SUO) ou (SUn). Estas unidades de comutação realizam as funções de comutação requeridas para a transmissão de sinais de dados de acordo com o princípio de divisão de carga. As unidades de comutação são para isso ligadas em conjunto a um sistema de linha em anel. Um tal sistema de linha em anel pode ser constituído por uma única linha em anel.
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Mas um tal sistema de linha em anel pode também ser construído, por exemplo como se representa na fig 1, a partir de duas linhas em anel (RINGO) e RINGI) em paralelo, mas independentes uma da outra. Por meio de uma tal redundância é por exemplo possível realizar a transmissão de sinais de dados na outra linha em anel, no caso de avaria, numa das linhas em anel.
A ligação das citadas unidades de comutação (SUO) a (SUn) às, duas linhas em anel realiza-se através de um circuito de interface RA específico para cada uma das linhas em anel. Mais adiante trata-se e com mais pormenor estes circuitos de interface.
Ãs referidas linhas em anel (RINGO) e (RINGI) estão ligadas além disso várias unidades de ligação de linha (TUO) a (TUK), cada uma delas novamente através de um circuito de interface (RA) específico para cada uma linhas em anel. Estas unidades de ligação de linha servem, juntamente com os circuitos de interface respectivos, para a transmissão de sinais de dados entre as unidades de comutação e as linhas de transmissão ligadas com as instalações de assinantes, e com as unidades de ligação de linha. Cada uma das unidades de liga ção de linha apresenta, para esta ligação das linhas de transmissão, um certo número de ligações, de linha (LTO) a (LTm) .
As unidades de circuito constituídas pelas mencionadas unidades de comutação ou unidades de ligação de linha, respectivamente, e pelos circuitos de interface correspondentes julgados são no seguimento também designadas por dispositivos de comando. No caso de o sistema de linha em anel ser constituído somente por uma linha em anel, existe para cada dispositivo de comando somente um circuito de interface.
No sistema de comutação, representado na fig 1, isto é, entre as unidades de comutação e as unidades de ligação de linha, a transmissão de sinais de dados faz-se sob a forma de blocos de sinais de dados, cada um dos quais apresenta, como sinais de dados, no decurso do estabelecimento de uma comunicação informações de sinalização e, no caso de uma comunicação estabelecida, os sinais das mensagens a transmitir entre as instalações dos assinantes em causa.
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Neste caso, cada um dos blocos de sinais de dados a transmitir contém, alem dos sinais de dados propriamente ditos, cada um dos quais é formado por um certo número de bits, por exemplo 8 bits, pelo menos um endereço de receptor que identifica um dispositivo de comando escolhida como receptor, marcas de iní cio de fim de bloco que assinalam o início e o fim de um bloco de sinais de dados, um endereço de emissor que identifica o dispositivo de comando respectivo como emissor e um sinal de confirmação previamente preparado. Um bloco de sinais de dados assim formado sé pode então ser emitido para uma das linhas em anel se antes tiver sido recebido por este dispositivo de comando um sinal de autorização para emitir transmiti, do de dispositivo de comando para dispositivo de comando, que o comando para um estado de emissão.
Na fig 2, está representada em pormenor a construção de um dispositivo de comando. Como atrás já foi mencionado, um tal dispositivo de comando é constituída ou por uma unidade de comutação ou por uma unidade de ligação de linha, indicada na fig 2, pela disposição (SU/TU), e por um número de circuitos de interface igual ao número de linhas em anel. Na fig.2, apenas está representado um destes circuitos de interface, pois todos os circuitos de interface ligados às unidades de comutação ou unidades de ligação de linha apresen tam, internamente, a mesma construção.
A unidade representada em corte na fig 2 e designada por (SU/TU) (unidade de comutação ou unidade de ligação de linha) apresenta um dispositivo microprocessador, que comanda quer os processos de emissão, quer os processos de recepção. Deste dispositivo microprocessador estão representados um microprocessador (MP) e um dispositivo de memória (MEM), que compreende memórias fixas (memórias de programa) e memórias de escrita/leitura, e ligado ao microprocessador através de um sistema de linha omnibus. 0 sistema de linha omnibus é neste caso constituído por uma linha omnibus de dados (DB), uma linha omnibus de endereços (AB) e uma linha omnibus de comando (SB). Através da linha omnibus de dados e das linhas omnibus de comando designadas por (WR) e (SA), o cir-7-
j eoaao | pObtugai
cuito de interface (RA) está também ligado com o microprocessador (MP) .Além disso, duas linhas de comando do circuito de interface conduzem a entradas de interrupção (INTn-1) e (INTn) do microprocessador (MP).
circuito de interface (RA) pode dividir -se em duas partes, nomeadamente uma parte de emissão, para a emissão de blocos de sinais de dados para a linha em anel,respectiva, e uma parte de recepção para a recepção de blocos de sinais de dados da linha em anel respectiva. Em seguida des creve-se em primeiro lugar a parte de recepção.
Na interface com a linha em anel respectivamente previu-se um registador de recepção (Regi), no qual são recebidos sinais em paralelo e através da linha em anel, sob o comando de um gerador de impulsos de cadência não representado, que emite impulsos de cadência (T). A frequência dos impulsos de cadência é aliás adaptada ã velocidade de trans missão na linha em anel. Os sinais acabados de mencionar são neste caso um número pré-determinado de sinais de dados e um sinal de autorização para emitir que é transmitido por uma linha separada, designada por (SRE). Este sinal de autoriza ção para emitir pode neste caso ser formado por um estado de um sinal binário que aparece durante um intervalo de tempo, determinado. Do lado da saída, o registador de entrada (Regi) está ligado com as suas saídas que transmitem os sinais de dados, por um lado, com um dispositivo tampão de recepção(EP) e, por outro lado, com um receptor de sinais de confirmação.Este receptor é formado por um descodificador de endereços(DEC) e um registador de confirmação (Reg2). Neste caso, ambos estão ligados, no lado de entrada, ãs saídas do registador de entra da (Regi) acabados de mencionar. A saída do descodificador de endereços estã ligada a uma entrada de impulsos de cadência do registador de confirmação.Este registador de confirmação apresenta, por outro lado, saídas de sinais de dados que estão ligadas com a linha omnibus de dados (DB) já mencionada. Além disso, uma linha de comando do registador de confirmação (Reg2) conduz à entrada de interrupção (INTn-1) do microprocessador (MP).
referido dispositivo tampão de recepção (EP) serve como mais adiante se explicará com mais pormenor,
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para a recepção de blocos de sinais de dados destinados ao dispositivo de comando respectivo e para a retransmissão de blocos de sinais de dados destinados a outros dispositivos de comando ligados ã linha em anel, No lado de sa+ida, este dis_ positivo tampão de recepção está ligada, por um lado, à linha omnibus de dados (DB) já mencionada e, por outro lado, ãs pri_ meiras entradas de uma agulhagem de dados (DW1), bem como, através de um dispositivo, de linhas (QS), como entradas de um registador (Reg3).
A parte de emissão do circuito de inter face (RA) apresenta um dispositivo tampão de emissão (SP),que recebe sinais transmitidos pelo dispositivo microprocessador já referido, através da linha omnibus de dados (DB) e das linhas (WR) e (SA) da. linha omnibus de comando (SB). Álem disso, uma entrada do dispositivo tampão de emissão estã liga da, através de uma linha designada por (SBE’), com a saída do registador de entrada (Regi) que transmite o sinal de autorização para emitir. Finalmente o dispositivo tampão de emissão (SP) recebe, numa outra entrada os sinais de cadência (T).
As saídas dos sinais de dados do disposi_ tivo tampão de emissão (SP) estão ligadas, através de um dispositivo de linhas (SD), com outras entradas da referida agulhagem de dados (DW1). Esta agulhagem de dados é comandado, entre outros por um sinal de comando proveniente do dispositi vo tampão de emissão, que aparece numa linha designada por (SL1). Para isso, a agulhagem de dados estã ligada com uma entrada de comando através de um componente 04 (GO) com a linha (SL1).
Nas entradas de agulhagem de dados (DW1) citadas em último lugar está ligado, além disso ainda, o registador (Reg3), ligado do -^ado da entrada com o dispositivo de linhas (QS) através das suas saídas de sinais de dados. Uma saída de comando deste registador está ligada com a entra da de comando da agulhagem de dados (DW1) através de uma linha designada por (SL2) e do componente OU (GO).
Do lado da saída, a agulhagem de dados (DW1) está ligado com entradas de sinais de dados de um
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registador de saída (Reg4)comandado pelos impulsos de cadência (T) e previsto na interface com a linha em anel respectiva. Este registador está ligado com uma outra entrada através de uma linha designada por (SBA’), a saída do dispositivo tampão de emissão (SP) e que transmite um sinal de autorização para permitir e retransmitir. Do lado da saída, o registador de saída (Reg4) está ligado com a linha em anel respectiva. A linha (SBA*) está aliás também ligada com a entrada de interrupção (INTn) do microprocessador (MP).Finalmente, o dispositi vo tampão de emissão está ligado, através de uma linha (SA’) com a linha omnibus de comando (SB).
Relativamente ao dispositivo tampão de recepção (EP) e do registador de confirmação (Reg2) note-se ainda que eles, para acesso a partir do microprocessador (MP) estão ligados, além de a linha omnibus de dados (DB), também ainda com a linha omnibus de endereços (AB) e com a linha omnibus de comando (SB). As respectivas ligações não estão porém representadas na fig.2, por motivo de simplificação.
Em seguida explica-se em primeiro lugar, a colaboração das partes do circuito representadas na fig.2 no caso da transmissão de sinais de dados, antes de entrar e mais pormenores da construção do dispositivo tampão de recepção (EP) e do dispositivo tampão de emissão (SP).
Em primeiro lugar parte-se da hipótese de que devem ser transmitidos sinais de dados pelo dispositivo de comando representado na fig.2 para um outro dispositivo de comando.
Para isso, o dispositivo microprocessador agrupa os sinais de dados, cada um deles constituído por um numero de bits pré-estabelecido, para a formação de um bloco de sinais de dados, colocando antes dos sinais de dados propriamente ditos uma marca de início de bloco que indica o inicio de bloco de sinais e um endereço de receptor que designa como receptor o dispositivo de comando escolhido, para receptor. Um bloco de sinais de dados formado desta maneira é em seguida transmitido, palavra por palavra, para o dispositivo tampão de emissão (SP), sob o comando de impulsos de
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escrita transmitidos através da linha (WR). Por palavra enten de-se um numero de bits pré-determinado transmitidos simultaneamente, em paralelo, para o dispositivo tampão da emissão. Por exemplo uma palavra pode ser formada por 16 bits,portanto por dois sinais de dados se cada sinal de dados for constituido por 8 bits.
Após a transmissão, palavra por palavra, de um bloco de sinais de dados, o dispositivo microprocessador emite então, através da linha (SA), um sinal de pedido de emissão para o dispositivo tampão de emissão (SP). Este pedido fica em primeiro lugar sem ser atendido no dispositivo tampão de emissão até ao aparecimento de um sinal de autorização para emitir que ê recebido através do registador de entrada (Regi) e da linha (SBE’).
Após o aparecimento de um sinal de autorização para emitir o bloco de sinais de dados acabado de ser registado no dispositivo tampão de emissão é então emitido, palavra por palavra, através do registador de saída (Reg4), para a linha em anel respectiva. Acrescenta-se então ainda ao bloco de sinais de dados uma marca de fim que indica o fim de um bloco de sinais de dados e um endereço de emissor, que identifica o dispositivo de comando que emite o bloco de sinais de dados, bem como um sinal de confirmação preparado para o receptor. Em seguida, o dispositivo tampão de emissão (SP) retransmite o sinal de autorização para emitir antes recebido através da linha (SBA1), para o registador de saída (Reg4), que emite este sinal de autorização para emitir para a linha em anel.
Após a emissão do sinal de autorização para emitir que é indicada ao microprocessador (MP) por um sinal na linha (SA*), o dispositivo de comando em questão passa em primeiro lugar para um estado de recepção da confirmação no qual somente podem desenrolar-se processos de recepção e no qual é activada a entrada de interrupção (INTn) do microprocessador.
estado de recepção de confirmação ê mantido, no caso normal, até a chegada de um sinal de confir-11-
mação que é emitido pelo dispositivo de comando considerado como receptor quando da recepção do bloco de sinais de dados acabado de transmitir.Trata-se aqui do sinal de confirmação já mencionado preparado previamente e transmitidos no bloco de sinais de dados que ê modificado no dispositivo de comando considerado como receptor.
Por meio desta modificação são levadas ao emissor as informações referentes ã recepção do bloco de sinais de dados transmitido. Por exemplo, pode indicar-se por um sinal de confirmação, modificado de uma certa forma a transmissão sem erros de um bloco de sinais de dados.
A um sinal de confirmação modificado são acrescentados o endereço do emissor do bloco de sinais de dados acabado de receber e a marca de fim de bloco pertencente ao bloco de sinais de dados. 0 endereço e a marca de fim são então retirados do bloco de sinais de dados recebido.
aparecimento de um sinal de confirmação é então supervisionado com o auxílio do já mencionado receptor do sinal de confirmação. 0 descodificador de endereços (DEC) pertencente a este receptor compara para isso continuamente os sinais que aparecem na saída do registador de entrada (Regi)(fig.2),com um sinal constituído pelo endereço atribuído ao dispositivo de comando em questão e a marca de fim acordada. Se então o descodificador de endereços verificar uma coincidência, emite um sinal de comando na sua saída. Com o aparecimento deste sinal de comando, o sinal de confirmação transmitido a seguir ao endereço e à marca de fim são então registados no registador de confirmação (Reg2).
Com o registo do sinal de confirmação, o registador de confirmação emite um sinal de ratificação da con firmação, através da sua saída de comando, para o microprocessador (MP). Este recebe em seguida o sinal de confirmação acabado de registar no registador de confirmação, para uma avaliação posterior. No decurso desta avaliação o microprocessador comuta então o dispositivo de comando correspondente do estado de recepção de confirmação para um estado no qual é possível uma nova emissão de um bloco de sinais de dados. Da avaliação do sinal de confirmação, depende então se é transmitido eventualmente um novo bloco de sinais de dados preparado
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para a transmissão ou se primeiramente, no caso de se detectarem erros de transmissão devem ser tomadas medidas para o tratamento desses erros como, por exemplo, medidas repetir a transmissão do bloco de sinais de dados anteriormente emitido. Aliás, neste estado a entrada de interrupção (INTn) fica bloqueada.
Além disso, nos dispositivos de comando é continuamente supervisionada a chegada do sinal de autorização para emitir, isso no dispositivo tampão de emissão (SP) correspondente. Este, com a chegada de um sinal de autorização para emitir, emite um sinal de comando para a entrada de interrupção (INTn) do microprocessador (MP). Se, até a emissão deste sinal de comando num dispositivo de comando, que se encontra justamente num estado de recepção de confirmação, não tiver chegado o sinal de confirmação por ele esperado, en tão o microprocessador (MP) comuta o dispositivo de comando correspondente para um estado de sinalização avaria e/ou de tratamento de avarias. Neste estado iniciam-se eventualmente, alem de uma sinalização de avaria, medidas para o tratamento da avaria. Estas consistem, por exemplo em verificar passo-a-passo, todos os equipamentos do sistema de comutação envolvi dos na transmissão do bloco de sinais de dados não confirmado, isto é, os dois dispositivos de comando interessados e o dispositivo de linha em anel utilizado para a transmissão. Se esta verificação revelar, por exemplo, que o dispositivo de linha em anel em causa, ou os circuitos de interface (RA) com ele ligados não trabalham correctamente, então o tratamen to da avaria pode consistir em transferir a transmissão de blocos de sinais de dados para o dispositivo de linha em anel, que até agora não foi utilizado. Se, pelo contrário forem par tes centrais dos dispositivos de comando que participam na transmissão que funcionam correctamente, então o tratamento da avaria pode ser orientado no sentido de excluir o dispositivo de comando respectivo de outra transmissão de sinais de dados.
Explicam-se a seguir os procedimentos de comando que se realizam num dispositivo de comando quando
da recepção de um bloco de sinais de dados. Como já foi mencionado acima, previu-se o dispositivo tampão de recepção(EP) para a recepção de blocos de sinais de dados. Quando do aparecimento de uma marca de inicio de bloco que indica o inicio de um bloco de sinais de dados, o dispositivo tampão compara os endereços de receptor transmitidos no inicio do bloco de sinais de dados com um endereço atribuído ao referido dispositivo de comando. Quando se verifica uma coincidência dos endereços comparados entre si, os sinais pertencentes ao bloco de sinais de dados são registados num dispositivo de memória até o aparecimento de uma marca de fim de bloco que indica o fim do bloco de sinais de dados. Nessa memória permanecem primeiramente até serem transferidos pelo dispositivo do microprocessador da unidade SU/TU (fig.2). A transferência pode então rea lizar-se por exemplo com base num sinal de comando emitido pelo dispositivo de recepção quando do aparecimento da marca do fim de bloco. Para isso o sinal de comando pode ser levado ao microprocessador a uma outra entrada de interrupção, por exemplo a entrada (INT1).
Antes da transferência de um bloco de sinais de dados faz-se ainda no dispositivo tampão de recepção (EP),uma verificação da sua transmissão sem erros, por exemplo sob a forma de um controlo de paridade. 0 dispositivo tampão de recepção modifica então o sinal de confirmação preparado pelo emissor do bloco de sinais de dados e transmitidos no bl£ co de sinais de dados, de acordo com o resultado da verificação e transmite este sinal de confirmação modificado, juntamen te com o endereço que identifica o emissor do bloco de sinais de dados acabado de receber e a marca de fim de bloco para o registador (Reg3). A marca de fim de bloco e o endereço são então obtidos do bloco de sinais de dados recebido. 0 registador (Reg3) retransmite então os sinais registados através da agulhagem de dados (DW1) e do registador de saída (Reg4) para o dispositivo de linha em anel.
Se, pelo contrário o dispositivo tampão de recepção (EP) constatar, quando do aparecimento de uma marca de inicio de um bloco de sinais de dados, uma não-coincidência dos endereços comparados entre si, então retransmite
-1 Δ-
ί.
o bloco de sinais de dados sem alteração para a agulhagem de dados (DW1). Através desta agulhagem de dados e do registador de saída da (Reg4) ligado a seguir, o bloco de sinais de dados chega novamente ao dispositivo de linha em anel e portanto ao dispositivo de comando seguinte no dispositivo de linhas em anel.
Em seguida são feitas considerações com relação à construção do dispositivo tampão a emissão (SP) e do dispositivo tampão de recepção (EP). Na fig.3 está representado um esquema em blocos do dispositivo tampão de emissão. A este dispositivo tampão de emissão pertence, entre outras coisas, uma memória de escrita /leitura (RAM) que apresenta um certo numero de células de memória e está ligada com as suas entradas e saídas de sinais de dados ã linha omnibus de dados (DB). Esta memória serve para o já mencionado registo, palavra por palavra, de um bloco de sinais de dados preparado pelo dispositivo de microprocessador da unidade (SU/TU) e para a sua retransmissão para o dispositivo de linha em anel, quando aparecer um sinal de autorização para emitir. Para as operações de escrita e de leitura necessários, a memória de escrita/leitura recebe, através da já mencionada linha (WR) e através de uma linha (RF), impulsos de escrita ou impulsos de leitura. Além disso esta memória é comandada a partir de um dispositivo contador formado por dois contadores (Zl) e (Z2). 0 contador (Zl) é um contador de escrita/leitura para o endereçamento contínuo das células de memória pertencentes ã memória de escrita leitura (RAM). Este contador está ligado pelas suas saídas de contagem, por um lado, a entradas de endereços da memória de escrita/leitura e, por outro lado, a entradas de um circuito OU(G1). Numa entrada de cadência, o contador (Zl) recebe sinais de um circuito 0U(G2). Este circuito OU está ligado, através de uma das suas entradas, com a linha (WR) e, através de uma outra entrada, com a saída de um circuito E (G3). Uma entra da deste circuito E está ligada através da linha (RF), com um dispositivo para a recepção de um sinal de autorização para emitir (SBS). Este dispositivo está por sua vez, ligado por outro ás linhas (T), (SBE*), (SBA1) e (SL1) representadas na fig.2.
-15L
1¾¾
Uma outra entrada do circuito E (G3) aca bado de mencionar esta ligada com um circuito OU (G4), que está ligado, no lado de entrada, a saídas de contagem do já mencionado contador (Z2). Este contador ê um contador progressivo regressivo, utilizado como contador do conteúdo da memória de escrita/leitura (RAM). Este contador de conteúdo apresenta uma entrada de cadência para cada uma das contagens crescente ou descrescente. Para a contagem crescente, recebe sinais de cadência através da linha (WR) e para a contagem decrescente,recebe sinais de cadência através do já mencionado circuito E (G3).
dispositivo tampão de emissão (SP) apresenta além disso um registador (Reg5).Este registador está ligado, no lado de entrada, com a linha omnibus de dados (DB) e com as saídas do já mencionado circuito OU (Gl) e com um cir cuito E (G6) ligado no lado da entrada com as saídas de contagem do contador (Z2), estando o circuito OU ligado à célula de registador (AK) fig.3, e no circuito E à célula de registador (EK) (fig.3). Numa entrada de cadência, o registador recebe sinais de cadência que lhe são enviados através da linha (RF). Do lado da saída este registador está ligado ao dispositivo de linhas da linha (SD).
Ao dispositivo tampão de emissão pertence além disso um andar multiplicador biestável (FF1) que está ligado, no lado de saída, através de uma linha (SA’)} com o dispositivo para a recepção de um sinal de autorização para emitir (SBS) e com a linha omnibus de comando (SB). 0 multivibrador biestável está além disso ligado, com a sua entrada de cadência, à linha (SA) representada na fig.2. Por sua vez uma entrada de sinais de dados deste multivibrador biestável está ajustado com o nível lógico 1”. Finalmente, uma entrada de reposição do multivibrador biestável (FF1) está ligada com uma saída de um outro multivibrador biestável (FF2). Este multivibrador biestável recebe, na sua entrada de cadência, através da linha RF, sinais de cadência fornecidos pelo dispositivo (SBS). Com a sua entrada de dados este multivibrador biestável está ligado com uma linha (EK) do dispositivo de linhas (SD),
que transmite a marca de fim de bloco. Esta linha (EK) e a linha (SA) mencionada anteriormente são finalmente ainda ligadas a um circuito OU (G5), que está ligado, no lado da saída, com uma entrada de reposição do contador (Zl).
No dispositivo tampão de emissão (SP) representado na fig.3 efectuam-se as seguintes operações de comando. Para a transferência, palavra por palavra, de um bloco de sinais de dados para a memória de escrita/leitura (RAM) são emitidos, pelo microprocessador (MP) e através da linha (WR), impulsos de escrita correspondentes à velocidade de trabalho do microprocessador para a memória de escrita/leitura e para os dois contadores (Zl) e (Z2). Por meio destes impulsos de escrita aumenta continuamente o estado de contagem do contador (Zl), partindo de um estado inicial de contagem que pode ser o estado de contagem 0. Este estado de contagem,que muda continuamente, é recebido pela memória de escrita/leitura como endereço para o endereçamento das suas células de memória, de modo que as sucessivas palavras de sinais de dados do bloco de sinais de dados que vai ser transferido são registadas em células de memória sucessivas.
Simultaneamente, aumenta continuamente, com cada impulso de escrita, também o estado de contagem do contador (Z2) (contador de conteúdo). Neste caso, parte-se de um estado de contagem inicial, que indica o estado vazio da memória de escrita/leitura (RAM), que mais uma vez também pode ser o estado de contagem 0”. 0 estado de contagem instantâneo do contador de conteúdo designa assim a célula de memória na qual pode ser inscrita, a palavra seguinte do de sinais de dados. 0 estado de contagem instântaneo é então retido até o novo aparecimento de um impulso de escrita. Após a transferência de todo o bloco de sinais de dados para a memória de escri ta/leitura, o contador de conteúdo (Z2) apresenta portanto um estado de contagem dado pelo comprimento do bloco de sinais de dados. Este estado de contagem é também simultaneamente uma medida do estado de contagem atingido pelo contador de escrita /leitura (Zl).
-17Após a transferência de um bloco de sinais de dados para a memória de escrita/leitura (RAM), o microprocessador (MP) emite um sinal de solicitação de emissão através da linha (SA), que é conduzido ao contador de escrita/leitura (Zl) através do circuito OU (G5). Este sinal de solicitação de emissão bem como resultado a reposição do contador (Zl) num estado no qual ele emite na sua saída novamente o estado de contagem inicial. 0 sinal de solicitação de emissão comuta além disso o multivibrador biestável (FF1) para o seu estado activo. Por meio deste estado activo indica-se ao dispositivo de recepção de um sinal de autorização para emitir (SBS) a presença de um bloco de sinais de dados a ser transmitido. Se a seguir este dispositivo receber um sinal de autorização para emitir, então ele emite impulsos de leitura pela linha (RF) formados pelos impulsos de cadência (T) correspondentes à velocidade de transmissão do sistema de linha em anel. Estes impulsos de leitura são levados directamente ã memória de escrita/leitura (RAM) e aos dois contadores (Zl) e (Z2) através do circuito E (G3) que é comandado pa ra o estado activo pelo circuito OU (G4). Além disso estes impulsos de leitura vão ainda actuar no registador (Reg5) e no multivibrador biestável (FF2).
Os impulsos de leitura provocam a leitura de saída das palavras de sinais de dados armazenados na me mória de escrita/leitura (RAM) e a sua transferência para o registador (Reg5). Esta leitura é então iniciada com uma pala vra do sinal de dados que está armazenada na célula da memória de escrita/leitura correspondente ao estado de contagem inicial do contador (Zl). Esta palavra de sinal de dados pode ser por exemplo o endereço de receptor colocado antes dos sinais de dados propriamente ditos. Com a transferência desta primeira palavra do bloco de sinais de dados para o registador (Reg5) é simultaneamente comandado o ajustamento de um bit de identificação que identifica o início deste bloco de sinais de dados num determinado estado binário que pode ser por exemplo o estado 0. Este ajustamento é então provocado por um sinal emitido pelo circuito OU (Gl) no estado de conta gem inicial do contador (Zl).
Para o bit de identificação acabado de mencionar é aliás reservada a célula do registador (Reg5). identificada por (AK) na fig. 3.
Além do bit de identificação acabado de mencionar é ainda previsto um outro bit de identificação para identificar o fim de um bloco de sinais de dados, para o qual está reservada uma célula do registador (Reg5) designado por (EK) na fig. 3. Ambos os bits de identificação são acrescenta dos a cada uma das palavras de sinais de dados transferidas para o registador (Reg5), tendo porem primeiramente sido colc> cado somente o bit de identificação que identifica o início de um bloco de sinais de dados, quando da recepção da primeira palavra de sinais de dados. Para as palavras de sinais de dados subsequentes não é colocado, de início, nenhum dos dois bits de identificação.
Com o aparecimento de cada pulso de leitura é aumentado o estado de contagem do contador (Zl) (conta dor de escrita/leitura), de modo que a memória de escrita/lei^ tura (RAM) continua a receber endereços para a leitura das pa lavras de sinais de dados acabadas de serem armazenadas, e is_ so pela mesma ordem por que foram anteriormente oferecidos os endereços para a escrita das palavras de sinais de dados. Simultaneamente também são levados os impulsos de leitura ao con tador (Z2) ( contador do conteúdo). Este contador conta agora no sentido inverso, partindo do estado de contagem atingido quando da escrita das palavras de sinais de dados na memória de escrita/leitura.
A leitura das palavras de sinais de dados e a adição simultânea dos dois bits de identificação prosseguem então, por meio de uma variação contínua dos estados de contagem dos contadores (Zl) e (Z2), até que o estado de contagem do contador (Z2) atinja o estado de contagem 0 (estado de contagem inicial), isfco é, até que todas as células de memória da memória de escrita/leitura gravadas anteriormente com palavras de sinais de dados tenham sido lidas. Ao ser atingido o estado de contagem 1, o bit de identificação mencionado anteriormente e que indica o fim de um bloco de sinais de dados, é ajustado num estado binário predeterminado,
ι por exemplo no estado 0, por meio de um sinal emitido pelo circuito(G6). Deste modo, a palavra de sinais de dados recebida neste instante pelo registador (Reg5), é identificada como a penúltima palavra de sinais de dados pertencente ao bloco de sinais de dados.
Ao ser atingido o estado de contagem ini ciai 0” do contador (Z2), o circuito E (G3) é além disso comutado para o seu estado de bloqueio, de modo que os dois con tadores (Zl) e (Z2) não recebem novos impulsos de leitura. Além disso, o ajustamento do bit de identificação, que indica 0 fim ^o bloco de sinais de dados, através do multivibrador biestável (FF2) provoca a reposição do multivibrador estável (FF1) no seu estado inactivo. Por meio deste estado inactivo, é indicado ao dispositivo de recepção de um sinal de autorização para emitir (SBS) e ao microprocessador (MP) o fim de uma operação de emissão. Com isso fica o dispositivo tampão, de emissão (SP) disponível para a transferência e retransmissão de um novo bloco de sinais de dados.
Na fig. 4 está representada a construção do dispositivo para a recepção de um sinal de autorização para emitir (SBS). Este dispositivo apresenta um multivibrador biestável denominado flip-flop RS (FF3), cuja entrada de ajus_ tamento (S) está ligada com a saída de negação de um sinal de saída de um circuito E (G7). Este circuito E está ligado com uma entrada à linha (SBE’) que conduz o sinal de autoriza ção para emitir e, com uma outra entrada ã linha (SA’), sendo esta última também levada ã entrada de reposição do multivibrador biestável (FF3). Ambas as linhas estão além disso liga das a entradas de um circuito E (G8), negando a entrada ligada ã linha (SA’) o sinal de entrada que lhe é aplicado. Do lado de saída este circuito E está ligado a uma entrada de um circuito OU (G8). Uma outra entrada deste circuito OU está ligada com uma saída de um multivibrador monoestável (MV) que, por sua vez, está ligado, no lado de entrada, com a saída do já mencionado flip-flop RS (FF3). Nesta saída estão além disso ligadas a linha (SL1) e uma entrada de um outro circuito E (G10).
-2060SC0
Η®
Este circuito E recebe impulsos de cadência (T) numa outra entrada. Do lado de saída este circuito E está ligado à linha (RJ?) (fig. 3).
dispositivo representado na fig. 4 retransmite então imediatamente um sinal de autorização para emitir que aparece na linha (SBE'), através do circuito E (G8) e do circuito OU (G9), para o registador de saída (Reg4), representado na fig. 2, sempre que o multivibrador biestável (FF1) se encontrar no estado inativo, ou seja, sempre em que não tenha anteriormente sido emitido nenhum sinal de solicitação de emissão pelo microprocessador (MP). Se, pelo contrário, o multivibrador biestável (FF1) se encontrar no estado activo, então a via de transmissão do sinal de autorização para emitir que se acaba de mencionar é bloqueada. Quando da chegada de um sinal de autorização para emitir, o multivibrador bies_ tável (FF3) (fig. 4) é comutado para o seu estado activo, no qual aparecem na saída do circuito E (G10) os impulsos de ca dência (T) para a leitura de saída de um bloco de sinais de dados armazenado na memória de escrita/leitura (RAM). Além disso, neste estado activo do multivibrador biestável (FF3) é emitido um sinal de comando para a agulhagem de dados (DW1) (fig. 2), através da linha (SL1).
A reposição do multivibrador biestável (FF1) (fig. 3) para o estado inativo após a transmissão de um bloco de sinais de dados faz que também o multivibrador biestável (FF3) seja comutado para o seu estado inactivo. Nesta comutação, o multivibrador monoestável (MV), ligado a seguir ao multivibrador biestável (FF3), emite um sinal de saída com duração pré-determinada, o qual é retransmitido, através do circuito OU (G9), como sinal de autorização para emitir.
Na fig. 5 está representada a construção do dispositivo tampão de recepção (EP) já mencionada. Este dispositivo apresenta, para a comparação de endereços atrás indicada, um dispositivo comparador (Vgl) ligado com as saídas de sinais de dados do registador de entrada (Regi) (fig. 2), o qual, no caso de coincidência dos endereços comparados entre si, emite um sinal de ajustamento para um multi_ vibrador biestável (FF4).
-21t
Este multivibrador biestãvel está ligado, do lado da saída, com a entrada de um circuito E(G11).
Numa outra entrada, este circuito E re cebe como impulsos de escrita,os impulsos de cadência (T). Na saída deste circuito E(G11) está ligada uma entrada de escrita de uma memória (FIFO). Esta memória é por exemplo uma memória temporária que está ligada, com as suas saídas de sinais de dados, à linha omnibus de dados (DB). Nesta memória temporária é recebido, palavra por palavra, o bloco de sinais de dados justamente presente, quando estiver presente um sinal de ajustamento do multivibrador biestãvel (FF4) acabado de meneio nar, o que ê realizado com auxílio dos impulsos de cadência (T) transmitidos através do circuito E (Gll). A transferência de palavras de sinais de dados verifica-se então atê que o multivibrador biestãvel (FF4) seja reposto no seu estado activo quando do aparecimento da marca de fim de bloco, que indica o fim do bloco de sinais de dados. Para esta reposição, o multivibrador biestãvel (FF4) está ligado à entrada da memória temporária pela linha (EK) que conduz a marca de fim de bloco. Além disso, esta linha está ligada a um outro multivibrador biestãvel (FF5) que, com o aparecimento da marca de fim de blc> co, emite na sua saída o já mencionado sinal de comando, que indica ao microprocessador (MP) a disponibilidade de um bloco de sinais de dados. Não se trata aqui com mais pormenor a leitura de saída de um bloco de sinais de dados da memória temporária (FIFO).Esta leitura faz-se de modo de uma maneira conhecida, pela aplicação de sinais de comando apropriados, da linha omnibus de comando (SB). A leitura de saída termina então com o aparecimento de um sinal que indica o estado vazio da memória temporária (FIFO). 0 microprocessador recebe este sinal a partir da memória temporária, por exemplo sob a forma de um sinal de comando através da linha omnibus de comando(SB) ou sob a forma de um sinal de interrupção numa entrada de interrupção.
A entrada da memória temporária (FIFO) está ligada com um dispositivo (SB) para a verificação dos blocos de sinais de dados. Este dispositivo verifica os blocos de sinais de dados relativamente à sua transmissão,sem erros, por exemplo sob a forma de um controlo de paridade.
dispositivo modifica então o sinal de confirmação contido num bloco de sinais de dados recebido preparado pelo emissor de acordo com o resultado da verificação e, em seguida, emite este sinal de confirmação modificado, juntamente com o endereço que identifica o emissor do bloco de sinais de dados jus tamente recebido e com a marca de fim de bloco, para o registador (Reg3).
Finalmente à memória temporária (FIFO) está ligada uma agulhagem de dados (DW2). Esta agulhagem de dados é comandada pelo já mencionado dispositivo comparador (Vgl). Este só retransmite as palavras de sinais de dados per tencentes a um bloco de sinais de dados para a memória temporária quando o dispositivo comparador constatar uma coincidência dos endereços comparados entre si. Caso contrário, todo o bloco de sinais de dados recebido é retransmitido, através da agulhagem de dados (DW1) representada na fig. 2 e do registador de saída (Reg4) é retransmitido para o dispositivo de linha em anel.
Anteriormente foi exposto, a propósito da descrição do dispositivo tampão de emissão (SP), que a ca da uma das palavras de sinais de dados de um bloco de sinais de dados são agregados dois bits de identificação que identi ficam o início ou fim respectivamente, de um bloco de sinais de dados. Mas além disso também é possível agregar as várias palavras de sinais de dados outras informações adicionais de rivadas dos estados de contagem dos dois contadores (Zl) e (Z2).
Com base nas figs. 2 e 5 foi explicado que, para a recepção de sinais de confirmação e de blocos de sinais de dados são previstos respectivamente dois descodifi. cadores de endereços separados, nomeadamente o descodificador de endereço (DEC) e o dispositivo comparador (Vgl). Em vez destes dois descodificadores de endereços DEC pode no entanto utilizar-se também apenas um descodificador de endereços, ao qual, para a identificação de sinais de confirmação e de bit) cos de sinais de dados, são levados, além das linhas que trans mitem os endereços, as linhas que transmitem a marca de iní cio e a marca de fim de bloco.
Claims (2)
1, caracterizado por, como informações adicionais serem previstos os bits de identificação do início ou do fim, respectivamente de um bloco de dados, cujo aparecimento num determinado estado binário (”0) é determinado pelo estado de contagem inicial ou pelo estado de contagem máximo, respectivamente .
- 3ê -
Circuitos de acordo com a reivindicação
2, caracterizados por o dispositivo de contadores (Z1,Z2) ser formado por um contador de gravação/leitura (Zl) e um contador de conteúdo (Z2), por o contador de gravação/leitura, pa ra a recepção palavra-a-palavra ou para a leitura de saída de um bloco de sinais de dados, efectuar, a partir do estado de contagem inicial pré-determinado por meio do qual é fixado o ajustamento do bit de identificação que identifica o início do bloco de sinais de dados no estado binário determinado, o endereçamento progressivo das células de memória pertencentes à memória de gravação e leitura (RAM), por o contador de conteúdo (Z2), a partir de um estado de contagem inicial que indica o estado de vazia da memória de gravação e leitura, elevar com cada recepção de uma palavra do sinal de dados na memória de gravação/leitura (RAM) o seu estado instantâneo de contagem de conteúdo e receber o seu estado de contagem de conteúdo dado pelo correspondente comprimento do bloco de sinais de dado, o qual é uma medida do estado de contagem atingido pelo contador de gravação/leitura (Zl) e por quando da leitura de saída que se segue das palavras do sinal de dados da memória de gravação/leitura, a partir do estado de contagem anteriormente atingido pelo contador de conteúdo, cujo es_ tado instantâneo de contagem é diminuído até atingir o referi do estado de contagem inicial, provocar a desactivação da memória de gravação/leitura (Zl) e o ajustamento do bit de iden tificação que caracteriza o fim do bloco de sinais de dados num estado binário determinado.
- 4ê Circuitos de acordo com uma das reivindicações 1 a 3, caracterizado por o dispositivo de proce£ sarnento dos sinais (MP, MEM) ser formado por um microprocessador .
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Effective date: 19920424 |
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| MM3A | Annulment or lapse |
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