PT83342B

PT83342B - Processo e circuitos para a transmissao de sinais de dados num grupo de equipamentos de comando pertencentes a um sistema com uma linha em anel

Info

Publication number: PT83342B
Application number: PT83342A
Authority: PT
Original assignee: Siemens Ag
Priority date: 1985-09-11
Filing date: 1986-09-10
Publication date: 1992-10-30
Also published as: AU583657B2; US4700019A; ZA866884B; DE3679951D1; CA1267231A; BR8604339A; PT83342A; EP0215276B1; ES2002317A6; YU158086A; AU6253686A; JPS6262696A; GR862297B; EP0215276A1

Description

Memória Descritiva

A presente invenção refere-se a um processo e a circuitos para a transmissão de sinais de dados entre equipamentos de comando, ligados entre si através de um sistema de linhas ligadas em anel, comandado por impulsos de cadência e operados d.e forma direcional, e que são sobretudo equipamentos de comando de um sistema de comutação de dados, os sinais de dados a serem emitidos de um equipamento de comando para um certo número de equipamentos de comando pertencentes a um grupo transmitidos troço-a-troço de equipamento de comando para equipamento de comando, sob a forma de um bloco de sinais, juntamente com um endereço de receptor que designa como receptor o grupo de equipa mentos de comando, em questão, colocado antes dos sinais de dados e caracterizado por uma marca de início de bloco e com um endereço de emissor que designa como emissor o equipamento de comando que emite o bloco de sinais, acrescentado aos sinais de dados caracterizado por uma marca de fim do bloco e enviando um equipamento de comando seleccionado como receptor, ao receber um bloco de sinais, um sinal de confirmação juntamente com o meneio^ nado endereço de emissor, para aquele equipamento de comando pele qual foi emitido anteriormente o referido bloco de sinais»

Já é conhecido um processo no qual é transmitido, a uartir de um equipamento de comando do sistema de linha eia anel, um bloco de sinais constituído da forma que se acaba de mencionar, para um outro equipamento de comando (pedido alemão de Patente DE—OS 3136495).

No equipamento de comando seleccionado como receptor é composto, quando da recepção de um bloco de sinais, um bloco de sinais-informação de confirmação cjue ó em seguida transmitido para o equipamento de comando da qual foi emitido o bloco de sinais acabado de receber. 0 bloco de sinais-informação de confirmação ó neste caso composto da mesma forma que o bloco de sinais anèeriormente recebido, isto S, ao sinal de confirmação, propriamente dito são a.crescentados o endereço do receptor e o endereço do emissor para o sinal de confirmação a ser transmitido. Os dois endereços devem ser para isso retirados do bloco de sinais acabado de receber. No processo conhecido não está previs^ ta uma transmissão simultânea de um bloco de sinais para um grupo de equipamentos de comando pertencentes ao sistema de linha em anel.

objecto da presente invenção consiste então em propor cionar um modo de, por um processo e com circuitos dos tipos men cionados anteriormente, poder transmitir, com comandos pouco com plicados, blocos de sinais para um grupo de equipamentos de comando e sinais de confirmação deste grupo de equipamentos de comando através do sistema de linha em anel.

problema atrás apresentado é resolvido, nuiii processo do tipo mencionado anteriormente e segundo a presente invenção, por um lado, copiando-se pelo primeiro equipamento de comando do mencionado grupo de equipamentos de comando, quando se receber o bloco de sinais, para um possível processamento o sinal de blocos e, por outro lado, emitindo-se, com a supressão da sua marca de fim de bloco anterior, juntamente com um sinal de confirma ção correspondente ao equipamento de comando em questão e uma marca de fim de bloco correspondente à citada marca de fim de bloco, para o equipamento de comando seguinte no sistema de linha em anel, copiando-se em cada um dos equipamentos de comando pertencentes ao grupo de equipamentos de comando que se seguem ao equipamento de comando em questão, o respectivo bloco o

de sinais que lhe é dirigido, para um possível processament por outro lado, emitindo-se, com a supressão da marca de fia de bloco do bloco justamente transmitido com o bloco de sinais em questão, e juntamente com um sinal de confirmação referente ao equipamento comando respectivo e com uma marca de fim de bloco correspondente à mencionada marca de fim de bloco, para o equipa mento de comando seguinte no sistema de linha em anel e

- examinando, no equipamento de comando que emitiu o bloco de sinais que contem o sinal de confirmação para a detecção deste.

A invenção tem a vantagem de os equipamentos de comando pertencentes ao grupo identificado pelo endereço do receiotor acrescentarem imediatamente a cada bloco de sinais a ser retrans mitido após a cópia, apagando a marca de fim de bloco até então transmitida no bloco de sinais, um sinal de confirmação com uma marca de fim de bloco correspondente à marca de fim de bloco até agora existente, de modo que o equipamento de comando que emitiu antes o bloco de sinais original, recebe um bloco de sinais que contém os sinais de confirmação de todos os equipamentos de comando pertencentes ao grupo. Com isso elimina-se por um lado, nos equipamentos de comando pertencentes ao grupo, a geração de um bloco de sinais com a informação de confirmação como é previs to no estado actual da técnica, e ura comando dispendioso para a emissão de um tal bloco de sinais cora a informação de confirmação para o sistema de linha em anel*

Mas, por outro lado, reduz-se também o dispêndio do comando relativo ã avaliação dos sinais de confirmação, porque todos os sinais de confirinação a avaliar estão simultaneamente presentes no equipamento de comando considerado.

Convenientemente, o bloco de sinais que contém os sinais de confirmação é copiado no equipamento de comando do qual foi emitido o bloco de sinais original, para uma avaliação dos sinais de confirmação e para ser retransmitido para o equipa mento de comando seguinte no sistema de linha em anel, coei a supressão da marca de inicio de bloco e da marca de fim de bloco₀Com a supressão destas marcas evitabloco de sinais seja reconhecido como equipamentos de comando considerados.

Convenientemente, o endereço se, de forma simples, que o tal e novamente aceite nos de receptor acrescentado a ϊ'

um bloco de sinais identifica selectivamente ou todos os equipamentos de comando pertencentes ao sistema de linha ea anel ou somente uma parte desses equipamentos de comando. Isto oferece, por um lado, a possibilidade de transmitir, dentro do sistema de linha em anel, emissões de mensagens colectivas ou circulares para um grupo selecionado de equipamentos de comando, Por outro lado, também é possível, de forma simples, dirigir um bloco de sinais determinado a todos os equipamentos de comando do sistema de linha em anel que faz com que os equipamentos de comando emitam sinais de confirmci.ção correspondentes, de modo que, por exemplo, pode verificar-se no menor intervalo de tempo, o estado de operação de todos os equipamentos de comando pertencentes ao sistema de linha em anel, por intermédio da avaliação dos sinais de confirmação.

Da. reivindicação 5 resulta uma variante aperfeiçoada vantajosa dos circuitos para a realização do processo segando a presente invenção. Ssta variante apresenta uma memória de recepção, que serve para a cópia dos blocos de sinais, e um comando de recepção com ela ligado. Sste comando de recepção comanda não só a recepção e a retransmissão de blocos de sinais que se destinam ao equipamento como receptor, como também à recepção de blocos de sinais completados pelos sinais de confirmação.

Aperfeiçoamentos vantajosos cios circuitos de acordo com a reivindicação 5 resultam das reivindicações 6 a 10. Uma vantagem dos aperfeiçoamentos relativos à memória de recepção consiste, entre outras coisas, no facto de, devido à presença de unia memória de escrita/leitura comandável por dois dispositivos contadores separador para a execução de processos de escrita e de leitura, se tornar possível uma adaptação de velocidade de traba lho dos equipamentos de comando à velocidade de transmissão dentro do sistema de linha em anel. ZÍ então conveniente que, tendo em vista o custo dos comandos, que a memória de escrita/leitura seja endereçada rotativamente neles dispositivos contadores, de acordo com a reivindicação 7. A fim de evitar, neste endereçamento rotativo da memória de escrita/leitura, uma escrita sobreposta a blocos de sinais já armazenados na mesma, mas ainda não lidos para saida, é conveniente prever um dispositivo contador de acordo com a reivindicação 8, que supervisiona o estado de

enchimento da memória de escrita/leitura e que, ao ser atingido um estado de enchimento pré-determinado, interrompe a recepção do bloco de sinais acabado de chegar, por uma acção apropriada do dispositivo contador previsto para a execução dos processos de escrita. ITa reivindicação 9 indicam-se circuitos que não exigem grande complicação técnica par cí O comando dos dois dispositi vos contadores citados em ííltimo lugar para o caso da interrupção da recepção de um bloco de sinais acabado de receber»

A reivindicação 10 refere-se a um aperfeiçoamento vanta joso do já mencionado comando de recepção. Este comando de recep ção caracteriza-se quer por uma reduzida complicação técnica dos circuitos, quer também por um reduzido dispêndio com o coaando»

Descreve-se a seguir a presente invenção com mais pormenor com referência aos desenhos anexos cujas figuras represen tam:

A fig. 1, num esquema de blocos, um sistema de comutação de dados formado por um sistema de linha em anel, no qual foi aplicada a presente invenção;

A fig. 2, num esquema de blocos, com arranque parcial, a construção de um dos circuitos de interface representados na fig. 1 apenas esquemáticamente e a construção de uma unidade de comutação ou unidade de ligação à linha com aquele ligada;

A fig. 3, a construção de um dispositivo tampão de recepção existente no circuito de interface da fig. 2;

A fig. 4, a construção de um comando de recepção perten cente ao dispositivo tampão de recepção da fig. 3; ^e

A fig. 5} a estrutura dos blocos de sinais que são transmitidos através do sistema de linha em anel.

Na fig. 1 está representado um sistema de comutação de dados com um certo número de unidades de comutação (SUO) a (SUn). Estas unidades de comutação realizam as funções de comutação requeridas para a transmissão de sinais de dados, de acordo com o princípio de divisão da carga. As unidades de comutação estão ligadas, para isso, conjuntamente a um sistema de linha em anel.

Um tal sistema de linha em anel pode ser constituído por um dispositivo línico de linha em anel. Mas o sistema de linha em anel • também pode, como está representado por exemplo na fig. 1, ser . construído por dois dispositivos de linha em anel (RINGO)

(PINO·!) , em paralelo, independentes um do outro. Coei esta redundância é por exemplo possível, no caso de avaria de uei dos dispo sitivos de linha em anel, realizar a transmissão dos blocos de sinais e dos sinais de confirmação pelo outro disijositivo d.e linha em anel.

Λ ligação das mencionadas unidades de comutação (SUO) a (SUn) aos dois dispositivos de linha em anel realiza-se através de um circuito de interface (SA) individual respectivo para cada um dos dispositivos de linha em anel, aos quais se fará referência mais pormenorizada no seguimento.

Com os referidos dispositivos de linha em anel (IUNGO) e (RINGrl) está alem disso ligado um certo ndmero de unidades de ligação de linha (TUO) a (TUk), cada uma delas novamente através de um circuito de interface RA individual, correspondente a cada um dos dispositivos de linha ea anel. Estas unidades de ligação de linhas servem, juntamente com os circuitos de interface correspondentes, para a transmissão de sinais de dados entre as citadas unidades de comutação e as linhas de transmissão ligadas com instalações dos assinantes que estão ligadas às unidades de ligação de linha (TUO) a (TUk)« Cada uma das unidades de ligação de linha apresenta para a ligação de linhas de transmissão um certo niímero de ligações de linha (LTO) a (LTm).

As unidades de circuito formadas pelas referidas un.5 daIdes de comutação ou pelas unidades de ligação de linha e os circuitos de interface correspondentes sao, no seguimento, também chamadas unidades de comando. No caso de o sistema de linha liga da em anel ser constituído apenas por uma línica linha em anel, a um equipamento de comando pertence somente um líhico circuito de interface.

Dentro do sistema de comutação representado na fig. 1, isto é, entre as unidades de comutação e as unidades de ligação de linha, a transmissão de sinais de dados faz—se sob a forma de blocos de sinais, cada um dos quais apresenta como sinais de dados no decurso do estabelecimento de uma comunicação, informações de sinalização e, no caso de uma comunicação estabelecida, sinais de mensagens a serem transmitidos entre as instalações . dos assinantes interessados nessa comunicação. Gada bloco de , sinais a transmitir contém, alem dos sinais de dados propriamente

ditos cada um dos quais e constituído por um certo número de bits, por exemplo 8 bits, um endereço de receptor que identifica como receptor pelo menos uni dos equipamentos de comando, uma marca de início de bloco que identifica o início de um bloco de sinais, uma marca de fim de bloco que indica o fim de um bloco de sinais, um endereço de emissor que identifica como emissor o equipamento de comando que emite o bloco de sinais e pelo menos um sinal de confirmação ou uma confirmação em branco. Um bloco de sinais construído desta forma, que será considerado coffl mais pormenor mais adiante, pode então ser emitido para um dos dispo, sitivos de linha em anel, sÓ quando tiver sido recebido anteriormente, pelo equipamento de comando em questão, um sinal de autorização para emitir transmitido, de equipamento de comando para equipamento de comando, que comanda estes equipamentos para um estado de autorização para emitir.

A fig. 2 mostra com mais pormenor a construção de um equipamento de comando. Gomo já foi mencionado acima, um tal equipamento de comando ó constituído ou por uma unidade de comataçao ou por uma unidade de ligação de linha, indicadas na figo 2 pela referencia (SU/Τϋ), e por um número de circuitos de interface (rà) igual ao número de dispositivos de linha er·’ anele Na fig. 2 está neste caso representado somente um destes circui tos de interface, pois todos os circuitos de interface ligados respectivamente com as unidades de comutação ou com as unidades de ligação de linha apresentam internamente a mesma construção.

A unidade (unidade de comutação ou unidade de ligaçao de linha), representada com arranque parcial e referenciada por (SU/TU) na fig. 2 apresenta um dispositivo microprocessador que comanda quer as operações de emissão quer as operações de recepção. Deste dispositivo microprocessador estão representados um microprocessador (MP), um dispositivo de memória (MBl-l), que compreende uma memória fixa (memória de programas) e memórias de escrita/leitura, e um dispositivo (DMA) para acesso directo à memória, 0 dispositivo de memórias e o dispositivo citado em último lugar estão neste caso ligados ao microprocessador (MP) atravós de um sistema de linha omnibus. 0 sistema de linha omnibus ó constituído por uma linha omnibus de dados (DB), uma linha omnibus de endereços (AB) e por uma linha omnibus de coroando [ 60S00· jnaíiitfiii

(SN). Através da linha omnibus de dados e dos circuitos da linha omnibus de comando designadas por (RD) e (SO), o circuito de interface (RA) está também ligado com o microprocessador (’íp). Além disso, dois circuitos de comando do circuito de inter face, designados por (INTn-1) e (iNTn), conduzem a entradas de interrupção (INTn-1) e (BITn) do microprocessador (UP)« Finalmente o circuito de interface (RA) ainda está ligaclo, através de uma outra linha designada por (DIâA) , com o dispositivo (DííA) para acesso directo à memória.

Um circuito de interface (RA) apresenta quer dispositivos para o tratamento cie blocos de sinais e de sinais de confirmação recebidos, quer dispositivos para a emissão de blocos de sinais preparados no dispositivo de comando respectivo» Destes dispositivos, na fig 2 estão representados apenas os dispositivos que se relacionam com a presente invenção destinados ao tra tamento dos blocos de sinais e dos sinais de confirmação recebidos.

circuito de interface (RA) representado na fig 2 apresenta na interfa.ce com o dispositivo de linhas em anel respectivo, que por exemplo pode ser o dispositivo de linhas ea anel (RINGO), um registador de recepção (Regi), que recebe para leio os sinais transmitidos a.través do dispositivo de linhas em anel. Para isso, este registador é comandado por um gerador de impulsos de cadência, que aplica, através de uma linha (t), sinais de impulsos de cadência correspondentes à velocidade de transmissão do dispositivo de linhas em. anel, a uma entrada de impulsos de cadência do registador de entrada (Regi). Bste regis tador de entrada está ligado, no lado de saída, por um lado, coe um dispositivo tampão de recepção (Sp), através de linhas (3D) e, por outro lado, com as primeiras entradas cie uma agulhagem de dados (DIZ!). 0 dispositivo tampão de recepção serve neste casoj como ainda se explicará mais adiante, para a recepção cie blocos de sinais e de sinais de confirmação, bem como para a sua retransmissão para o equipamento cie comando seguinte no sistema de linha em anel.

dispositivo tampão de recepção (SP) está ligado com. a unidade (SU/TU) através da linha omnibus de dados (DB) , dos circuitos (RD) e (BC) mencionados da linha, omnibus de comando

(SB) e das linhas (DMA) e (lNTn-1). 0 dispositivo tampão de recepção recebe sinais de impulsos de cadencia através da linha (T) já mencionada e por sua vez emite sinais de comando através de linhas (QE), (QD), (QK) e (f) para um registador de estados (ZReg) e, através de uma linha TL, para uma entrada de impulsos de cadência de um registador (Reg2) que serve de receptor confirmações. Finalmente o dispositivo tampão de recepção ainda está ligado, através de linhas (ED¹) cora as primeiras entradas de uma outra agulhagem de dados (D¥2)

As segundas entradas da agulhagem de dados acabada de referir (DW2) e da agulhagem de dados (D¥l) estão ligadas com saídas do registador de estados (ZReg). As duas agulhagens de dados são neste caso comandadas pelo registador de estados através das linhas (SL1) e (SL2). Do lado da saída a agulhagem de dados (DWl) está ligada com entradas de sinais do referido regis tador (Reg2), o qual tem as suas saídas de sinal ligadas à linha omnibus de dados (db)· Pelo contrário, a agulhagem de dados (DW2) está ligada no lado de saída a entradas de sinais de um registador de saída (Regj)· Este registador recebe sinais de impulsos de cadência aplicados através da linha (t) e emite, nas suas saídas de sinais, os sinais, que lhe são aplicados a partir da agulhagem de dados (DW2), para o dispositivo de linhas em anel ligado com o circuito de interface (RA). As entradas de sinais do registador de saída estão de resto ligadas também com dispositivos para a emissão de blocos de sinais preparados no equipamento de comando respectivo. Como porém já foi mencionado, a construção destes dispositivos não é abordada com mais pormenor·

Em seguida vai em primeiro lugar explicar-se a actuação conjunta das partes dos circuitos representadas na figura 2 na recepção e retransmissão de blocos de sinais e de sinais de confirmação, antes de ser abordada a construção do dispositivo -haw-. pão de recepção (EP)·

Dentro do sistema de linha em anel, os sinais de dados podem ser transmitidos, selectivamente, para um equipamento de comando único ou para um grupo de equipamentos de comando escolhido (s) como receptor(es). Parte-se então em primeiro lugar da hipótese de que se pretende que os sinais de dados sejam trans- 9 «

mitidos de um equipamento de comando do sistema de linha ea anel para um único equipamento de comando» Para esta transmissão, o equipamento de comando do qual são emitidos os sinais de dados combina na unidade (SU/TU) respectiva estes sinais de dados num bloco de sinais. Um destes blocos de sinais está representado esquematicamente na fig. 5a. Começa por um endereço de receptor (EADR) que designa um equipamento de comando seleccionado como receptor. Este endereço de receptor ê seguido pelos sinais de dados (DS1) a (DSn) a serem transmitidos. A estes sinais de dados é agregado um endereço de emissor (SADR) que designa como emissor o equipamento de comando que emite este bloco de sinais. Finalmente o bloco de sinais termina por uma confirmação em vazio (lq) preparada pelo emissor. Aos referidos sinais de um bloco de sinais são sempre acrescentados, entre outros, dois bits de identificação. Um primeiro bit de identificação, representado por A na fig. 5, serve para a identificação do início de um bloco de sinais. De modo correspondente o bit de identificação indicado por E serve para identificar o fim de um bloco de sinais. 0 início e o fim de um bloco de sinais podem neste oaso ser indicados por exemplo pelo estado lógico ”1” do respectivo bit de identificação. 0 estado lógico ”1” do bit de identificação A é no seguimento designado por marca de início de bloco e o estado lógico ”1” do bit de identificação E por marca de fim de bloco. Como mostra a figura 5, a marca de início de bloco é transmitida juntamente com o endereço de receptor e a marca de fim de bloco é transmitida juntamente com o endereço de emissor.

Um bloco de sinais, constituído como se acaba de clescre ver, é em seguida emitido, quando da recepção de um sinal de autorização para emitir, transmitido de equipamento de comando para equipamento de comando, cada um dos quais ele comanda para um estado de autorização para emitir, emissão, a partir da unida de SU/TU (fig. 2) e através do registador de saída (Reg3), para o dispositivo de linha em anel ligado com o circuito de j-nterface (RA). Cada um dos circuitos de interface ligados com o dispositivo de linha em anel recebe os sinais pertencentes ao bloco de sinais transmitido através do registador de entrada (Regi).

. Então, em primeiro lugar, com o auxílio do dispositivo tampão . de recepção (EP) pertencente ao equipamento de comando respecti10

vo, faz-se uma comparação entre o endereço de receptor transmitido no bloco de sinais juntamente com a marca de início de bloco com o endereço atribuído ao equipamento de comando em questão dentro do sistema de linha em anel* Se na comparação não se veri ficar uma coincidência dos endereços comparados entre si, o dispositivo tampão de recepção (EP) em questão retransmite o bloco de sinais, sem modificaçães, para a agulhagem de dados (DW2), através do dispositivo de linhas (ED*). Através deste e do regis tador de saída (Reg3), o sinal de blocos chega novamente ao dispositivo de linha em anel·

Se# pelo contrário, se verificar na comparação de endereços uma coincidência dos endereços comparados entre si, então o bloco de sinais, acabado de receber é copiado no dispositivo tampão de recepção (EP)· 0 bloco de sinais propriamente dito é retransmitido, através do dispositivo de linhas (ED*), para o equipamento de comando seguinte no sistema de linha em anel, depois de apagada a marca de início de bloco (à) * Nesta retransmissão, o registador de estado (ZReg) acrescenta ainda um sinal de confirmação (EADR#QS) ao endereço de emissor (SADR), de modo que a confirmação de vazio (1Q) que se encontrava originalmente no bloco de sinais, é eliminada pela inscrição sobreposta· Para este acrescentamento o registador de estado (ZReg) recebe um sinal de comando, aplicado através da linha (QE), proveniente do dispositivo tampão de recepção (EP), que supervisiona o aparecimento da marca de fim de bloco (E) e do endereço de emissor (SADR). 0 bloco de sinais retransmitido está representado na fig 5b·

Após a mencionada cópia de um bloco de sinais, o dispositivo tampão de recepção (EP) emite um sinal de comando que indica a disponibilidade de um bloco de sinais recebido através da linha (DMA) para o dispositivo para acesso directo à memória (DMA)· Este dispositivo provoca então a transferência do referido bloco de sinais para a unidade (SU/TU). 0 fim do bloco é então indicado ao microprocessador (MP), por intermédio de um sinal de interrupção, na sua entrada de interrupção (lNTn-1), a partir do dispositivo tampão de recepção (ep)·

Como a marca de início de bloco (A) transmitida originalmente no bloco de sinais foi apagada quando da sua retransmis* — 11 — iwaia®

são, o bloco de sinais deixa de ser reconhecido como tal, de modo que não pode ser recebido pelos equipamentos de comando seguintes* Somente o endereço de emissor (SADR), transmitido junta mente com a marca de fim de bloco (e), ainda 4 identificável como tal. 0 aparecimento da marca de fim de bloco e do endereço de emissor, ó supervisionado no equipamento de comando do qual foi emitido antes o bloco de sinais acabado de ser confirmado, isso no dispositivo tampão de recepção (EP) respectivo. Quando o aparecimento da marca de fim de bloco e o endereço de emissor forem reconhecidos por aquele dispositivo, então ele envia, através da linha (TL), um sinal de comando para o respectivo registador de confirmação (Reg2), o qual recebe em seguida o sinal de confirmação (QS), transmitido depois do endereço de emissor pelo dispositivo de linha (ED) e através da agulhagem de dados (DWl). Ao receber um tal sinal de confirmação o registador de confirmação emite um sinal de interrupção, através da linha (iNTn), para o microprocessador (MP). Este recebe então, com base neste sinal, o sinal de confirmação disponível no regis tador de confirmação, para uma tradução* Com isso fica concluído um processo de emissão.

Considera-se agora ainda o caso em que um bloco de sinais deve ser transmitido para um grupo de equipamentos de coman do* Também neste caso forma-se inicialmente no equipamento de comando que emite o bloco de sinais, um bloco de sinais com o formato representado na fig 5 o emite-se para o dispositivo de linhaeem anel* Existe apenas uma diferença que consiste no facto de que o endereço de receptor (EADR) designa agora um grupo de equipamento de comando. Um grupo nesse caso pode selectivamente compreender todos ós equipamentos de comando pertencentes ao dispositivo de linha em anel ou somente uma parte desses equipamentos de comando.

Com a emissão do bloco de sinais para o dispositivo de linha em anel, o microprocessador (MP) do referido equipamento de comando emite ainda um sinal de emissão colectiva (BC), através da linha com a mesma designação, para o dispositivo tampão de recepção (EP)· Com este sinal de emissão colectiva é indicado que um bloco de sinais foi emitido para um grupo de aquí de comando.

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A transmissão do bloco de sinais faz-se novamente de modo representada, de equipamento de comando para equipamento de comando. Os equipamentos de comando que não designados pelo endereço de receptor, retransmitem então o bloco de sinais sem alterações. Pelo contrário, o primeiro equipamento de comando pertencente ao grupo designado pelo endereço de receptor copia o bloco de sinais recebido, no dispositivo tampão de recepção (EP) respectivo. 0 bloco de sinais propriamente dito & retransmitido, com a supressão da marca de fim de bloco (e) existente até então, para o equipamento de comando seguinte no dispositivo de linha em anel. Nesta retransmissão, o registador de estado (ZReg) acrescenta, depois de um sinal de comando emitido pelo dispositivo tampão de recepção, que é transmitido através da i linha (QK), ainda uma informação de confirmação juntamente com uma marca de fim de bloco, ao endereç® de emissor (SADR)· A informação de confirmação é então constituída pelo endereço (EADR1) atribuído ao equipamento de comando em questão dentre do dispositivo de linha em anel, e pelo sinal de confirmação (QS1) propriamente dito, referente à recepção do bloco de sinais. 0 bloco de sinais emitido pelo primeiro equipamento de comando pertencente ao grupo está representado na fig 5c· Para o acrescentamento acabado de referir da informação de confirmação e da marca de fim de bloco, a agulhagem de dados (W2), representada na fig 2, é comandada convenientemente pelo registador de estado (ZReg), através da linha (SLl)·

Também nos equipamentos ^rde comando seguintes pertencentes ao grupo é copiado o bloco de sinais recebido e, com a supre ssão da marca de fim de bloco até agora presente, é retransmitido para o equipamento de comando seguinte no sistema de linha em anel· Mais uma vez se acrescenta então uma informação de confirmação e uma marca de fim de bloco à última informação de confirmação, transmitida no bloco de sinais. 0 bloco de sinais emitido pelo equipamento de comando de ordem m pertencente ao grupo está representado na fig 5d. Desta figura resulta que o bloco de sinais emitido pelo último equipamento de comando pertencente ao grupo apresenta informações de confirmação de todos os equipamen tos de comando pertencentes ao grupo· bloco de sinais que contém os sinais de confirmação de

- todos os equipamentos de comando pertencentes ao grupo Ó recebido pelo equipamento de comando do qual foi emitido o bloco de sinais original. Esta recepção pode aliás realizar-se na forma de um processo de cópia no dispositivo tampão de recepção (EP) ao qual foi enviado juntamente com a emissão original do bloco de sinais, um sinal de emissão colectiva (BC). 0 processo de cópia é então iniciado com o aparecimento da marca de início de bloco juntamente com o sinal de emissão colectiva. 0 bloco de sinais propriamente dito é novamente emitido, com o apagamento tanto da marca de início de bloco como da marca de fim de bloco, para o dispositivo de linha em anel respectiva, através do regis tador de saída (Reg3)· Como agora foram apagadas as duas de fim e de início do bloco de sinais retransmitido, este já não pode ser identificado pelos equipamentos de comando seguintes no dispositivo de linha em anel·

ApÓs a cópia do bloco de sinais, incluindo as informações de confirmação isto é, quando do aparecimento da marca de fim de bloco pertencente ao bloco de sinais, o dispositivo tampão de recepção (EP) emite, através da linha QD, um sinal de comando para o registador de estado (ZReg) correspondenteo Este registador de estado prepara em seguida um sinal de confirmação referente à recepção deste bloco de sinais, o qual é recebido através da agulhagem de dados (DW1), pelo registador de confirma ção (Reg2). Para esta recepção é enviado para o registador de confirmação um sinal de comando correspondente, através da linha TL e proveniente do dispositivo tampão de recepção. Alem disso, para esta recepção a agulhagem de dados (DW1) é comandada apropriadamente pelo registador de estado (ZReg), através da linha SL2.

A recepção do sinal de confirmação transmitido para o registador de confirmação (Reg2) e do bloco de sinais que se encontra no dispositivo tampão de recepção (EP), na unidade (st/tu) faz-se novamente do modo já indicado atrás. Após esta recepção, faz-se o exame, na unidade (SU/TU), de todos os sinais de confirmação transmitidos. Além disso, retransmite-se o sinal de autorização para emitir recebido pelo equipamento de comando . em questão para o equipamento de comando seguinte no dispositivo de linha em anel.

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ção do dispositivo tampão de recepção, designado por (EP) na fig 2, com referência às fig 3 e 4. Como mostra a fig 3, o dispositivo tampão de recepção contém uma memória de escrita/leitura (RAM) com um certo niímero de células de memória para a recepção de blocos de sinais, incluindo as respectivas marcas de fim de bloco. Esta memória tem as suas saídas/entradas de sinais de dados, por um lado, ligadas ao dispositivo de linhas (ED) já representado na figura 2, para a recepção dos blocos de sinais e, por outro lado, para a emissão de blocos de sinais, através de um registador (Reg4), com a linha omnibus de dados (DB), também já representada na fig 2. Para a emissão de um bloco de sinais a memória recebe então impulsos de cadência de leitura transmitidos através da linha (RD) pertencente à linha omnibus de comando (SR). Estes impulsos de cadência de leitura correspondem à velocidade de funcionamento do equipamento de comando em questão.

Para a recepção de blocos de sinais, pelo contrário, a memória de escrita/leitura (RAM) recebe impulsos de cadência de escrita que são enviados para uma entrada (WR). Esses impulsos de cadência de escrita aparecem na linha (t) e são emitidos^ através de um circuito ^,,E^t’ (Gl), para a mencionada entrada da memória. Este circuito E é comandado para o estado de condução por intermédio de um sinal de comando que aparece numa linha (ANF) · Este sinal de comando é então emitido por um comando de recepção (EPS)·

A memória de escrita/leitura está ligada, com as suas entradas de endereços e através de uma agulhagem de dados (DW3), por um lado, com um contador (LZ) e, por outro lado, com um contador (SZ). o contador (SZ), que funciona como contador de escri ta, está ligado com a sua entrada de impulsos de cadência na saída do já mencionado circuito E (Gl), isto é, recebe simultaneamente com a memória de escrita/leitura (RAM) os impulsos de cadência de escrita enviados. Os seus estados de contagem, que se modificam de acordo com as frequências destes impulsos de cadênoia de escrita são transmitidos pelo contador (SZ) quando • da recepção de um bloco de sinais, pelas suas saídas, na forma . de sinais de endereços para a memória de escrita/leitura. Estas

saídas do contador estão além disso ligadas com um registador (Reg5) que recebe, através de um circuito E (G2), um impulso de cadência de transferência. Este circuito E está ligado, no lado de entrada, com a linha (T) e com uma linha (AK) ligada ao comando de recepção (EPS). Ng lado de saída, o registador (Reg5) está ligado com entradas de ajustamento do contador (SZ)_O Estas entradas de ajustamento são libertadas por um sinal de ajustamento emitido pelo comando de recepção (EPS) e que se estabelece numa linha (f)» contador (LZ) funciona como contador de leitura. Ele recebe os impulsos de cadência que são transmitidos pela linha (RD) e aplicadas na sua entrada de cadência e emite os seus estados de contagem, que variam de acordo com a frequência desses impulsos de cadência de leitura, sob a forma de sinais de endereços, para a memória de escrita/leitura (RAM), quando da leitura de saída de um bloco de sinais.

A agulhagem de dados (DW3) ligada aos dois contadores já mencionados está ligada com a sua saída de comando também com a linha (ΑΗΡ).

dispositive tampão de recepção (EP) apresenta um outro contador (iz). Trata-se neste caso de um progressivo/re— gressivo que recebe, impulsos de cadência da saída do circuito E (Gl) para a contagem num sentido e impulsos de cadência de leitura, através da linha (RD), para a contagem no outro sentido Do lado da saída, o contador (iz) está ligado com entradas de um decodificador (DEC) que emite, para um determinado estado de contagem do contador (iZ), através de uma linha (SUE), um sinal de aviso para o comando de recepção (EPS)·

No lado de saída o contador (iZ) está além disso ligado com um registador (Regó) e com um circuito OU (G3). 0 registro (Regé) recebe, numa entrada de impulsos de cadência, impulsos de cadência de transferência a partir do cireuito E (G2). No lado de saída este registador está ligado com entradas de ajustamento do contador (IZ) e que mais uma vez são libertadas por um sinal de comando que aparece na linha (f).

A saída do referido circuito OU (G3) está ligada com . primeiras entradas de um circuito OU (g4). Uma outra entrada . deste circuito OU está ligada à saída invertida de um multivibia16

Al dor biestável (FF). A saída do circuito OU (g4) está ligada com a linha (DMA). A saída não invertida do multivibrador biestável (ff) está pelo contrário ligada 1 linha (iNTn—1)· A entrada de cadência deste multivibrador biestável recebe os impulsos de cadência de leitura que transmitidos pela linha (RD)· A entrada de dados do multivibrador biestável está pelo contrário ligada 1 linha omnibus de dados (DB) que transmite a marca de fim de bloco· já mencionado comando de recepção (EPS) está ligado com um certo niímero de linhas indicadas na fig 2· Do lado de entrada, são o dispositivo de linhas (ED), bem como as linhas (BC) e (t). Do lado de saída existe uma ligação, por um lado, para o dispositivo de linhas (ED*) e, por outro lado, para as linhas (TL), (QE), (QD), (QE) e (F).

No dispositivo tampão de recepção (EP) representado na fig 3 desenrolam-se os seguintes processos de comando· Quando aparece uma marca de início de bloco juntamente com um endereço de recepção que designa o equipamento de comando em questão, o comando de recepção (EPS) emite um sinal de comando através da linha (ANF)· Em consequência deste sinal de comando são transmi»> tidos impulsos de escrita para a memória de escrita/leitura (RAM) e para os dois contadores (SZ) e (iZ), para a gravação de um bloco de sinais recebido, através do circuito E (Gl)· Os dois contadores devem então encontrar-se inicialmente num estado de contagem básico, que pode ser por exemplo o estado de contagem ”0”. Com cada impulso de cadência de escrita é então modificado o estade de contagem, sendo então endereçadas sucessivamente endereçadas as células de memória da memória de escrita/leitura (RAM) com o estado de contagem instantâneo que se modifica no contador (SZ), enquanto o estado de contagem instantâneo do con tador (iz) corresponde ao estado de enchimento instantâneo da memória de escrita/leitura» A gravação dos sinais pertencentes a um bloco de sinais verifica-se então até que, com o aparecimento da marca de fim de bloco pertencente ao bloco de sinais proveniente do comando de recepção (EPS) e através da linha ANF, seja transmitido um sinal de comando que bloqueia o circuito E (Gl), de modo que fica impedida a continuação da emissão de impulsos de cadência de escrita. 0 estado de contagem instantâneo

que os dois contadores (SZ) e (iZ) acabaram de emitir neste instante ó então retido. Como já se explicou em relação com a fig 2, a presença de um bloco de sinais recebido é indicada à. unidade (SU/TU) por intermédio de um sinal de comando transmiti do através da linha (dMá). 0 bloco de sinais que se encontra na memória de escrita/leitura Ó em seguida recebido na unidade (SU/TU), mediante a transmissão de impulsos de cadência de leitura, através da linha (RD) e do endereçamento sucessivo das células de memória da memória de escrita/leitura, a partir do contador (LZ) e por intermédio de um acesso directo à memória através do registador (Reg4), e isso até ao aparecimento da mar ca de fim de bloco contida no bloco de sinais acabado de ler· Esta marca de fim de bloco aparece na linha (EK1) da linha omni bus de dados (DB). Este aparecimento comuta o multivibrador biestável (FF) para o seu estado activo, no qual ele sinaliza para o microprocessador, através da linha INTn-1, o fim de um bloco de sinais. 0 microprocessador interrompe em seguida a alimentação de novos impulsos de cadência de leitura· Álóm disso ó interrompido, pelo multivibrador biestável (ff), o sinal de comando transmitido através da linha (DMA) e destinado ao acesso directo à memória· contador (LZ) deve de resto também começar inicialmente a contar a partir de um estado de contagem básico prédeterminado que também pode ser o estado de contagem **0’*· 0 estado de contagem instantâneo acabado de emitir pelo contador (UZ) com o aparecimento da marca de fim de bloco fica mantido até o infoio de um novo processo de leitura.

Na leitura de um bloco de sinais a partir da memória de escrita/leitura (RAM), os impulsos de cadência de leitura além disso levados ao contador (iz)· Estes impulsos de cadência de leitura provocam uma contagem decrescente, de modo que diminuem o estado de contagem instantâneo deste contador com cada impulso de cadência de leitura. Por conseguinte, o estado de contagem instantâneo corresponde ao número de sinais do bloco de sinais que ainda não foram lidos da memória de escrita/leitura. Ao ser atingido o estado de contagem *0^M, que indica o esta* do vazio da memória de escrita/leitura, o circuito OU (g4) é bloqueado, de modo que é interrompida a alimentação do sinal de | ESgUDps I .

comando transmitido através da linha (DMA)·

Se então se receberem outros blocos de sinais, repetir se-ão os processos de comando já descritos· Existe apenas uma diferença que consiste no facto de que agora os contadores (SZ) (LZ) e (IZ) irão continuar a contagem a partir dos seus estados de contagem ainda presentes. Por outras palavras, os estados de contagem iniciais destes contadores correspondem agora aos tflti mos estados de contagem atingidos quando da escrita ou da leitu ra de blocos de sinais· A nova escrita de blocos de sinais na meméria de escrita/leitura também pode realizar-se num instante no qual os blocos de sinais recebidos anteriormente ainda não foram ou ainda não puderam ser completamente escritos na unidade (SU/TU). Neste caso, a escrita de um bloco de sinais acabado de receber tem prioridade em relação à leitura de blocos de sinais acabados de receber. Na escrita de blocos de sinais o contador (iz) modifica de resto o seu estado de contagem de acordo com o número de células da meméria de escrita/leitura, ocupadas por sinais dos blocos de sinais e ainda não lidas·

Na recepção de um bloco de sinais, com o aparecimento da marca de início de bloco transmitida com este e por intermédio de um sinal transmitido através de linha (AK), é ainda transmitido um impulso de cadência de escrita para os dois registadores (Regi) e (Regó), através do circuito E (G2). Estes registadores recebem em seguida cada um o estado de contagem instantâneo emitido pelo seu contador respectivo como estado inicial de contagem, para um registo subsequente de blocos de sinais·

Quando, com base no registo de blocos de sinais na memória de escrita/leitura (RAM) e numa transferência ainda não realizada para a unidade (SU/Τϋ), se atingir um estado de conta gem pré-determinado, que indica o estado de enchimento máximo da memória de escrita/leitura, é emitido pelo decodificador (DEC) um sinal de aviso para o comando de recepção (EPS) que transmite em seguida um sinal de ajustamento através da linha (f), para a activação das entradas de ajustamento dos contadores (SZ) e (iz). Desse modo, estados de contagem iniciais transmitidos, no início do bloco de sinais acabado de receber, par»a os registadores (Reg5) e (Regó) são recebidos nos contadores

(sz) e (iz), isto é, as células de memória das memórias de escrita/leitura (RAM), que já foram ocupadas por sinais do bloco de sinais que não pôde ser escrito completamente, sao novamente activadas. Além disso é concluída a escrita do bloco de sinais acabado de receber, na memória da escrita/leiturao Isto faz—se por intermédio do bloqueio do circuito E (Gl) devido a um sinal de comando transmitido através da linha (ANF) . A escri^ ta incompleta de um bloco de sinais é de resto sinalizada também, através da linha (f), para o registador de estado (ZReg) representado na fig 2, o qual a seguir acrescenta um sinal de confirmação apropriado ao endereço de emissor transmitido com o

bloco de sinais acabado de receber.

Na fig 4 está representada a construção do comando de recepção (EPS). Este contém dois dispositivos comparadores (Vg 11) e (Vg 12) para a comparação do endereço de receptor transmitido juntamente com a marca de início de bloco num bloco de sinais ou respectivamente, o endereço de emissor transmitido juntamente com um sinal de confirmação, com um endereço atribui do ao equipamento de comando respectivo no dispositivo de linha em anel· 0 dispositivo comparador (Vg 11) serve neste caso para uma comparação de endereços na recepção de um bloco de sinais destinado exclusivamente a um equipamento de comando e no case da recepção de um sinal de confirmação. Pelo contrário, o dispo sitivo comparador (VGL2) serve para a comparação de endereços no caso da recepção de um bloco de sinais destinado a um grupo de equipamentos de comando. 0 endereço de comparação a utilizar para cada comparação preparado por um dispositivo (Sl) ou (S2) respectivamente, representado como comutador e que ligado ao dispositivo comparador (Vg 11) ou (Vg 12), respectivamente_o No que respeita a estes dispositivos, pode tratar-se de dispositivos de memória quaisquer. 0 dispositivo comparador a utilizar em cada caso para uma comparação de endereços é comandado por um sinal na linha (GA)· Este sinal faz parte de um endereço de receptor que designa um grupo de dispositivos de comando e que designa estes como tais·

As saídas dos dois dispositivos comparadores estão ligadas, através de um circuito OU (G5), com uma das entradas de endereços de uma memória fixa (PROM). Outras entradas de endere20 -

ços desta memória estão ligadas com uma linha (AK) que conduz a marca de início de bloco, com uma linha (EK2) que conduz a marca de fim de bloco, com as linhas (SUE), (BC) e com a saída do dispositivo oomparador (Vg 12). As duas linhas (àK) e (EK2) pertencem neste caso ao dispositivo de linhas (ED) ·

A memória fixa (PROM) apresenta um certo número de posi ções de memória, nos quais são armazenados todos os sinais de comando para o tratamento de blocos de sinais e os sinais de confirmação recebidos. As suas saídas de dados estão ligadas a um registador (Reg7). Este registador estã ligado, atravós de saídas de dados, com as linhas (ANF), (QE), (QD), (QK), (TL) e (f) representadas na fig 2. Além disso uma saída de dados está ligada com uma primeira entrada de comando de um registador (Reg8). Uma entrada de impulsos de cadência do registador (Reg7) está ligada finalmente à linha (t)·

Uma segunda entrada de comando do registador (Reg8) está ligada com a linha (BC) representada na fig 2· Do lado da entrada, este registador está ligado ao dispositivo de linha (ED) e, no lado de saída, está ligado ao dispositivo de linhas (ED»)·

De acordo com os sinais que a memória fixa (PROM) precisamente recebe nas suas entradas de endereço, ela emite um sinal de comando correspondente a estes sinais, que é recebido pelo registador (Reg7) e é emitido para a linha interessada. A acção dcs sinais de comando que aparecem nas linhas (ANF), (QE), (QD),(QK), (TL) e (F) já foi explicada com referência à fig 2o Através do registador (Reg8), cada um dcs blocos de sinais recebidos do equipamento de comando respectivo ó retrans^ mitido para o equipamento de comando seguinte no dispositivo de linha em anel. Nesta retransmissão verifica—se eventualmente um tratamento do referido bloco de sinais, relativamente ã marca de início de bloco e à marca de fim de bloco nele contidas_o 0 tratamento consiste então, como já foi mencionado, em, independeu te mente do tipo do bloco de sinais precisamente a retransmitir apagar a marca de início de bloco, a marca de fim de bloco ou ambas as marcas.

Claims

Processo para a transmissão de sinais de dados entre equipamentos de comando SUO, RA$ ···$ SUn, RAj TUO, RAj oo<>; TUm, RA, ligados entre si através de um sistema de linha em anel (RXNGO, RING1) que funciona comandado por impulsos de cadência e dependente do sentido de transmissão, que são formados em especial por dispositivos de comando de um slBtema de comutação de dados, no qual se transmitem, de um dispositivo de comando para um certo número de dispositivos de comando pertencentes a um grupe, sinais de dados emitidos troço-a-troço, de dispositivo de comando para dispositivo de comando, sob a forma de um bloco de sinais juntamente com endereços dos receptores que designam o grupo de dispositivos de comando considerados como receptores, antepostos aos sinais de dados e identificados por uma marca de início de bloco e com um endereço do emissor que designa como emissor o dispositivo de comando que emite o bloco de sinais acrescentado aos sinais de dados e identificado por uma marca de fim de bloco e emitindo um dispositivo de comando seleccionado como receptor quando recebe um bloco de sinal um sinal de confir mação juntamente com o referido endereço de emissor, para o dispositivo de comando foi antes emitido o bloco de sinal considera do, caracterizado por o primeiro dispositivo de comando do referido grupo de dispositivos de comando, quando aparece o bloco de sinais, por um lado copiar este, para um possível tratamento e, por outro lado, eliminando a marca de fim de bloco existente até agora, emitir juntamente com um sinal de confirmação referente ao dispositivo de comando considerado e uma marca de fim de bloco correspondente à marca de fim de bloco referida, emiti-lo para o dispositivo de comando seguinte no sistema de linha em anel, por em cada um dos dispositivos de comando pertencente ao grupo de dispositivos de comando que se segue ao dispositivo de comando considerado, por um lado, ser copiado o bloco de sinal de transmitido, para um possível tratamento e, por outro lado, eliminando a marca de fim de bloco precisamente transmitido com o . bloco de sinal considerado, ser transmitido, juntamente com um — 22

- sinal de confirmação referente ao dispositivo de comando conside rado e uma marca de fim de bloco correspondente à marca de fim de bloco referida, o bloco de sinal para o dispositivo de comando seguinte no sistema de linha em anel e por o bloco do sinal que contém os sinais de confirmação ser traduzido no equipamento de comando donde foi originalmente emitido o bloco do sinal, con vista aos sinais de confirmação·

-2»Processo de acordo com a reivindicação 1, caracterizado por o bloco do sinal que contém os sinais de confirmação, no dií positivo de comando do qual o bloco de sinal foi originalmente emitido, ser copiado para uma tradução dos sinais de confirmação e, com a eliminação da marca de início de bloco e da marca de fim de bloco, ser retransmitido para o dispositivo de comando seguinte no sistema de linha em anel·

-3»Processo de acordo com as reivindicações 1 ou 2, caracterizado por todos os dispositivos de comando pertencentes ao sistema com linha em anel serem designados pelos endereços dos receptores*

Processo de acordo com as reivindicações 1 ou 2, caracterizado por apenas uma parte dos dispositivos de comando perten centes ao sistema de linha em anel ser designada pelos endereços dos reoeptores·

Circuito para a realização do processo de acordo com a reivindicação 2, caracterizado por cada um dos dispositivos de comando apresentar uma memória de recepção (EP) para receber pelo menos um bloco de sinais, por com a memória de recepção estar ligado a um comando de recepção (EPS, ZReg) que, quando entra uma marca de fim de bloco e um endereço do receptor que designa o respectivo dispositivo de comando do grupo correspondente, por um lado comanda a cópia do bloco de sinais acabado de receber na memória de recepção e, por outro lado, a retransmissão do bloco de sinais para o dispositivo de comando seguinte à

no sistema de linha em anel, com a eliminação da sua marca de fim de bloco até então existente e com a adição de um sinal de confirmação e de uma marca de fim de bloco correspondente à marca de fim de bloco referida, e por o comando da recepção (EPS, ZReg), quando da emissão de um bloco de sinais pelo respec tive dispositivo de comando comandar, quando da recepção do bloco de sinais completado com os sinais de confirmação, a sua cópia na memória de recepção (EP) e retransmitir para o dispositivo de comando seguinte no sistema de linha em anel o bloco de sinais acabado de receber, com a eliminação da marca de início de bloco e da marca de fim de bloco· —6¢Circuito de acordo com a reivindicação 5» caracterizado por a memória de recepção (EP) apresentar uma memória de gra vação e leitura (RAM) com um certo número de células de memória para a recepção de pelo menos um bloco de sinais incluindo a respectiva marca de fim de bloco, por com a memória de gravação e leitura estar ligado um primeiro dispositivo contador (SZ, Reg5) que endereça as referidas células de memória para a recepção de um bloco de sinais recebido, a partir de um estado de contagem inicial, pró-determinado tendo em vista uma cadência de gravação correspondente ã velocidade de transmissão no siste, ma de linha em anel, e que se altera progressivamente ató chegai¹a marca de fim de bloco e por se prever um segundo dispositivo contador (LZ) que, a partir de um estado de contagem inicial pró-determinado, toma possível, por meio de uma cadência de leitura correspondente à. velocidade de trabalho do dispositivo de comando considerado que altera progressivamente o seu estado de contagem, uma leitura de saída de um bloco de sinais regista do nas células de memória da memória de gravação e leitura (RAM) até ao aparecimento da marca de fim de bloco (e) nele contidao

-7*Gircuito de acordo com a reivindicação 6, caracterizado por as células de memória da memória de gravação e leitura (RAM) para a recepção ou para a saída de sucessivos blocos de sinais poderem ser endereçados rotativamente pelo primeiro dis24 w positivo contador (SZ,Reg5) ou pelo segundo dispositivo contador (LZ), respectivamente e por o estado de contagem inicial do primeiro dispositivo contador ou do segundo dispositivo contador, respectivamente, antes da recepção de um primeiro bloco de sinaiti na memória de gravação e leitura ou antes da leitura de saída deste bloco de sinais da memória de gravação e leitura, respectivamente, ser dado por um estado de contagem básico igual para os dois dispositivos contadores e quando da recepçãõ ou da leitu ra de saída, respectivamente, de um bloco de sinais que se segue a este primeiro bloco de sinais ser dado pelo estado de contagem instantâneo respectivo após a chegada de marca de fim de bloco pertencente ao bloco de sinais anterior· —8

Circuito de acordo oom a reivindicação 7, caracterizado por se prever um terceiro dispositivo contador (lZ,Regó) com um contador progressivo/degressivo (iZ) que, a partir de um estado de contagem inicial que indica o estado de vazio da memória de gravação e leitura (RAM), o qual com a chegada de impulso de gra*vação modifica o seu estado de contagem num dos sentidos de contagem e com a chegada de cada impulso de leitura modifica o seu estado de contagem no sentido contrário e que, ao atingir-se um estado final de contagem predeterminado fornece um sinal indicador do estado de preenchimento máximo da memória de gravação e leitura, e por, quando aparecer este sinal indicador, por um lado o primeiro dispositivo contador (sZ,Reg5) tomar novamente o estado de contagem por ele formado antes da recepção do bloco de sinais acabado de receber e, por outro lado, o terceiro disposi·* tivo contador (lZ,Regó) modificar o seu estado de contagem instantânea de modo tal que ele corresponda ao estado de completaaente cheia da memória de gravação e leitura (RAM) antes da recepção do bloco de sinais acabada de receber· —9~—

Circuito de acordo com a reivindicação 8, caracterizado por o primeiro dispositivo contador (sZ,Reg5) e o terceiro dispositivo contador (lZ,Regó) terem cada um um registador (Reg5 ou Reg6, respectivamente) no qual, quando da chegada de uma marca le início de bloco, pode inscrever-se o estado de contagem ins«

25 « tantâneo precisamente estabelecido pelo respectivo dispositivo contador, e por os dois dispositivos contadores aceitarem o estado de contagem inscrito no seu respectivo registador quando da chegada de um sinal indicador do estado de preenchimento máximo da memória de gravação e leitura, como estado de contagem inicial.

Circuito de acordo com uma das reivindicações 5 a 9, caracterizado por o dispositivo de recepção (EPS,ZReg) ter um dispositivo comparador (VGL2) para fazer uma comparação de um endereç· de receptor que designa um grupo de dispositivos de co*· mando com um dos endereços atribuídos ao grupo a que pertence o dispositivo de comando respectivo, por com o dispositivo compa rador estar ligado um dispositivo de memória (PROM, Reg 7) com um certo ndmero de células de memória nas quais são registados todos os sinais de comando para o processamento dos blocos de sinais recebidos, por o dispositivo de memória receber, como sinais de endereço para se orientar para a célula de memória que em cada caso interessa, sinais de comparação do dispositivo com— parador (VGL2) e sinais que indicam o aparecimento da marca de início de bloco e a marca de fim de bloco e por se efectuar um processamento do bloco de sinais de acordo com as condições do sinal de comando precisamente preparado pelo dispositivo de memória (PROM, Reg 7)·

A requerente declara que o primeiro te foi depositada na Repdblica Federal Alemã de 1985, sob o ní P 35 32 468.6· pedido desta paten*· em 11 de Setembro