JPS6262696A - デ−タ信号をリング回線網に所属の一群の制御装置に伝送する方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の関連する技術分野 本発明は、クロック制御され、方向に依存して動作する
リング回線網を介して互いに接続された制御装置間をデ
ータ信号が伝送され、前記制御装置は例えばデータ交換
システムの制御装置により構成され、１つの制御装置か
ら１つの群に属する多数の制御装置へと送信されるべき
データ信号が部分毎に制御装置から制御装置へと、受信
機アドレスおよび送信機アドレスと共に信号ブロックの
形で伝送され、前記受信機アドレスは当該一群の制御装
置を受信機として指定し、データ信号に前置されており
且つブロック始端識別信号によりマークされており、前
記送信機アドレスは、当該信号ブロックを送信した制御
装置を送信機として指定し、データ信号に付加されてお
り且つブロック終端識別信号によりマーキングされてお
り、受信機として選ばれた制御装置は、信号ブロックを
受信すると、受領信号を前記送１８機アドレスと共に、
先に当該信号ブロックを送信した制御装置に対して送信
する、データ信号をリング回線網に所属の一部の制御装
置に伝送する方法およびこの方法を実施する装置に関す
る。

従来技術 リング回線網の１つの制御装置から、上記のように構成
された信号ブロックを別の１つの制御装置に伝送する方
法は公知である（ドイツ連邦共和国特許出願公開第３１
３６４９５号公報）。

受信機として選ばれた制御装置において、信号ブロック
が受信されると、受領情報−信号ブロックが合成され、
これが引続いて、先に当該受信信号ブロックを送信した
制御装置に伝送される。その際、受領情報−信号ブロッ
クは、先に受信された信号ブロックと同様にして合成さ
れる、即ち元の受領信号に受信機アドレスと、この受領
信号を伝送すべき送信機アドレスとが付加される。この
ために両アドレスが、ちょうど受信された信号ブロック
から取出される。公知の方法では１つの信号ブロックを
、リング回線網に所属の一部の制御装置に同時に伝送す
ることは行なわれていない。

発明が解決しようとする問題点 本発・明の課題は、冒頭に述べた形式の方法および装置
において、リング回線網を介して僅かな制御コストで、
信号ブロックを一部の制御装置に伝送し、且つ一部の制
御装置から送出すべき受領信号を伝送することができる
ようにすることにある。

問題点を解決するための手段 この課題は、本発明によれば冒頭に述べた形式の方法に
おいて、一群の制御装置のうちの第１の制御装置によっ
て、信号ブロックが生ずると、この信号ブロックが、予
想される処理のために一方ではコピーされ、他方では従
来のブロック終端識別信号が消去されて当該制御装置に
関連する受領信号および前記ブロック終端識別信号に相
応するブロック終端識別信号と共に前記信号ブロックが
リング回線網中の次の制′４Ｂ装置に送信され、一群の
制御装置に所属の当該制御装置の後続の制御装置におい
ては各々、供給された信号ブロックが処理のために一方
ではコピーされ、他方では当該信号ブロックと共にちょ
うど伝送されてきたブロック終端識別信号を消去した上
で各制御装置に対する受領信号および前記ブロック終端
識別信号に相応するブロック終端識別信号といっしょに
り“ング回線網中のまた次の制御装置に送信され、複数
の受領信号を含む信号ブロックが、元の信号ブロックを
送信した制御装置において受領信号に関して評価される
ようにすることによって解決される。

複数の受領信号を含む信号ブロックが、元の信号ブロッ
クを送信した制御装置において受領信号の評価のために
コピーされ、且つブロック始端識別信号とブロック終端
識別信号との消去後に、リング回線網中の後続の制御装
置に転送されるようにすると有利である。この識別信号
の消去により、信号ブロックが信号ブロックとして識別
されて当該制御装置に再び受信されるのを防止すること
ができる。

信号ブロックに付加される受信機アドレスがリング回線
網に所属の制ｆ７Ｕ装置の全部または単に一部を選択的
に指定することができるようにすると有利である。これ
により一方ではリング回線網内で選定された一部の制御
装置へ同時通信送信情報を伝送することができる。他方
では簡単に、リング回線網の全制御装置に一定の信号ブ
ロックを供給することができ、該信号ブロックは制御装
置が相応の受領信号を送信するようにし、その結果、例
えば短時間のうちにリング回線網に所属のすべての制御
装置の動作状態を、これらの受領信号の評価によって検
出することができる。

本発明の方法を実施するための装置は特許請求の範囲第
５項記載の構成により得られる。即ち、冒頭に述べた形
式のデータ信号をリング回線網に所属の一部の制御装置
に伝送する装置において、制御装置が各々１つの受信メ
モリを少なくとも１つの信号ブロックの受信のために有
しており、受信メモリに受信制御装置が接続されており
、該受信制御装置はブロック始端識別信号と各制御装置
の所属の群を指定する受信機アドレスとが発生すると、
一方では当該受信信号ブロックが受信メモリにコピーさ
れるよう制御し他方では当該信号ブロックをリング回１
ｉｌＷ４中の後続の制御装置に、従来のブロック終端識
別信号を除去して受領信号と前記ブロック終端識別信号
に相応するブロック終端識別信号とを付加した後に転送
するように制御し、前記受信制御装置は信号ブロックが
所属の制御−装置から送信されると、受領信号の補充さ
れた信号ブロックの受信時に、該信号ブロックが受信メ
モリにコピーされるよう制御し、且つ当該受信信号ブロ
ックをブロック始＠識別信号およびブロック終端識別信
号の除去後にリング回線網中の後続の制御装置に転送す
るような構成とする。本発明の装置は、信号ブロックの
コピーのための受信メモリと、この受信メモリに接続さ
れた受信制御装置とを備えている。この受信制御装置は
信号ブロックの受信および転送を制御し、これら信号ブ
ロックは受信機としての制御装置に対して定められてお
り、かつ受信制御装置は受領信号を付加された信号ブロ
ックの受取りをも制御する。

本発明の装置の有利な実施例が特許請求の範囲第６項〜
第１Ｏ項記載の構成により得られる。受信メモリに関す
る実施例の利点は、２つの別個の計数装置によって読出
し書込み過程の時間経過を制御可能な読み／書きメモリ
を設けることにより、制御装置の動作速度をリング回線
網内での伝送速度に整合させることができることである
。その際制御コストの点で、読み／書きメモリを計数装
置により特許請求の範囲第７項記載のように循環的にア
ドレス指定すると有利である。この読み／書きメモリの
循環的アドレス指定の際に、既に記憶されていてまだ読
出されていない信号ブロックのオーバーライドを防止す
るために、特許請求の範囲第８項記載のような計数装置
を設けると有利である。この計数装置は読み／書きメモ
リの充填状態を監視し、所定の充填状態に達すると、書
込み過程進行用の計数装置に相応の作用を加えることに
より、ちょうど受信された信号ブロックの書込みを中断
させる。上記の両計数装置の当該受信信号の書込みの中
断の際の制御は、特許請求の範囲第９項記載の構成によ
れば、僅かな回路コストしか要しない単に１つの装置に
よって行なうことができる。

特許請求の範囲第１０項記載の構成により、回路技術上
のコストも僅かな受信制御装置の実施例が得られる。

実施例 次に本発明の実施例を図面に基づき詳細に説明する。

第１図には多数の交換ユニッ）　５Ｌｌｏ〜Ｓｕｎを備
えたデータ交換システムが示されている。これらの交換
ユニットは負荷分配原理に従ってデータ信号の伝送にと
って必要な交換動作を行う。交換ユニットはこのために
共通の１つのリング回線網に接続されている。そのよう
なリング回線網は唯一の閉じたリング回線系から構成す
ることもできる。しかしまたリング回線網を第１図に示
すように２つの平行に延在する、互いに依存しないリン
グ回線系ＲＩＮＧ　ＯおよびＲＬＮＧ　１から構成して
もよい。このような冗長性によって、例えば１つのリン
グ回線系の故障の際に他方のリング回線系でデータ信号
を伝送することができるようになる。

上記の交換ユニットＳＵｏ〜５ｌｌｎの両リング回線系
への接続は各々、各リング回線系固有のインターフェー
ス回路ＲＡを介して行なわれる。インターフェース回路
については後に詳細に説明する。

上記のリング回線系ＲＩＮＧ　ＯおよびＲＩＮＧ　１に
はその他に多数の線路終端ユニソ）　ＴＵｏ＝ＴＵｋが
、やはり各々固有のインターフェース回路ＲＡを介して
接続されている。この線路終端ユニットは所属のインタ
ーフェース回路と共に交換ユニットと加入者装置に接続
された伝送線路との間のデータ信号伝送に用いられる。

伝送線路は線路終端ユニットＴＵｏ〜Ｔｌ１ｋに接続さ
れている。

線路終端ユニットは各々そのような伝送線路の接続のた
めに多数の線路端子ＬＴｏ　＝ＬＴｎ＋を備えている。

上記の交換ユニットないし線路終端ユニットと所属のイ
ンターフェースとから構成された回路ユニットは以下制
御装置とも称する。リング回線網が単に１つのリング回
線系から成るとき、１つの制御装置には単に１つのイン
ターフェースしか対応しない。

第１図に示された交換システム内、即ち交換ユニットと
線路終端ユニットとの間でデータ信号がデータ信号ブロ
ックの形で伝送され、データ信号ブロックは各々データ
信号として、接続形成の途中ではシダナリング情報を有
し、接続が形成されると呼び出されている加入者装置間
で伝送すべき通信信号を有する。その際、伝送すべきデ
ータ信号ブロックは本来の各々数ビット例えば８ビツト
から成るデータ信号の他に、少なくとも１つの、受信機
として選ばれた制御装置を示す受信機アドレスと、デー
タ信号ブロックの始めを示す始端識別信号および終りを
示す終端識別信号と、当該データ信号ブロックを送出し
た送信機としての制御装置を示す送信機アドレスと、予
め用意された少なくとも１つの受領信号とを含んでいる
。このように構成されたデータ信号ブロックは（後に詳
細に説明するが）、その制御装置がこの制御装置をその
都度送信状態に制御する送信可能信号を受けとったとき
のみリング回線系の１つに送出することができる。送信
可能信号は制御装置から制御装置へと伝送される。

第２図には制御装置の詳細が示されている。

上述のように、この制御装置は交換ユニットまたは線路
終端ユニットのいずれか（第２図にはＳＵ／ＴＯで示す
）とリング回線系の数に相応する数のインターフェース
回路とから成る。その際第２図にはこれらのインターフ
ェース回路のうちの１つを示す。これは、交換ユニット
ないし線路終端ユニットに接続されたインターフェース
回路はいずれも同じ内部構造を有するがらである。

第２図にＳＯ／ＴＵで示された、部分的に１苗かれたユ
ニット（交換ユニットまたは線路終端ユニット）は、送
信ならびに受信過程を制御するマイクロプロセッサ装置
を有する。このマイクロプロセッサ装置のうち、マイク
ロプロセッサ肝とこのマイクロプロセッサに母線システ
ムを介して接続された、固定値メモリ　（プログラムメ
モリ）と書込み／読出しメモリとを含む記憶装置ＭＥ門
と、直接メモリアクセス装置ＤＭＡとが示されている。

バスシステムはデータバスＤＢと、アドレスバス＾Ｂと
制御バスＳＢとから成る。データバスならびにＲＤおよ
びＢＣ′で示された制御バスの線路を介してインターフ
−イス回路ＲＡがマイクロプロセッサＭＰと接続されて
いる。さらに２つのＩＮＴｎ−１およびＩＮＴｎで示さ
れたインターフェース回路の２つの制御線路がマイクロ
プロセッサＭＰの割込み入力側ＩＮＴｎ−１およびＩＮ
Ｔｎに接続されている。さらにインターフェース回路Ｒ
ＡはＤＭＡ　’示された線路を介して直接メモリアクセ
ス装置Ｄ？ＩＡ　に接続されている。

インターフェース回路ＲＡは受信された信号ブロックと
受領信号の処理のための装置ならびに所属の制御装置に
おいて準備された信号ブロックの送出のための装置を有
する。第２図にはこれらの装置のうち本発明に関連する
、受信された信号ブロックと受領信号との処理のための
装置のみ示す。

第２図に示されたインターフェース回路ＲＡは所属のリ
ング回線系例えばリング回線系ＲＩＮＧ　０へのインタ
ーフェースに受信レジスタＩ’Ｆｅｇ　ｌを有し、この
受信レジスタにはリング回線系を介して伝送された信号
が並列に供給される。このレジスタはそのためにクロッ
クジェネレータによって制御され、クロックジェネレー
タは線路Ｔを介してリング回線系の伝送速度に相応する
クロック信号を入力レジスタＲｅｇ　１　のクロック入
力側に供給する。この入力レジスタＲｅｇ　１　は出力
側が線路系ＥＤを介して一方では受信バッファ装置ＨＰ
に接続され他方ではデータセレクタＤＷ１の入力側に接
続されている。その際受信バッファ装置は後述するよう
に、信号ブロックと受ＳＩ信号との受信、ならびにリン
グ回線網において後続の制御装置への信号ブロックの転
送に用いられる。

受信バッファ装置′Ｅ、ＰはデータバスＤＢと制御バス
ＳＢの既述の線路ＲＤおよびＢＧ’と線路ＤＭＡ　’お
よびＴＮＴｎ−１とを介してユニットＳＵ／Ｔｔｌに接
続されている。受信バッファ装置は既述の一線路Ｔを介
してクロック信号を供給され、それ自体は制御信号を線
路ＱＢ、　ＱＤ、　ＱＫ、　Ｆを介して状態レジスタＺ
　Ｒｅｇに送出し且つ線路Ｔしを介して受領信号受信機
として用いられるレジスタＲｅｇ　２のクロック入力側
に送出する。受信バッファ装置は更に線路系ＥＤ’を介
してもう１つのデータセレクタＤＷ２の第１の入力側に
接続されている。

上記のデータセレクタＤＷ２の第２の入力側とデータセ
レクタＤＷＩ　の第２の入力側は状態レジスタＺ　Ｒｅ
ｇの出力側に接続されている。両データセレクタは状態
レジスタによって線路ＳＬＬおよびＳＬ２を介して制御
される。データセレクタＯＷＬの出力側は既述のレジス
タＲｅｇ　２の信号入力端に接続されており、このレジ
スタＲｅｇ　２の信号出力側はデータバスＤＢに接続さ
れている。

これに対しデータセレクタＤＷ２は出力側が出力レジス
タＲｅｇ　３の信号入力側に接続されている。この出力
レジスタには線路Ｔを介してクロック信号が供給され、
出力レジスタの信号出力側からはデータセレクタＤＷ２
から供給された信号がインターフェース回路ＲＡに接続
されたリング回線系に送出される。出力レジスタの信号
入力側はさらに、所属の制御装置において準備された信
号ブロックの送出のための装置とも接続されている。し
かしここでは既述のようにこの装での構成については詳
細に記載しない。

次に先ず第２図に示された回路部分の信号ブロックおよ
び受領信号の受信・転送時の共働関係につき説明し、そ
れから受信バッファ装置ＥＰの構成につき詳細に説明す
る。

リング回線網内でデータ信号は受信機として選択された
唯一の制御装置または一部の制御装置に伝送される。そ
の際先ず前提となっているのはリング回線系の１つの制
御装置から単に１つの制御装置にデータ信号が伝送され
るということである。この伝送のためにデータ信号を送
出した制御Ｗ　Ｗがデータ信号を所属のユニットＳυ／
ＴＵにおいて１つの信号ブ、ロックにまとめる。この形
式の信号ブロックを第５図ａに略示した。信号ブロック
は、受信機として選択された制御装置を示す受信機アド
レスＥＡＤＲにより開始される。この受信機アドレスの
次に、伝送すべきデータ信号ＤＳＬ　〜ＤＳｎが来る。

これらのデータ信号の次に、この信号ブロックを送信し
た送信機としての制御装置を示す送信機アドレス５ＡＤ
Ｒが続いている。信号ブロックの最後には送信機により
予め準備された空受領信号ＬＱが来る。上記の信号ブロ
ックの各信号には例えば２つの識別信号ビットが付加さ
れている。第５図にＡで示された第１の識別信号ビット
は信号ブロックの始まりを識別するために用いられる。

同様にＥで示された識別信号ビットは信号ブロックの終
りを識別するのに用いられる。信号ブロックの始めおよ
び終りはその際例えば各識別信号ピントの論理状態が「
１」であることにより指示される。以下では識別信号ビ
ットＡの論理状態「１」をブロック始端識別信号と称し
、識別信号ビットＥの論理状態「１」をブロック終端識
別信号と称する。第５図ａに示すように、ブロック始端
識別信号は受信機アドレスと共に伝送され、ブロック終
端識別信号は送信機アドレスと共に伝送される。

上記のようにまとめられた信号ブロックは次に、制御装
置から制御装置へと伝送されて制御装置をその都度送信
可能状態に制御する送信可能信号が到来すると、ユニッ
）ＳＵ／Ｔｌｌ　（第２図）から出力レジスタＲｅｇ　
３を介して、インターフェース回路ＲＡに接続されたリ
ング回線系へと送出される。リング回線系に接続された
インターフェース回路の各々は伝送された信号ブロック
に所属の信号を入力レジスタＲｅｇ　ｌを介して受信す
る。その際先ず各制御装置内に設けられた受信バッファ
装置ＢＰを用いて、信号ブロックにおいてブロック始端
識別信号と共に伝送された受信機アドレスが、リング回
線網内の各制御装置を指示するアドレスと比較される。

互いに比較されたアドレスが−敗しなければ各受信バッ
ファ装置ＥＰが受信された信号ブロックをそのまま線路
系ＨＤ’を介してデータセレクタＤＷ２に転送する。こ
のデータセレクタと出力−レジスタＲｅｇ　３　とを介
して信号ブロックは再びリング回線系に達する。

これに対しアドレス比較の結果互いに比較されたアドレ
スが一致すると、ちょうど受信された信号ブロックが受
信バッファ装置ＥＰにおいてコピーされる。信号ブロッ
ク自体はブロック始端識別信号（Ａ）の消去後に線路系
ＨＤ’を介してリング回線網において後続の制御装置に
転送される。この転送時に状態レジスタＺ　Ｒｅｇが送
信機アドレス（ＳＡＤＨ）に更に１つの受領信号ＥＡＤ
Ｒ。

ＱＳが付加されるので、元の信号ブロックに含まれてい
た空受領信号（ＬＱ）がオーバーライドされる。この付
加のために状態レジスタＺ　Ｒｅｇは受信バッファ装置
ＢＰから線路ＱＢを介して制御信号を供給される。受信
バッファ装置ＥＰはブロック終端識別信号（Ｆ、）と送
信機アドレス（ＳＡＤＲ）の発生を監視する。転送され
た信号ブロックを第５図すに示す。

受信バッファ装置ＥＰは前述の信号ブロックのコピーの
後に、受信された信号ブロックの準備完了を示す制御信
号を線路ＤＭ八′を介して直接メモリアクセス装置ＤＭ
Ａに送出する。するとこの装置り門＾は当該信号ブロッ
クがユニットＳＯ／Ｔｌｌへ転送されるよう作用する。

信号ブロックの終りは、マイクロプロセッサＭＰｇ対し
てその割込み入力側ＩＮＴｎ−１に割込み信号が受信バ
ッファ装’Ｉｔ　Ｅ　Ｐから供給されることによって指
示される信号ブロックにおいて伝送された元来のブロッ
ク始端識別信号（八）がこの転送の際は消去されている
ので、この信号ブロックはもはや信号ブロックとして認
識されず、従って後続の制御装置はこの信号ブロックを
受信できない。ブロック終端識別信号（Ｅ）　　と共に
伝送される送信機アドレス（ＳＡＤＲ）のみ送信機アド
レスとして識別できる。ブロック終端識別信号と送信機
アドレス（ＳＡＤＲ）との発生は、当該信号ブロックを
先に送出した制御装置において、°詳しくは所属の受信
バッファ装置において監視される。受信バッファ装置は
ブロック終端識別信号と送信機アドレスの発生を検出す
ると、線路ＴＬを介して制御信号を所属の受領レジスタ
Ｒｅｇ　２に送出する。

すると受領レジスタは送信機アドレスの後に伝送された
受領信号ＱＳ−ｔ−線路系ＨＤからデータセレクタＤＷ
Ｉを介して受は取る。この受領信号を受信すると受領レ
ジスタは割込み信号を線路ＴＮＴｎを介してマイクロプ
ロセッサＭＰに送出する。このマイクロプロセッサはこ
の信号に基づいて、受領レジスタにおいて準備された受
領信号を評価のために受は取る。これにより送信過程が
終了する。

次に、１つの信号ブロックを一部の制御装置に伝送すべ
き場合につき説明する。このためにも先ず信号ブロック
を送信すべき制御装置において１つの信号ブロックが第
５図ａに示すように構成され、リング回線系に送出され
る。相違点は、受信機アドレス（ＥＡＤＲ）により一部
の制御装置が指示されるという点だけである。その際群
はリング回線系に所属のすべての制御装置または一部の
制御装置を含むことができる。

信号ブロックのリング回線系への送出と共に当該制御装
置のマイクロプロセッサＭＰがその他に更に１つの同時
通信送信信号ＢＧを線路ＢＧ’を介して受信バッファ装
置′ＥＰに送出する。この同時通信送信信号は、信号ブ
ロックが一部の制御装置に送出されたことを指示する。

信号ブロックの伝送はやはり図示の方法で制御装置から
制御装置へと行なわれる。受信機アドレスにより指示さ
れていない制御装置はその際受信された信号ブロックを
そのまま転送する。これに対し受信機アドレスにより指
示された群に属する第１の制御装置は受信信号ブロック
を所属の受信バッファ装置ＥＰの中でコピーする。信号
ブロックは、従来のブロック終端識別信号（Ｅ）を除去
した後にリング回線系の次の制御装置に転送される。こ
の転送の際、状態レジスタＺ　Ｒｅｇが、受信バッファ
装置から送出された制御信号に基づいて更に１つの受領
情報をブロック終端識別信号と共に送信機アドレス（Ｓ
ＡＤ！？）に付加する。上記制御信号は線路Ｑにを介し
て伝送されるものである。その際受領情報は、当該制御
装置をリング回線系内で指示するアドレス（ＥＡＤＲｌ
）と本来の、信号ブロックの受信に関する受領信号（Ｑ
ＳＩ）とから成る。群に所属の第１の制御装置から送出
される信号ブロックを第５図Ｃに示す。上記の受領情報
とブロック終端識別信号との付加のため、その他に第２
図に示されたデータセレクタＤＷ２が線路ＳＬＩを介し
て状態レジスタＺ　Ｒｅｇによって相応に制御される。

群に所属の別の制御装置も、受信した信号ブロックをコ
ピーし、従来のブロック終端識別信号を除去して、リン
グ回線網の次の制御装置に転送する。その際再び受領情
報とブロック終端識別信・号が各々、それまで信号ブロ
ックの最後に伝送されていた受領情報に付加される。群
に所属のｍ番目の制御装置から送出される信号ブロック
が第５図ｄに示されている。そこから明らかなように、
群に所属の最後の制御装置から送出された信号ブロック
は群に所属のすべての制御装置に対する受領情報を有す
る。

群に所属の全制御装置の受領信号を有する信号ブロック
は、元の信号ブロックを送出した制御装置に転送される
。この転送は所属の受信バッファ装置ＥＰにおけるコピ
ー過程の形で行なわれ、この受信バッファ装置には信号
プロ、りの最初の送出と共に同時通信送信信号ＢＧが供
給されている。その際コピー過程は、同時通信送信信号
がブロック始端識別信号と共に発生すると開始される。

信号ブロック自体はブロック始端識別信号ならびにブロ
ック終端識別信号の消去後に出力レジスタＲｅｇ　３を
介して再び所属のリング回線系に送出される。両識別信
号が消去されているので、転送された信号ブロックはリ
ング回線系の後続の制御装置においてもはや識別できな
い。

信号ブロックが受領情報を含めてコピーされると、即ち
、この信号ブロックに所属のブロック終端識別信号が発
生すると、受信バッファ装置ＥＰは線路ＯＤを介して制
御信号を所属の状態レジスタＺ　Ｒｅｇに送出する。こ
の状態レジスタはこれによりこの信号ブロックの受信に
関する受領信号を準°儂する。この受領信号はデータ分
岐ＤＷＩ　を介して受領レジスタＲｅｇ　２に転送され
る、この転送のために受領レジスタには受信バッファ装
置から線路ＴＬを介して相応の制御信号が供給される。

さらにこの転送は状態レジスタＺＲｅｇから線路ＳＬ２
を介して相応に制御される。

受領レジスタＲｅｇ　２に伝送された受領信号と受信バ
ッファ装置ＥＰに存在する信号ブロックのユニットＳＵ
／ＴＵへの転送はやはり既述の方法で行なわれる。この
転送後にユニットＳＯ／Ｔｌｌにおいて、転送されて来
たすべての受領信号の評価が行なわれる。さらに所属の
制御装置によって受信容れた送信可能信号が、リング回
線系において次の制御装置に転送される。

次に第３図および第４図に基づいて第２図にＥＰで示し
た受信バッファ装置の構造につき詳細に説明する。第３
図に示すように、受信バッファ装置は、読み／書きメモ
ＩＪＲＡＭを有し、このメモリは、信号ブロックを各所
属のブロック終端識別信号も含めて記憶するための多数
のメモリセルを備えている。このメモリはそのデータ信
号人・出力側が一方では信号ブロックを受は取るために
第２図に示される線路系ＨＤに接続されており、他方で
は信号ブロックの送出のためにレジスタＲｅｇ　４を介
してやはり第２図にて示したデータバスＤＢに接続され
ている。信号ブロックの送出のためにメモリは、制御バ
スＳＢに所属の線路ＲＤを介して読出しクロックを供給
される。この読出しクロックは各制御装置の動作速度に
相応する。

これに対し読み／書きメモリＲＡＭは信号ブロックの受
信のために入力側Ｗｌ？に書込みクロックを供給される
。この書込みクロックは線路Ｔ上に発生し、ＡＮＤゲー
トＧ１を介してメモリの入力側−Ｒに供給される。この
ＡＮＤゲー）Ｇｌは線路ＡＮＦ上に生ずる制御信号によ
り導通状態に制御される。この制御信号はその際受信制
御装置ＥＰＳから送出される。

読み／書きメモリのアドレス入力側はデータセレクタＤ
Ｗ３　を介して一方ではカウンタＬＺに、他方ではカウ
ンタＳＺに接続されている。書込みカウンタとして用い
られているカウンタＳＺはクロック入力側が上述のＡＮ
ＤゲートＧ１の出力側に接続されている、即ちカウンタ
ＳＺは読み／書きメモリＲＡＭ　と同時に書込みクロッ
クが供給される。この書込みクロックに応じて変化する
カウンタＳｚの計数値は、信号ブロックの受信時にカウ
ンタ出力側に読み／書きメモリのためのアドレス信号と
して送出される。このカウンタ出力側はレジスタＲｅｇ
　Ｓ　とも接続されており、レジスタＲｅｇ　５はＡＮ
ＤゲートＧ２を介して転送りロックを供給される。この
ＡＮＤゲートは入力側が線路Ｔと、受信制御装置ＥＰＳ
に接続された線路ＡＸとに接続されている。レジスタＲ
ｅｇ　５の出力側はカウンタＳＺのセント入力側に接続
されている。このセット入力側は線路Ｆに生ずる、受信
制御装置ＥＰＳから送出されるセット信号によって開放
される。

カウンタＬＺは読出しカウンタとして用いられる。読出
しカウンタは線路ＲＤに生ずる読出しクロックをそのク
ロック入力側に供給され、その読出しクロックに従って
変化する計数値がアドレス信号として信号ブロックの読
出しのために読み／書きメモＩＪＲＡＭに送出される。

上記の両カウンタに接続されたデータセレクタＤＷ３　
はその他に制御入力側が線路へＮＦに接続されている。

受信バッファ装置ｉＥＰはさらにカウンタ■Ｚを有する
。このカウンタはアンプダウンカウンタであり、ＡＮＤ
ゲートＧ１の出力側からの書込みクロックを一方の計数
方向の計数のために供給され、他方の計数方向の計数の
ために線路ＲＤに生ずる読出しクロックを供給される。

カウンタＩＺの出力側はデコーダＤＥＣの入力側に接続
されており、カウンタＩＺの所定の計数値のとき線路Ｓ
ＵＥを介して通報信号を受信制御装置ＵＰＳに送出する
。

カウンタＩＺは出力側がその他にレジスタＲｅｇ６と０
．（デートＧ３とに接続されている。−レジスタＲｅｇ
　５　はクロック入力側にＡＮＤ　ゲートＧ２から転。

送りロックを供給される。このレジスタの出力側はカウ
ンタＩＺのセット入力端に接続されており、こ・のセッ
ト入力側はやはり線路Ｆに生ずるセント信号により開放
される。

前述のＯＲゲートＧ３の出力側はＯＲゲートＧ４の第１
の入力側に接続されている。このＯＲゲートの別の入力
側はフリップフロップＦＦの反転出力側に接続されてい
る。ＯＲゲートＧ４の出力側は線路ＤＭＡ　’　に接続
されている。フリップフロップの非反転出力側は線路Ｉ
ＮＴｎ−１に接続されている。このフリップフロップの
クロック入力側には線路ＲＤに生ずる読出しクロックが
供給される。

フリップフロップのデータ入力側にはこれに対しブロッ
ク終端識別信号を供給するデータバスＤＢの線路ＥＫＩ
　が接続されている。

上記の受信制御装置ｕＰｓは第２図に示された多数の線
路と接続されている。受信制御装置の入力側は線路系Ｅ
Ｄ並びに線路ＢＣ’およびＴに接続され、出力側は一方
では線路系ＥＤ’　に接続され他方では線路ＴＬ，　Ｑ
Ｅ，　ＱＤ，　ＯＫ，およびＦと接続されている。

第３図に示された受信バッファ装置ＥＰにおいて、次の
ような制御操作が行なわれる。ブロック始端識別信号が
所属の制御装置を示す受゛信機アドレスと共に発生する
と、受信制御装置ＵＰＳが線路へＮＦを介して制御信号
を送出する。制御信号に基づいて読み／書きメモリＲＡ
ＭならびにカウンタＳＺおよびカウンタＩＺに受信され
た信号プロ、りの受信のために書込みパルスがＡＮＤゲ
ートＧｌを介して供給される。両カウンタはその際先ず
基準計数値、例えば“０”にあるものとする。次に書込
みクロックと共に計数値が変化し、その際カウンタＳＺ
の変化する計数値で読み／書きメモリＲＡＦＩ　のメモ
リセルが連続的にアドレス指定され、他方カウンタＩＺ
の瞬時の計数値は読み／書きメモリＲＡＭの瞬時の充填
状態に相応する。１つの信号ブロックに所属の信号の受
信は、その信号ブロックに所属のブロック終端識別信号
の発生と共に受信制御装置ＥＰＳからＡＮＤゲー）Ｇｌ
を遮断する制御信号が線路ＡＮＦを介して伝送されて書
込みクロックの送出が阻止されるまで行なわれる。この
時点にカウンタＳＺおよびカウンタＩＺからちょうど送
出された瞬時の計数値が保持される。

第２図との関連で既に述べたように受信された信号ブロ
ックの発生は線路ＤＭＡ　’を介して伝送される制御信
号により指示される。読み／書きメモリに記憶された信
号ブロックは、読出しクロックが線路ＲＤを介して供給
されることおよび読み／書きメモリのメモリセルのカウ
ンタＬＺによる連続的アドレス指定により、直接メモリ
アクセスによりレジスタＲｅｇ　４を介してユニソ）　
Ｓ［Ｉ／ＴＵに転送される。この転送は読出されている
信号ブロック中のブロック終端識別信号の発生まで行な
われる。このブロック終端識別信号はデータバスＤＢの
線路εに１上に生ずる。ブロック終端識別信号が生ずる
とフリップフロップＦＦが能動状態に移行し、この状態
においてフリップフロップはマイクロプロセッサに線路
［ＮＴｎ−１を介して信号ブロックの終りを通報する。

するとマイクロプロセッサは次の読出しクロックの供給
を中断する。さらにフリップフロップＦＦにより線路Ｄ
ＭＡ　’を介して伝送される直接メモリアクセスへの制
御信号が遮断される。

カウンタ１．Ｚは通常先ず所定の基本計数値、例えば計
数値“０”から計数を開始する。そしてブロック終端識
別信号の発生時にカウンタＬＺがらちょうど送出された
瞬時の計数値が、次の読出し過程の開始されるまで保持
される。

涜み／書きメモリＲＡＭからの信号ブロックの読出しの
際、読出しクロックがカウンタＩＺにも供給される。こ
の読出しクロックは、カウンタをカウントダウン方向に
作動するので、このカウンタの瞬時の計数値が読出しク
ロックと共に低減される。瞬時の計数値は従って信号ブ
ロック中のまだ読み／書きメモリから読出されていない
信号数に相応する。計数値が“０”に達すると、それは
読み／書きメモリの空状態を示し、ＯＲゲートＧ４が遮
断されるので、線路ＤＭＡ　’を介して伝送されていた
制御信号の供給が遮断される。

次の信号ブロックが受信されると、やはり再び既述の制
御過程が行なわれる。違うのは、今度はカウンタＳＺ、
　ＬＺ、　ＩＺが現存の計数値から計数を開始するとい
う点だけである。換言すれば、このカウンタの初期計数
状態は、信号ブロックの転送ないし読出しの際に最終的
に達した計数値に相当する。読み／書きメモリへの信号
ブロックの新たな書込みは通常、先に受信された信号ブ
ロックが完全にはユニットＳＵ／ＴＯに転送され得ない
時点においても既に行なうことができる。この場合、ち
ょうど受信された信号ブロックの記憶は先に受信された
信号ブロックの読出しより先に行なわれる。信号ブロッ
クの受信の際、カウンタＩＺは通常その計数値を、信号
ブロックの信号によって内存されていてまだ読み出され
ていない読み／書きメモリＲＩＭのメモリセルの数に相
応して変化する。

信号ブロックの受信時に通常この信号ブロックと共に伝
送されるブロック始端識別信号が発生ずると、線路ＡＫ
を介して伝送される信号により転送りロックがＡＮＤ　
ゲートＧ２を介してレジスタＲｅｇ　５およびＲｅｇ　
６　に送出される。これらレジスタは各々、所属のカウ
ンタから初期計数状態として、信号ブロックの引続いて
の受信のために送出される瞬時の計数値を受は取る。

読み／書きメモＩＪＩ？ＡＭへ信号ブロックが書込まれ
且つユニｙ　トＳＵ／ＴＯへの転送はまだなされていな
いことによって所定の、読み／書きメモリが最大限充填
されたことを示す計数値に達すると、デコーダＤＥＣか
ら通報信号が受信制御装置ＥＰＳに送出され、受信制御
装置は線路Ｆを介してセント信号をカウンタＳＺおよび
Ｉｚのセット入力側の開放のため伝送する。これに伴い
、目下受信されている信号ブロックの始めにレジスタＲ
ｅｇ　５およびＲｅｇ　５に伝送された初期計数値がカ
ウンタＳＺおよびＩＺに転送される。即ち、読み／書き
メモリＲＡＭの、まだ完全には書込み可能でなかった信
号ブロックの信号が既に書込まれていたメモリセルが、
再び開放される。さらに、ちょうど受信された信号ブロ
ックの読み／書きメモリへの書込みが終了する。これは
ＡＮＤゲートＧ１を線路ＡＮＦを介して伝送された制御
信号に基づいて遮断することにより行なわれる。

信号ブロックが完全には書込まれなかったことは、第２
図に示された状態レジスタＺ　Ｒｅｇに線路Ｆを介して
通報され、この状態レジスタは受信された信号ブロック
と共に伝送された送信機アドレスに相応の受領信号を付
加する。

第４図には受信制御装置ＥＰＳの構成が示されている。

この受信制御装置は２つの比較器Ｖｇ１１およびＶｇ　
ｊ２２を、信号ブロック中でブロック始５ｆｉ識別信号
と共に伝送される受信機アドレスないし受領信号と共に
伝送される送信機アドレスを、リング回線系内の所属の
制御装置の１つを示すアドレスと比較するために備えて
いる。

比較器Ｖｇβ１はその際、単に１つの制御装置に対する
信号ブロックの受信の際のアドレス比較のために用いら
れ且つ受領信号の受信の際のアドレス比較に用いられる
。比較器Ｖｇ　１２はこれに対し、一群の制御装置に対
する信号ブロックの受信の際のアドレス比較のために用
いられる。各比較に関与すべき比較アドレスが比較器ν
ｇｉｌｌ　ないしＶｇ　Ｎ　２　と接続されたスイッチ
装置として示された装置Ｓ１ないしＧ２のうちの１つに
よって１！される。その際この装置ｆｆ１Ｓ１ないしＧ
２は任意の記憶装置でよい。アドレス比較のために用い
られる比較器は通常線路Ｇ＾上の信号により制御される
。この信号は、一群の制御装置を指示する受信機アドレ
スの構成部分であり、これらの受信機アドレスは一部の
制御装置を指示する。

両比較器の出力側はＯＲゲートＧ５を介して固定記憶メ
モリＦＲＯＭのアドレス入力端の１つに接続されている
。このメモリのその他のアドレス入力側はブロック始端
識別信号を供給する線路ＡＫと、ブロック終端識別信号
を供給する線路ＥＫ２と、線路ＳＵＥ、［ｌＣと、比較
器Ｖｇ　６２の出力側とに接続されている。両線路ＡＫ
およびＥＫ２　はその際線路系ＥＤに所属している。

固定記憶メモリＦＲＯＭは多数のメモリセルを有し、こ
のメモリセルに受信された信号ブロックおよび受領信号
の処理のための全制御信号が記憶されている。この固定
記憶メモリのデータ出力側はレジスタＲｅｇ　７に接続
されている。このレジスタはデータ出力側を介して既に
第２図に示された線路へＮＦ、ＱＢ、口［１，ＱＫ、Ｔ
ＬおよびＦに接続されている。さらにデータ出力側はレ
ジスタＲｅｇ　８の第１の制御入力側に接続されている
。

レジスタＲｅｇ　７のクロック入力側は線路Ｔにも　　
゛接続されている。

レジスタＲｅｇ　８の第２の制御入力端は第２図に既に
示した線路ＢＣ’　と接続されている。このレジスタＲ
ｅｇ　８　の入力端は線路系ＥＤと接続され、出力側は
線路系ＥＤ’　と接続されている。

固定記ｔαメモリＰＲＯＭのアドレス入力側に供給され
た信号に従って、固定記ｔαメモリはこの信号に応じた
制御信号を送出し、この制御信号はレジスタＲｅｇ　７
に受取られ、呼出されている線路に送出される。線路Ａ
ＮＦ、ｆｌＥ、ＱＤ、Ωに、ＴＬ、Ｆに発生ずる制御信
号の作用は既に第２図との関連において説明した。

レジスタＲｅｇ　８を介して、所属の制御装置に受信さ
れた信号ブロックが各々リング回線系中の後続の制御装
置に転送される。この転送の際、場合により、該当の信
号ブロックの処理がこのブロックに所属のブロック始端
識別信号およびブロック終＠識別信号に関して行なわれ
る。

その際処理とは、既述のように、ちょうど転送された信
号ブロックの種類に依存して、ブロック始端識別信号、
またはブロック終端識別信号、または再識別信号を消去
することである。

発明の効果 本発明の利点は、受信゛機アドレスにより指定される群
に属する制御装置が各々、コピー後に転送すべき信号ブ
ロックに、元の信号ブロック中で伝送されていたブロッ
ク終端識別信号の消去後に、受領信号と前記ブロック終
端識別信号に相応するブロック終端識別信号とを一直接
付加するので、元の信号ブロックを送出した制御装置に
、当該群に所属のすべての制御装置の受領信号を含む信
号ブロックが供給されることにある。これにより一方で
は群に属する制御装置において従来技術のように各々受
領情報−信号ブロックを発生しなくてもよくなり、この
ような受領情報−信号ブロックのリング回線網への送信
のための高価な制御コストを省くことができる。他方で
は受領信号の評価に関４る制御コストも低減することが
できる。なぜなら、評価すべきすべての受領信号が同時
に関連の制御装置に加わるからである。

【図面の簡単な説明】

第１図は本発明が適用された１つのリング回線網から構
成されたデータ交換システムのブロック回路図、第２図
は第１図に略示したインターフェース回路の１つの構造
とこのインターフェース回路に接続された交換ユニット
ないし環路終端ユニットの１つの構造を部分的に示すブ
ロック回路図、第３図は第２図のインターフェース回路
に設けられた受信バフフプ装置の構造を示す図、第４図
は第３図の受信バッファ装置に所属の受信制御装置の構
造を示す図、第５図ａ、ｂ、ｃ、ｄはリング回線網を介
して伝送される信号ブロックの構造を示す図ある。 Ａ…ブロック始端識別信号、［！ＡＤＨ…受信機アドレ
ス、５ＡＤＲ…送信機アドレス、Ｅ…ブロック終端識別
信号、ＱＳ…受領信号、Ｏ３Ｉ〜ＤＳ、、…データ信号
、ＳＵ、−５０、…データ交換ユニット、

Claims (1)

1. 【特許請求の範囲】 １、クロック制御され方向に依存して動作するリング回
   線網（ＲＩＮＧ　０、ＲＩＮＧ　１）を介して互いに接
   続された制御装置（ＳＵｏ、ＲＡ；…；ＳＵｎ、ＲＡ；
   ＴＵ０、ＲＡ；…；ＴＵｍ、ＲＡ）間をデータ信号が伝
   送され、１つの制御装置から１つの群に属する多数の制
   御装置へと送出されるべきデータ信号が部分毎に制御装
   置から制御装置へと、受信機アドレスおよび送信機アド
   レスと共に信号ブロックの形で伝送され、前記受信機ア
   ドレスは当該一群の制御装置を受信機として指定し、デ
   ータ信号に前置されており且つブロック始端識別信号に
   よりマーキングされており、前記送信機アドレスは当該
   信号ブロックを送信した制御装置を送信機として指定し
   、データ信号に付加されており且つブロック終端識別信
   号によりマーキングされており、受信機として選ばれた
   制御装置は、信号ブロックを受信すると、受領信号を前
   記送信機アドレスと共に、先に当該信号ブロックを送信
   した制御装置に対して送信する、データ信号をリング回
   線網に所属の一群の制御装置に伝送する方法において、
   前記一群の制御装置のうちの第１の制御装置によって、
   信号ブロックが生ずると、この信号ブロックが、処理の
   ために一方ではコピーされ、他方では従来のブロック終
   端識別信号が消去されて当該制御装置に関連する受領信
   号および前記ブロック終端識別信号に相応するブロック
   終端識別信号と共に前記信号ブロックがリング回線網中
   の次の制御装置に送信され、一群の制御装置に所属の当
   該制御装置の後続の制御装置においては各々、供給され
   た信号ブロックが処理のために一方ではコピーされ、他
   方では当該信号ブロックと共にちょうど伝送されてきた
   ブロック終端識別信号を消去した上で各制御装置に対す
   る受領信号および前記ブロック終端識別信号に相応する
   ブロック終端識別信号といっしょにリング回線網中のま
   た次の制御装置に送信され、複数の受領信号を含む信号
   ブロックが、元の信号ブロックを送信した制御装置にお
   いて受領信号に関して評価されることを特徴とする、デ
   ータ信号をリング回線網に所属の一群の制御装置に伝送
   する方法。 ２、複数の受領信号を含む信号ブロックが、元の信号ブ
   ロックを送信した制御装置において受領信号の評価のた
   めにコピーされ、且つブロック始端識別信号とブロック
   終端識別信号との消去後に、リング回線網中の後続の制
   御装置に転送される特許請求の範囲第１項記載の方法。 ３、受信機アドレスによりリング回線網に所属のすべて
   の制御装置が指示される特許請求の範囲第１項または第
   ２項記載の方法。 ４、受信機アドレスにより、リング回線網に所属の一部
   の制御装置のみ指定される特許請求の範囲第１項または
   第２項記載の方法。 ５、クロック制御され方向に依存して動作するリング回
   線網（ＲＩＮＧ　０、ＲＩＮＧ　１）を介して互いに接
   続された制御装置（ＳＵ０、ＲＡ；…；ＳＵｎ、ＲＡ；
   ＴＵ０、ＲＡ；…；ＴＵｍ、ＲＡ）間をデータ信号が伝
   送され、１つの制御装置から１つの群に属する多数の制
   御装置へと送出されるべきデータ信号が部分毎に制御装
   置から制御装置へと、受信機アドレスおよび送信機アド
   レスと共に信号ブロックの形で伝送され、前記受信機ア
   ドレスは当該一群の制御装置を受信機として指定し、デ
   ータ信号に前置されており且つブロック始端識別信号に
   よりマーキングされており、前記送信機アドレスは当該
   信号ブロックを送信した制御装置を送信機として指定し
   、データ信号に付加されており且つブロック終端識別信
   号によりマーキングされており、受信機として選ばれた
   制御装置は、信号ブロックを受信すると、受領信号を前
   記送信機アドレスと共に、先に当該信号ブロックを送信
   した制御装置に対して送信する、データ信号をリング回
   線網に所属の一群の制御装置に伝送する装置において、
   制御装置が各々１つの受信メモリ（ＥＰ）を少なくとも
   １つの信号ブロックの受信のために有しており、受信メ
   モリに受信制御装置（ＥＰＳ、Ｚ　Ｒｅｇ）が接続され
   ており、該受信制御装置はブロック始端識別信号と各制
   御装置の所属の群を指定する受信機アドレスとが発生す
   ると、一方では当該受信信号ブロックが受信メモリにコ
   ピーされるよう制御し、他方では当該信号ブロックをリ
   ング回線網中の後続の制御装置に、従来のブロック終端
   識別信号を除去して受領信号と前記ブロック終端識別信
   号に相応するブロック終端識別信号とを付加した後に転
   送するように制御し、前記受信制御装置（ＥＰＳ、Ｚ　
   Ｒｅｇ）は信号ブロックが所属の制御装置から送信され
   ると、受領信号の補充された信号ブロックの受信時に、
   該信号ブロックが受信メモリ（ＥＰ）にコピーされるよ
   う制御し、且つ当該受信信号ブロックをブロック始端識
   別信号およびブロック終端識別信号の除去後にリング回
   線網中の後続の制御装置に転送することを特徴とする、
   データ信号をリング回線網に所属の一群の制御装置に伝
   送する装置。 ６、受信メモリ（ＥＰ）が、少なくとも１つの信号ブロ
   ックを所属のブロック終端識別信号を含めて書込むため
   の多数のメモリセルを有する読み／書きメモリ（ＲＡＭ
   ）であり、該読み／書きメモリに第１の計数装置（ＳＺ
   、Ｒｅｇ　５）が接続されており、該第１の計数装置は
   前記メモリセルを、受信された信号ブロックの書込みの
   ために、所定の初期計数状態から出発して、リング回線
   網の伝送速度に相応する書込みクロックと共に変化する
   計数値に基づいて、ブロック終端識別信号の発生するま
   でアドレス指定し、第２の計数装置（ＬＺ）が設けられ
   ており、該第２の計数装置は、所定の初期計数値から出
   発して、各制御装置の動作速度に相応する読出しクロッ
   クと共に連続的にその計数値が変化することによって、
   前記読み／書きメモリ（ＲＡＭ）のメモリセルに記憶さ
   れた信号ブロックの読出しを、この信号ブロックに含ま
   れるブロック終端識別信号（Ｅ）の発生するまで可能に
   する特許請求の範囲第５項記載の装置。 ７、読み／書きメモリ（ＲＡＭ）のメモリセルが連続す
   る複数の信号ブロックの書込み・読出しのために第１の
   計数装置（ＳＺ、Ｒｅｇ　５）ないし第２の計数装置（
   ＬＺ）によって循環的にアドレス指定可能であり、第１
   の計数装置ないし第２の計数装置の初期計数値が、第１
   の信号ブロックの読み／書きメモリへの書込み前ないし
   この信号ブロックの読み／書きメモリからの読出しの前
   で両計数装置に対して同じ一定の基本計数値をとり、こ
   の第１の信号ブロックの次の信号ブロックの書込み・読
   出しの際には、先行する信号ブロックに所属のブロック
   終端識別信号の発生毎に生ずる瞬時の計数値によって前
   記初期計数値が与えられる特許請求の範囲第６項記載の
   装置。 ８、第３の計数装置（ＩＺ、Ｒｅｇ　６）がアップダウ
   ンカウンタ（ＩＺ）を備えており、該アップダウンカウ
   ンタは、読み／書きメモリ（ＲＡＭ）の空状態を示す初
   期計数状態から出発して、書込みクロックの発生毎に瞬
   時の計数値を一方の計数方向に計数し、且つ読出しクロ
   ックの発生毎に瞬時の計数値を他方の方向に計数し、さ
   らに前記アップダウンカウンタは、所定の最終計数値に
   達すると、読み／書きメモリの最大充填状態を示す通報
   信号を送出し、この通報信号が発生すると、一方では第
   １の計数装置（ＳＺ、Ｒｅｇ　５）が再び、当該受信信
   号ブロックの書込み前に第１の計数装置によって予め設
   定されていた初期計数値（ＩＺ、Ｒｅｇ　６）に戻り、
   他方では第３の計数装置（ＩＺ、Ｒｅｇ　６）の瞬時の
   計数値が、読み／書きメモリ（ＲＡＭ）の当該受信信号
   ブロックの書込み前の充填状態に相応する計数値に変化
   する特許請求の範囲第７項記載の装置。 ９、第１の計数装置（ＳＺ、Ｒｅｇ　５）と第３の計数
   装置（ＩＺ、Ｒｅｇ　６）とが各々１つのレジスタ（Ｒ
   ｅｇ　５ないしＲｅｇ　６）を備えており、該レジスタ
   に、ブロック始端識別信号が発生すると、所属の計数装
   置によってちょうどそのとき設定された瞬時の計数値を
   書込み可能であり、前記両計数装置は、所属のレジスタ
   に書込まれた計数値を、読み／書きメモリの最大充填状
   態を指示する通報信号が発生すると初期計数値として受
   取る特許請求の範囲第８項記載の装置１０、受信制御装
   置（ＥＰＳ、Ｚ　Ｒｅｇ）が、一群の制御装置を表わす
   受信機アドレスを、各制御装置の所属の群を表わすアド
   レスと比較するための比較器（Ｖｇｌ２）を備えており
   、該比較器には多数のメモリセルを備えた記憶装置（Ｐ
   ＲＯＭ、Ｒｅｇ　７）が接続されており、該記憶装置に
   は、受信された信号ブロックおよび受領信号の処理のた
   めの全制御信号が記憶されており、前記記憶装置は、各
   々メモリセルの制御のために前記比較器（Ｖｇｌ２）か
   ら送出される比較信号とブロック始端識別信号およびブ
   ロック終端識別信号の発生を示す信号とをアドレス信号
   として供給され、前記記憶装置（ＰＲＯＭ、Ｒｅｇ　７
   ）によって準備された制御信号に従って当該受信信号ブ
   ロックないし受領信号の処理が行われる特許請求の範囲
   第５項から第９項までのいずれか１項記載のデータ信号
   の伝送装置。