PT83339B

PT83339B - Processo e circuito para a transmissao de sinais de dados entre dispositivos decomando ligados atraves de um sistema com uma linha em anel

Info

Publication number: PT83339B
Application number: PT83339A
Authority: PT
Original assignee: Siemens Ag
Priority date: 1985-09-11
Filing date: 1986-09-10
Publication date: 1992-10-30
Also published as: AU6253286A; JP2818164B2; JPS6262695A; YU158286A; ES2001958A6; CA1267233A; IN166387B; YU46669B; EP0214474A1; AU588622B2; ATE51988T1; SG56592G; US4766596A; BR8604337A; ZA866881B; PT83339A; EP0214474B1; YU46741B; YU157786A; DE3670411D1

Description

Memória descritiva

A presente invenção refere-se a um processo e um circuito para a transmissão de sinais de dados entre dispositi* vos de comando interligados através de um sistema de linha em anel comandado por impulsos de cadencia e de funcionamento unidireccional, que sao especialmente formados por dispositivos de comando de um sistema de comutaçao de dados, sendo transmitido através do sistema de linha em anel, de conjunto de comando para conjunto de cornando, um sinal de autorização para emitir, que comanda o referido dispositivo para um estado de autorização para emitir, antes de cuja retransmissão pelo dispositivo de comando em questão são emitidas para o sistema de linha em anel sinais de dados a emitir por aquele dispositivo juntamente com um endereço de receptor que designa como receptor um dispositivo de comando desejado, e sendo recebidos, por um dispositivo de

comando que é designado como receptor pelo endereço de receptor transmitido juntamente com os sinais de dados, estes sinais de dados para um processamento ulterior e sendD emitido um sinal de confirmação a retransmitir através do sistema de linha em anel, □ qual foi previsto para o dispositivo de comando que se encontra num estado de recepção de confirmação e peio qual os sinais de dados foram emitidos.

É já conhscido um processo do tipo que se acaba de citar já (pedido de patsnte alemão DE-OS 31 36 586). Neste processo conhecida □ dispositivo de comando que emitiu os sinais de dados permanece no citado estado de recepção de confirmação até à recepção de um sinal de confirmação gsrado pelo dispositivo de comando seleccionado como receptor, quando da recepção dos sinais de dados. Pode então também dar-se o caso de faltar um sinal de confirmação, seja em consequência de um mau funcionamento do sistema de linha em anel, seja em consequência de uma adulteração esporádica das informações contidas no sinal de confirmação, de modo que o dispositivo de comando que antes emitiu os sinais de dados permanece no estado de recepção de confirmação. Com isto este dispositivo de comando é bloqueado para a emissão de outros sinais de dados. Para excluir esta possibilidade é então possível limitar temporalmente o estado de recepção de confirmação dos dispositivos de comando. Para isso tornam-se necessários circuitos de supervisão separados nos dispositivos de comando.

objecto da presente invenção consiste portanto em proporcionar uma via para, num processo e num dispositivo do tipo citado na introdução poder vigiar tsmporalmente um estado de recepção de confirmação tomado por um dispositivo de comando, com um comando de complicação reduzida.

Num processo do tipo mencionado segundo a pre- 2 -

i sente invenção o problema resolve-se determinando □ intervalo de tempo máximo durante o qual um dispositivo de comando se encontra, apos a emissão dos sinais de dados, no estado de recepção de confirmação, pelo instante da recepção do novo sinal de autorização para emitir no dispositivo de comando em questão, fazendo depois com que, quando do aparecimento do sinal de confirmação recebido para o dispositivo de comando em questão, dentro do intervalo de tempo máximo mencionado, □ dispositivo de comando em questão tome um estado que de novo torne possível a emissão de sinais de dados, e passando, depois de decorrido de tempo máximo, e antes do aparecimento do sinal de confirmação em questão para □ dispositivo de comando considerado, este dispositivo de comando para um estado de comunicação de avaria e/ou de tratamento da avaria.

A invenção tem a vantagem de não serem necessários no dispositivo de comando a vigilância temporal do estado de recepção de confirmação tomado pelo referido dispositivo de comando quaisquer dispositivos de medição de tempo especiais, mas sim utilizando-se neste caso para determinar a duraçao da existência de um estado de recepção de confirmação, a avaliação Mi do instante de aparecimento do sinal de autorizaçao para emitir transmitido através do sistema de linha em anel. Cutra vantagem da presente invenção reside em que um dispositivo de comando que se encontra no estado de recepção de confirmação, na ausência de um sinal de confirmação esperado dentro do intervalo de tempo máximo predeterminado transfere-se antes de mais para um estado de tratamento de comunicação de avaria e/ou tratamento de avaria. Desta maneira, torna-se possível iniciar no espaço de tempo mais curto medidas para a localização da avaria no dispositivo de comando respectivo ou no conjunto do sistema de linha em anel.

Para a realização do processo segundo a presente invenção num circuito com dispositivos de comando interligados através de um sistema de linha em anel, com funcionamento direccional e sincronizado por impulsos de cadência, que fornecem respectivamente, como dispositivos emissores, apos a recepção de um sinal de autorização para emitir, sinais de dados a emitir eventualmente para o sistema de linha em anel e que respectivamente como dispositivos de recepção recebem sinais de dados a eles destinados e transmitidos através do sistema de linha em anel e emitem um sinal de confirmação correspondente a esses sinais para o conjunto de emissão correspondente no sistema de linha em anel, é vantajoso formar o circuito de modo que cada um dos dispositivos de comando apresente um comando de EXEcução da emissão que comuta o dispositivo de comando correspondente, após a emissão dos sinais de dados primeiramente para □ estado de recepção de confirmação e a partir deste, quando aparecer um novo sinal de autorização para emitir, antes do aparecimento do sinal de confirmação esperado, para um estado de tratamento de comunicação de avaria e/ou de tratamento de avaria, e que em cada um dos dispositivos de comando seja previsto um receptor do sinal de confirmação que, quando do aparecimento de um sinal de confirmação emite um sinal de confirmação para o respectivo circuito de comando da execução da emissão, baseado no qual este circuito de comando da execução da emissão comuta o dispositivo de comando respectivo que se encontra num estado de recepção de confirmação para um estado que torna possível a emissão de novos sinais de dados. A vantagem deste circuito consisA te em se preverem nos dispositivos de cerrando para a vigilância do aparecimento dos sinais de autorização para emitir e dos sinais de confirmação em cada caso dispositivos separados, nomeadamente um comando de execução da emissão e um receptor dos sinais de confirmação. Mantém-se deste modo reduzida a complicação dos comandos dcs dispositivos de comando que se encontram num estado de recepção de confirmação.

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A complicação dos comandos nos vários dispositivos de comando pode ser mantida em nível reduzido especialmente Λ4 **** pelo facto de o comando da execução da emissão pertencente a cada um dos dispositivos de comando apresentar um dispositivo de microprocessador provido de um certo número de entradas de interrupção e de comando, pelo facto de com uma primeira das entradas de interrupção e de comando estar ligada vo para a recepção dos sinais de autorização para quando do aparecimento de um sinal de autorização emite um sinal de comando va entrada de interrupção e de comando, e pelo facto de, outra entrada de interrupção e de comando estar ligado o receptor dos sinais de confirmação já mencionado, para a emissão de um sinal de confirmação de recepção.

um dispositiemitir que, para emitir a ele correspondente para a respectinuma

receptor dos sinais de confirmação pode ser realizado com circuitos relativamente pouco complicados tecnicamente se se previr como receptor dos sinais de confirmação um dispositivo descodificador e um registador ligado com o dispositivo do microprocessador que, quando do aparecimento de um sinal de confirmação destinado ao respectivo dispositivo de comando o recebe para avaliação pelo dispositivo do microprocessador e emite, depois desta recepção, um sinal de confirmação pars; uma saida de comando.

Descreve-se a seguir com mais pormenor a presente invenção a título de exemplo, com referencia aos desenhos anexos, cujas figuras representam:

A figura 1, num esquema de comutação de dados formado por um sistema qual é empregada a presente invenção.

blocos, um sistema de de linha em anel no

A figura 2, num esquema de blocos, a constituição

- 5 de um dos circuitos de interface representados apenas esquemati· camente na fig. 1, bem como a constituição de uma das unidades de comutação ou de ligação de linha, respectivamente;

A fig. 3, a constituição de um dispositivo tampão de emissão nos circuitos de interface;

A fig. 4, a constituição de um dispositivo para a recepção de um sinal de autorização para emitir;

A fig. 5, a constituição de um dispositivo de comando do dispositivo tampão, de emissão; e

A fig. 6, a constituição de um dispositivo tampão de recepção existente nos circuitos de interface.

Ha fig. 1 está representado um sistema de comutação de dados com um certo nómero, de unidades de comutação (SUO^ a (5Un). Estas unidades de comutação realizam, de acordo com o princípio de divisão da carga, as funções de comutação necessárias para a transmissão de sinais de dados. As unidades de comutação estão para isso, ligadas ccnjuntamente a um sistema de linha em anel. Um sistema de linha em anel daste género pode ser constituído por uma dnica disposição de linha em anel fechada. Mas um tal sistema de linha em anel pode também, como por exemplo se representa na fig. 1, ser constituído por duas linhas em anel (RIHGO) e (RING1) em paralelo e independentes uma da outra. Com tal reduntãncia torna-se, por exemplo, possível, no caso de avaria de uma das linhas em anel, realizar a transmissão de sinais de dadcs pela outra linha em anel.

A citada ligação das unidades de comutação (3UD) a (SUn) às duas linhas em anel realiza-se, em qualquer dos casos, através de um circuito de interface (RA) separado para cadê ι®ο$·οο.

liiliaílBMI uma das linhas am anel, questão a que se fará referencia mais em pormenor mais adiante.

Com as mencionadas linhas em anel ( I^rl'C) e (RING1) estão além disso ligadas várias unidades de ligações de linha (TliO) a (TUk), através de um circuita de interface (RA) separado para cada uma das linhas em anel. Juntamente com os circuitos de interface correspondentes, estas unidades de ligação de linha servem para a transmissão dos sinais de dados entre as unidades de comutação e as linhas de transmissão ligadas aos equipamentos dos assinantes que estão ligados às unidades de ligaçao de linha. Cada uma das unidades de ligação de linha apresenta para uma tal conexão das linhas de transmissão um certo número de ligações de linha (LTC) a (LTm).

As unidades de circuito formadas pelas unidades de comutação ou unidades de ligação de linha mencionadas e pelos circuitos de interface correspondentes serão a seguir também designados por dispositivos de comando, ιίο caso de o sistema de linhas em anel consistir apenas numa so linha em anel, faz parte de um dispositivo de comando apenas um único circuito de interface.

Dentro do sistema de comutação representado na fig. 1, isto é, antre as unidades de comutação e as unidades de ligaçao de linha, a transmissão dos sinais de dados faz-se sob a forma de blocos de sinais de dados que apresentam, durante o estabelecimento de uma comunicação, corno sinais de dados, informações de sinalização e, na caso de uma comunicação estabelecida, os sinais das mensagens a transmitir entre os equipamentos dos assinantes em questão. Cada bloca de sinais de dados a transmitir contêm então, além dos sinais de dados, propriamente ditos, cada um deles formado por um certo número de bits, por exemplo, δ bits, pelo menos um endereço da receptor, que

designa como receptor um dispositivo de comando seleccionado, marcas de início e de fim de bloco que indicam □ início e o fim de um bloco de sinais de dados, bem como um endereço de emissor que designa como emissor □ respectivo dispositivo de comando, e um sinal o'e confirmação preparado previamente# Um blc co de sinais de dados assim constituido só pode então ser emitido para uma das linhas em anel quando antes tiver sido recebido por este dispositivo de comando um sinal de autorização pera emitir, transmitido de dispositivo de comando para dispositivo de comanda e que a comanda para um estado de emissão.

A fig. 2 representa em pormenor a constituição de um dispositivo de comando. Como atrás se mencionou, um dispositivo de comando deste género é constituido quer por uma unidade de comutação ou por uma unidade de ligação de linha, representada na fig. 2 pela referencia (SU/TU) e um certo ndmero de circuitos de interface correspondente ao numero de linhas em anel. Neste caso, na fig. 2 está indicado apenas um desses circuitos de interface, porque todos os circuitos de interface ligados com as unidades de comutação ou de ligaçao de linha apresentam internamente a mesma constituição.

A unidade (unidade de comutação ou unidade de ligação de linha) representada com um corte na fig. 2 e designada por (SU/TU) apresenta um dispositivo de microprocessador que comanda tanto os processos de emissão como os de recepção. Deste dispositivo de microprocessadores estão representados um microprocessador (HP) e um dispositivo de memórias (HEM), que compreende uma memória fixa (memória de programa) e uma memória de escrita/leitura ligadas ao referido microprocessador ΜΡ, através de um sistema de linhas omnibus. D sistema de linhas omnibus consiste numa linha omnibus de dados (D3), uma linha omnibus de endereços (AB) e uma linha omnibus de comando (SB)₀Através da linha omnibus de dados e da linha omnibus de endere0

ços, bem como através dos circuitos de linha omnibus de comando designados por (V.'R) e (SA), □ circuito de interface (RA) está também ligado com o microprocessador (MP). Além disso, duas linhas de comando do circuito de interface conduzem até às entradas de interrupção (INTn~l) e (INTn) do microprocessador (MP).

circuito de interface (RA) pode ser subdividida em duas partes de circuita, nomeadamente, uma parte de emissão para a emissão de blocos de sinal de dados para a correspondente linha em anel e uma parte de recepção para receber blocos de sinais de dados da linha em anel respEctiva. No seguimento faz-se referência primeiramente à parte de recepção.

Na interface com a linha em anel correspondente previu-se um registador de recepção (Regi) para o qual são transferidos em paralelo os sinais transmitidos através da linha em anel sob o comando de um gerador de cadência, não representado que emite os impulsos de cadência (T). A ssquencia dos impulsos de cadência está aliás ajustada à velocidade de transmissão da linha em anel. Pelativamente aos sinais que foram mencionados trata-se de um número predeterminado de sinais de dados e de um sinal de autorização para emitir que é transmitido por uma linha separada designada por (SBE). Este sinal de autorização para emitir pode neste caso ser formado pelo aparecimento de um estado de um certo sinal binário com uma duração determinada.

Do lado da saida, o registador de entrada (Regi) está ligado com as suas saídas que conduzem os sinais de dados, por um lado, com um dispositivo tampao de recepção (EP) e, por outro lado, com o receptor do sinal de confirmação. Este é formado por um descodificador de endereços (DEC) e um registador de confirmação (Reg2). No lado da entrada, ambos estão ligados com as referidas saidas do registador de entrada (Regi). A saiaa do descodificador de sndereços está ligada em uma entrada de cadência do registador de confirmação. Este registador de confirmação por sua vez apresenta saidas dos sinais de dados que estão ligadas com a linha omnibus de dados (DB) já mencionada. Além disso, uma linha de comando do registador de confirmação (Reg2) conduz até à entrada de interrupção (I.NTn-1) do microprocessador (MP).

Como a seguir ainda será axplicado com mais pormenor, o referido dispositivo tampao de racepção (EP) serve para receber os blocos de sinais de dados destinados ao respectivo dispositivo de comando e para a retransmissão dos blocos de sinais de dados destinados a outros dispositivos de comando ligados à linha em anel. Do lado da saída, este dispositivo tampão de recepção está ligado, por um lado com a linha omnibus de dados (DB) já mencionada e, por outro lado, com as primeiras entradas de uma agulhagem de dados DW1, bem como, através de um dispositivo de linhas com as entradas de um registador (Reg3).

A parte de emissão do circuito de interface (RA) apresenta um dispositivo tampão de emissão (5P) que a partir do dispositivo de microprocessador já mencionado recebe sinais através da linha omnibus de dados (DB), da linha omnibus de endereços (AB) e através das linhas (UR) e (5A) da linha omnibus de comando (SB). Além disso, uma entrada do dispositivo tampao de emissão está ligada com a saída que conduz □ sinal de autorização para emitir do registador de entrada (Regi) através de uma linha designada por (5EE*)· Finalmente, numa outra entrada □ dispositivo tampão ae emissão (SP) recebe os sinais de cadência (T).

Pelas saidas de sinais de dados, o dispositivo tampao de emissão (SP) está ligado, através de um dispositivo de linhas (SD) com outras entradas da agulhagem de dados (D’tl) já mencionada. Esta agulhagem de dados é comandada, entrs outros, por um sinal de cornando que aparece numa linha designada por (5L1), pelo dispositivo tampão de emissão. A agulhagem de dados está para isso ligada com uma entrada de comando através de um circuito OU (GO) com a linha (5L1).

Às entradas da agulhagem de dados (DW1) mencionadas em dltimo lugar está, além disso, ainda ligado o registador (Reg3) com as suas saidas dos sinais de dados, ligado do lado da entrada com o dispositivo de linhas (QS). Uma saída de comando deste registador está ligada através de uma linha (3L2) e do circuito OU (GO) com a entrada de comando da agulhagem de dados (DW1).

Do lado da saida, a agulhagem de dados (D'dl) está ligada com entradas de sinais de dados de um registador de saida (Reg4) na interface com a linha em anel correspondente e comandado pelos impulsos de cadência (T)· Este registador está ligado por uma outra entrada, através de uma linha (SBA*) a uma saída do dispositivo tampão de emissão (SP) que conduz um sinal de autorização para emitir a retransmitir. Do lado da saída, o registador de saida (Reg4) está ligado com a linha em anel correspondente. Aliás, a linha (SBA*) está também ligada com a entrada de interrupção (INTn) do microprocessador (MP). Através de uma linha (5A¹), finalmente, o dispositivo tampao de emissão está ainda ligado com a linha omnibus de comando (SB).

Relativamente ao dispositivo tampão de recepção (EP) e ao registador de confirmação (Reg2) note-se ainda que estes, para serem comandados pelo microprocessador (HP), estão ligados além de com a linha omnibus de dados (D3), também com a linha omnibus de endereços (AB) e com a linha omnibus de comando (SB). As respectivas ligações não estão todavia representadas

para simplificar a fig. 2.

A seguir descreve-se em primeiro lugar a cooperação dos componentes do circuito representados na fig. 2, no caso da transmissão de sinais de dados antes em entrar nos pormenores da constituição do dispositivo tampão ds recepção (EP) e do dispositivo tampão de emissão (SP).

Em primeiro lugar parte-se da hipótese de que se pretende transmitir sinais de dados do dispositivo de comando representado na fig. 2 para um outro dispositivo de comando. Para isso, em primeiro lugar o dispositivo do microprocessador associa os sinais de dados constituídos por um número predeterminado de bits, para formar pelo menos um bloco de sinais de dados, adicionando aos sinais de dados propriamente ditos uma marca de início de bloco que indica o início de um bloco de sinais de dados e um endereço de receptor que designa como receptor c dispositivo de comando seleccionado. Um bloco de sinais de dados assim constituído é em seguida, comandado por impulsos de escrita transmitidos pela linha (uR), transferindo, palavra por palavra, para o dispositivo tampão de emissão (SP). Por palavra deve entender-se um número predeterminado de bits transmitidos simultaneamente transmitido, sob a forma de um sinal em paralelo, para o dispositivo tampão de emissão. Por exemplo, uma palavra pode consistir em 16 bits, ou seja, em dois sinais de dados, se cada sinal de dados consiste em E bits.

Após a transmissão palavra por palavra de um bloco de sinal de dados, o dispositivo do microprocessador emite então através da linha (5A) um sinal jg solicitação de emissão para o dispositivo tampao de emissão (SP). Este sinal permanece, todavia, em primeiro lugar no dispositivo tampão de emissão sem ser considerado ate ao aparecimento de um sinal de autorização para emitir, o qual, através do registador de

entrada (Regi) s da linha (S13E*) atinge o dispositivo tampao de emissão. Após ϋ aparecimento de um sinal de autorização para emitir, o bloca de sinal de dados que acaba de ser memorizado no dispositivo tampao de emissão é porém emitido palavra por palavra, através do registador de saída (Reg4) para a linha sm anel correspondente. Adiciona-se então ao bloco de sinais de dados ainda uma marca de fim de bloco que indica o fim de um bloco de dados, bem como um Endereço de emissor que designa como emissor o dispositivo de comando que emite o bloco de sinais de dados, bem como um sinal de confirmação previamente preparado para o receptor. Em seguida, o dispositivo tampão de emissão (SP) retransmite o sinal de autorização para emitir antes recebido, através da linha ( SilA*) para o registador de saída (Reg4), o qual emite este sinal de autorização para emitir para a linha em anel.

Após a emissão do sin£:l de autorização para emitir que ó indicado ao microprocessador (Í4P) por um sinal na linha (SA’), o dispositivo de comando correspondente passa em primeiro lugar para um estado de recepção de confirmação no qual apenas pedem ser processadas operaçoes de recepção e no qual é activada a entrada de interrupção (INTn) do microprocessador.

C estado de recepção de confirmação permanece normalmente até ao aparecimento de um sinal da confirmação que é emitido, quando da recepção do bloco de sinais de dedos que acaba de ser transmitido, pelo dispositivo de comando considerado como receptor. Este sinal de confirmação é o sinal de confirmação previamente preparado já mencionado transmitido no bloco de sinais de dados, que é modificado no dispositivo de comando considerado como receptor. Por meio dasta modificação são levadas ao emissor informações relativas ã recepção do bloco de sinais de dados transmitido. Por exemplo, por meio de um

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sinal de confirmação modificado de uma maneira determinada pode indicar-se a transmissão sem erros de um bloco de sinais de dados.

A um sinal de confirmação modificado são adicionados o endereço do transmissor do bloco de sinais de dados que acaba de ser recebido e a marca de fim do correspondente ao bloco de sinais de dados. 0 endereço e a marca de fim de bloco são então retirados do bloco de sinais de dadas recebido.

aparecimento de um sinal de confirmação ê então vigiado com □ auxílio do receptor do sinal de confirmação já mencionado. 0 descodificadar de endereços (DEC) pertencente a este, compara para isso permanentemente os sinais que aparecem na saida do registador de entrada (Regi) (fig. 2) com um sinal constituído pelo endereço atribuído ao dispositivo de comando em questão e a marca de fim de bloco combinada. Então quando o descodificador de endereços verificar uma coincidência, emite na sua saída um sinal de comando. Com o aparecimento deste sinal de comando o sinal de confirmação transmitido a seguir ao endereço e ã marca de fim de bloco é então transferido para o registador de confirmação (Reg2).

A partir da recepção do sinal de confirmação, o registador de confirmação emite através da sua saida de comando um sinal de ratificação da confirmação para o micraprocessdar (MP). Este aceita o sinal de confirmação que acaba de ser memorizado no registador de confirmação para uma avaliação ulterior. No decurso desta avaliaçao, o microprocessador comuta então o dispositivo de cornando correspondente do estado de recepção da confirmação para um estado no qual è possível a emissão de um novo bloco de sinais de dedos. Da avaliação do sinal de confirmação depende então ss se transmite um outro bloco de sinais de dados que esteja eventualmente à espera de ser emitido, ou se, βο$οο lliuuim

em primeiro lugar, no caso de detecçso de um erro de transmissão se tomam medidas para o tratamento do erro como sejam, por exemplo, medidas para uma nova transmissão do bloco de sinais de dados antes emitido. Por outro lado, neste estado está bloqueada a entrada de interrupção (INTn).

Além disso, nos dispositivos de comando é perma· nentemente vigiado □ aparecimento do sinal de autorização para emitir, nomeadamente no respectivo dispositivo tampão de emissão (SP). Este, quando do aparecimento do sinal de autorização para ernitir, emite um sinal de comando para a entrada de interrupção (INTn) do microprocessador (MP). Se, até ã emissão deste sinal de comando, num dispositivo de comando que se encontra precisamente num estado de recepção de confirmação o sinal de confirmação por ele esperado não aparecer, Então o microprocessador (MP) comuta □ dispositivo de comando correspondente para um estado de comunicação de avaria e/ou de tra tamento de avaria. Neste estado, eventualmente alem de uma co municação de avaria, desencadeiam-se também medidas para o tratamento da avaria. Estas conduzem, por exemplo, a que todos os dispositivos do sistema de comutação emplicados na transmissão do bloco de sinais de dados não confirmado, isto é, os dois considerados e a linha em anel usada verificados passo a passo. Caso este exemplo, que a linha em anel em causa interface (RA) por com ela ligados não funcionam da avaria pode consistir anel que atá então não em a linha transmissão dos biocos de sinais de dados

5e, funcionam dispositivos de comando para a transmissão, verificação revele, □u os circuitos de correctamente, então o tratamento transferir o serviço para estava a ser usada para a pelo contrário, positivos de comando que participam na transmissão que nao correctamente, o tratamento da avaria poderá conduzir a que o respectivo dispositivo de comando é excluído de outra transmissão de sinais de dados.

A seguir descrevem-se as operações de comando realizadas quando da recepção de um bloco de sinais de dados num dispositivo de comando. Conforme já atrás se mencionou, para a recepção de blocos de sinais de dados está previsto o dispositivo tampão de recepção (EP). Este dispositivo, quando do aparecimento da marca de início de bloco que indica o inicia de um bloco de sinais de dados, compara o endereço de receptor transmitido no inicio do bioco de sinais de dados com um endereço atribuído ao dispositivo de comando em questão, havendo coincidência dos endereços comparados entre si, os sinais pertencentes ao bloco de sinais de dados serão transferidos para um dispositivo de memória atá ao aparecimento de uma marca de fim de bloco que indica o fim do bloco de sinais de dados. Estes permanecem primeiro naquela memória até serem transferidos pelo dispositivo do microprocessador da unidade (SU/TU) (fig. 2\ A transferencia pode então realizar-se, por exemplo, mediante um sinal de comando emitido quando do aparecimento da marca de fim de bloco pelo dispositivo tempão de recepção. Para isso □ sinal de cornando pode ser levado ao microprocessador a uma outra entrada de interrupção, por exemplo, à entrada (IÍJT1).

Antes da transferencia de um bloco de sinais de dados verifica-se no dispositivo tampao de recepção ainda uma verificação relativamente à sua transmissão sem erros, por exemplo, sob a forma de um controlo de paridade. Então, o dispositivo tampão de recepção modifica o sinal de confirmação transmitido no bloco de sinais de dados preparado pelo transmissor do bloco de sinais de dados, de acordo com o resultado da verificação e transmite este sinal de confirmação modificado juntamente com o endereço que dssigna o emissor do bloco de sinais de dados que acaba de ser recebido e com a marca de fim de bloco para o registador (Reg3). A marca de fim e □ endereço são então retirados do bloco de sinais de dados recebido. 0 registador (Reg3) retransmite então os sinais transferidos

através da aparelhagem de dados (DW1) e do registador ds saida (Reg4) para a linha sm anel. Para isso, a agulhagem de dados (DW1) é comandada acequadamente pelo registador (Reg3), através da linha (SL2).

Se, pelo contrário, c dispositivo tampao de recepção (EP), quando do aparecimento de uma marca de inicio de um bloco de sinais de dados, verificar a. não coincidência dos endereços comparados, entre si, então aquele dispositivo retransmite □ bloco de sinais de dados sem alterações para a agulhagem de dados (DW1). Através desta agulhagem de dados e do registador de saida (Reg4) seguinte, o bloco de sinais de dados chegará então novamente à linha em anel e portanto ao dispositivo de comando seguinte na linha em anel.

A seguir faz-se referência ainda à constituiçãp do dispositivo tampão de emissão (SP) e ao dispositivo tampao de recepção (EP). ha fig. 3 está representado um esquema de blocos do dispositivo tampão de emissão. Entre outras coisas, esse dispositivo apresenta uma memória temporária (FIFQ1) ligada com as suas entradas de sinais de dados à linha cmnibus de dados (DB). Esta mamária temporária que também é designada como memória *first-in-first-out”, serve para a recepção já mencionada, palavra por palavra, de um bloco de sinais de dados preparado pelo dispositivo ds microprocessador da unidade (5U/TU), e para a sua retransmissão para a linha sm anel, quando do aoarecimento de um sinal de autorização para emitir. As operações de escrita e leitura para isso neces árias sao comandadas por um dispositivo de comando (P5) do circuito tampao representado na fig. 5, que está ligado com a memória temporária através das linhas (V.‘R1), (RD) e (FE). As linhas (URI) e (RD) servem, neste caso, para a transmissão de impulsos de escrita, ou dg leitura, respectivamente. Através da linha (FE), a memória temporária emite um sinal de comando que indica □ seu estado

- 17 de vazia.

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Com as suas saídas de sinais de dados, a memória temporária (FÍFO1) esta ligada com entradas de sinais de dados de um j?egistador (Reg5). Ests registador que, do lado da saída está ligado ao dispositivo de linhas designado na fig. 2 por (SD), está ligado com uma entrada de cadencia através da linha (RD) já mencionada e com uma entrada destinada à actívação das suas saídas de sinais de dados, através da linha (Eíúl) do dispositivo de comando do circuito tampão (P3) .

Além disso, □ Gispcsitivo tampao oe emissão voFJ apresenta dois outros registadores (Reg6) e (Reg7). estes registadores estão ligadas com as suas saídas de sinais de dados s linha (SD) já mencionada. Para a activação destas saídas de sinais de dados, cada registador apresenta por outro lado uma entrada de comando que pode ser comandada através de uma linha (EN2) ou (EN3), respectivamente, pelo dispositivo de comando dc circuito tampao (PS). ϋ registador (Reg6) serve neste caso pare a preparação do endereço de emissor e da marca de fim de bloco a emitir num bloco de sinais de dauos. Estas informações sac levadas a este registador do lado da entrada através da linha

A transferencia do endereço de emissor e da marca de fim de bloco faz-ss com o auxílio de um impulso de escrita <*w cuito tampao memorizado □ que é fornecido pelo dispositivo de comando do ciratravés da linha (1R2). No registador (Reg7) está sinal de confirmação preparado previamente já mencionado.

Para o comando das operaçees de escrita na memória temporária (FIFC1), o dispositivo de comando do circuita tampão (PS) está ligado com a linna omnibus de endereços (Ad) e com a linha (h'R), através da qual sao transmitidos os sinais de endereços ou os impulsos de escrita, respectivamente»

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Para □ comando das operações de leitura na memória temporária e nos registadores (Reg5), (Reg6) e (Reg7), o dispositivo de comando do circuita tampão está pela contrário ligado, par um lado, para a transferencia de impulsas de cadência com a linha (T) já representada na fig» 2 e, por outro lado, com uma linha (RF). Através desta linha o dispositivo de comande do circuito tampão (PS) recebe de um dispositivo representado com mais pormenor na fig. 4, para a recepção de um sinal de autorização para emitir (SBS), um sinal de activaçao para a leitura de saida de um bloco da sinais de dados memorizado na memória temporária (FIFD1). Este dispositivo (SUS) está ligado com as linhas (53E*), (SL1) e (S3A*) representadas na fig. 2. Além disso, através de uma linha (3A*), está ligado à saida de um multivibrador biestável (FF1) que recebe na sua entrada de cadencia, do microprocessador (RP), através da linha (3A) , □ sinal de solicitação de emissão já mencionado. Uma entrada de reposição deste multivibrador biestável está, finalmente, ligada através da linha (RS) com o dispositivo de comando do circuito tampão (PS). Além disso, a linha (3A’) também está ligada a linha omnibus de comando (SB).

lo dispositivo tampão de emissão (SP) representa· do na fig. 3 executam-se as seguintes operações de comando. Para a transferência, palavra por palavra, de um bloco de sinais de dados para a memória temporária (FIFCl), são emitidos pelo microprocessador (HP) impulsos de escrita, em ligação com os sinais de endereço que designam a memória temporária, para o dispositivo de comando de circuita tampão (PS). Este retransmiti os impulsos de escrita para a memória temporária. 0 bloco de sinais de dados transferido, palavra por palavra, com o auxílio destes impulsos de escrita, permanece primeiramente memorizado na memória temporária. Bepois desta transferência do bloco de sinais de dadas, finalmente, c microprocessador fornece ainda, através da linha (5A), um sinal de solicitação de emissão que

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comuta o multivibrador biestável (FF1) para estado activo<>

Através deste estado activo do multivibrador biestável (FF1), indica-se ao dispositivo para a recepção de um sinal de autorizaçao para emitir (535), a presença de um bloco de sinais de dados a emitir. Quando a seguir este dispositivo receber um sinal de autorização para emitir, emite um sinal a ele correspondente, através da linha (RF) para o dispositivo de comando do circuito tampão (PS) que a seguir aplica ã memória temporária (FIF01) e ao registador (Rsg5) os impulsos de leitura que aparecem na trama dos impulsos de cadência (T). Além disso, o dispositivo de comando do circuito tampão emite ainda um sinal de activação das saidas de sinais de dados do registador (Reg5). Deste modo, □ bloco de sinais de dados precisamente memorizado na memória temporária (FIFQ1) á lido, palavra por palavra, e retransmitido através do registador (Reg5) e da agulhagem de dados (DWl) para a linha sm anel. A agulhagem de dados é portanto comandada de maneira adequada pelo dispositivo (S3S).

estado

A leitura de saida que realiza-se então até que, ao ler-se o tencente ao bloco de sinais da dades, (FIF01) emite um sinal que indica o seu vés da linha (FE) pare □ dispositivo de tampão (PS). Este sinal faz com que o dispositivo da comando do circuito tampão bloqueie as saidss dos sinais de dados do registador (Reg5), e, a seguir, em primeiro lugar as saídas dos sinais de dados do registador (Rego) e ern seguida as saidas dados do registador (Reg7), sejam activadas por cada impulsos de cadência (T). Daste modo, conforme já se ainda acrescentados ao bloco de sinais de do circuito sinal us

UÍII dos sao mancionou, dados que acaba ds fim transmitido, o endereço de emissor, incluindo a marca de de bloco e o sinal de confirmação previamente preparado,» sinal de confirmação, pelo tampao (F5), o multivibraseu estado inactivo. Esta autorização para emitir receΐ )

Depois ds emissão do dispositivo, ds comando do circuito dor biestável (FF1) será reposto no reposição faz com que □ sinal de bido pelo dispositivo (SBS), seja retransmitido pela linha (S3A para a linha em anel, e um sinal de comanda que indica essa reposição seja emitido para o microprocessador (HP), através da linha (SA’).

Na fig. 4 está representada a constituição do dispositivo para a recepção de um sinal ds autorização para emitir (SBS). Este dispositivo apresenta um multivibrador biestável do tipo RS (FF2), cuja entrada de ajustamento (S) está ligada com uma saida que nega o sinal de saida de um circuito E (Gl). Este circuito E está ligado com uma entrada a linha (SBE*) que conduz o sinal de autorização para smitir e, com uma outra entrada, à linha (5A‘), conduzindo esta última também à entrada de reposição do multivibrador biestável (FF2). Ambas as linhas estão também ligadas a entrada de um circuito E (G2), negando a entrada ligada à linha (SA¹) o sinal de entrada para ela conduzido. Do lado da saída, este circuito E está ligado a uma entrada de um circuito OU (G3). Uma outra entrada deste circuito CU está ligada à saida de um multivibrador monoestável (MV) que, por sua vez, está ligado do lado da entrada à saida do multivibrador biestável R3 (FF2) já mencionado. A esta saida do multivibrador biestável estão também ligadas as linhas (SL1) e (RF) (fig. 3).

Q dispositivo representado na fig. 4 retransmite então sempre imediatamente um sinal de autorização para emitir que aparece na linha (SBE’), através do circuito E (G2) e do circuito CU (G3) para o registador de saida (Reg4) representado na fig. 2, quando o multivibrador biestável (FF1) se encontrar no estado inactivo, isto é, quando não tenha antes sido emitido pelo microprocessador qualquer sinal de solicitação ce emissão. 5b, pelo contrário, o .'.ultivibrador biestável (FF1) estiver no estado activo, então a via de transmissão acabada de inuicar, para □ sinal de autorização de emissão está bloqueada. Quando do aparecimento de um sinal de autorização para arnitir, o multivibrador biestável (FF2) á mudado para o seu estado activo, no qual aparece na linha (RF) o sinal de activação, já mencionado, para a leitura de um bloco de sinais de dados memorizado na menária temporária (FIFDl). Além disso, neste estado, emite-se através da linha (SL1), um sinal de comando para a agulhagem de dadas (DW1) (fig. 2).

A reposição do multivibrador biestável (FF1)

dados faz com que também o multivibrador biestável (FF2) seja mudado para o seu estado inactivo. Nesta mudança, □ multivi brador monoestável (MV) ligado a seguir ao multivibrador biestável (FF2), emite um sinal de saida de duração predeterminada que é retransmitido como sinal de autorização para emitir, através do circuito OU (52).

A fig. 5 mostra a constituição do dispositivo de comando do circuito tampão (PS). C dispositivo de comando do circuito tampão apresenta, cie acordo com a dita figura, urn descodificador (DEC2) que, do lado da entrada, está ligado à linha omnibus de endereços (A3) e à linha (UR). De acordo com os sinais de endereços aplicados a linha omnibus de endereços, c descodificador retransmite os impulsos de escrita transmitidos pela linha (WR) ou para a linha (WR1) cu para a linha (WR2).

Além disso, o dispositivo da comando do rcuito tampão (PS) apresenta sinal de activação ja de cadência (T), como um circuito mencionado, impulsos de

54) que, na prasença do linha (RF) emite impulsos leitura, para a linha (RD). A na saída deste circuito E está além disso ligada às entradas de cadencia de dois multivibradores biestáveis (FF3) e (FF4) ligados um a seguir ao outro. A entrada não negada do multivibrador biestável (FF3) está então ligada directamente à entrada do sinal de dados do multivibrador biestável (FF4). A entrada do sinal de dados do multivibrador biestável (FF3) está ligada à saida de um circuito E (G6). Do lado da entrada, este circuito E está ligado, por um lado, à linha (FE) representada na fig. 3 e, por outro lado, ã entrada negada do sinal de saída do multivibrador biestável (FF3). Com esta saída está também ligada a linha (EN2). 0 multivibrador biestável (FF4) está ligado, com a sua saida não negadora do sinal de saída, à linha (RS) e, com a sua saída negadora do sinal de saída, à linha (EN3). A linha (FE) acabada de ser mencionada, está também ligado um inversor (G5), ligado do lado da saída à linha (EN1).

D circuito que acaba de ser descrito, é constituído pelo circuito E (G6), os dois multivibradores biestáveis (FF3) e (FF4) e o inversor (G5), emite quando do aparecimento de um sinal que indica □ estado vazio da memória temporária (FIFD1), em primeiro lugar um sinal de bloqueio para bloquear as saidas dos sinais de dados do registador (Reg5) e em seguida um sinal de activaçao respectivamente das saidas de sinais de dados dos registados (Reg6) e (Reg7). Além disso, o multivibrador biestável (FF4) prepara também um sinal que produz a reposição do multivibrador biestável (FF1).

A fig. 6 representa a constituição do dispositivo tampão de recepção (EP) já mencionado. Este dispositivo apresenta» para a comparação de endereços atrás indicada, um dispositivo comparador (Vgl), ligado às saidas dos sinais de dados do registador de entrada (Regi) (fig. 2) que, no caso de coincidência dos endereços comparados entre si, emite um sinal de ajustamento para um multivibrador biestável (FF5). Do lado da saída, este

multivibrador biestável está ligado com uma entrada de um circuito E (GT). Numa outra entrada este circuito E recebe, como impulsos de escrita os impulsos de cadência (T). Na saida deste circuito E (G7) está ligada uma entrada dos impulsos de escrita de uma memória (FIF02)· Esta memória é, por exemplo, uma memória temporária que está ligada com as suas saídas dos sinais de dados à da linha omnibus de dados (DB). Na presença de um sinal de ajustamento acabado de mencionar é transferido para esta memória temporária, palavra por palavra, o bloco de dados, a que á feito com o auxílio dos impulsos de cadência (T) transmitidos atravás do circuito E (G7). A transferência de palavras de sinais de dados realiza-ss atá que o multivibrador biestável (FF5) seja reposto no estado inactivo pelo aparecimento da marca de fim de bloco, que indica □ fim do bloco de sinais de dados· Para asta reposição, o multivibrador biestável (FF5) está ligado à entrada da memória temporária pela linha (EK) que conduz a marca de fim de bloco. Esta linha está também ligada a um outro multivibrador biestável (FF6) que, quando do aparecimento da marca de fim de blòco, emite na sua saida o sinal de comandol já mencionado, que indica ao microprocessador (MP) a presença de um bloco de sinais de dados. Nao nos referimos aqui em pormel nor à leitora de um bloco de sinais de dados a partir da memória temporária (FIFD2). Esta leitura de saida faz-se, de uma maneira conhecida pela alimentação de sinais de comando apropriados atravás de canais da linha omnibus de comando (SB). A leitura de saida termina então com o aparecimento de um sinal que indicn o estado vazio da memória temporária. 0 microprocessador (MP) receba este sinal da memória temporária (FIF02), por exemplo sob a forma de um sinal de comando, através da linha omnibus de Çomando (SB) ou como sinal de interrupção numa entrada de interrupção,

A entrada da memória temporária (FIFQ2) está ligada com um dispositivo (SB) para a verificação dos blocos de

sinais de dados recebidos. Este dispositivo verifica os blocos de sinais de dados recebidos relativamente à sua transmissão sem erros, por exemplo fazendo um controlo de paridade. Então o dispositivo modifica o sinal de confirmação previamente preparado pelo emissor contido num bloco de sinais de dados recebido, de acordo com o resultado da verificação e emite em seguida este sinal de confirmação modificado, juntamente com o endereço que designa o emissor do bloco de sinais de dados que acaba de ser recebido e a marca de fim de bloco, para o registador (Reg3).

Antes da memória temporária (FIF02) estar ligada ainda uma agulhagem de dados (DW2). Esta agulhagem de dados é comandada pelo dispositivo comparador (Vgl) já mencionado. Ela SÓ retransmite então palavras de sinais de dados pertencentes a um bloco de sinais de dados para a memória temporária se o dispositivo comparador tiver verificado uma coincidência dos endereços comparados entre si. Caso contrário, todo o bloco de sinais de dados recebido é retransmitido através da agulhagem de dados (DW1) da fig. 2 e do registador de saida (Reg4) para a linha em anel correspondente.

Explicou-se anteriormente, com referencia às fig. 2 s 6 que para a recepção de sinais de confirmação e blocos ds sinais de dados se previram nos dispositivos de comando, respectivamente dois descodificadores de endereços separados, nomeadamente o descodificador de endereços (DEC) e □ dispositivo comparador (Vgl). Em vez desses dois descodificadores de endereços pode, todavia, também ser usado apenas um único descodificador de endereços, que recebe, para a detecção dos sinais de confirmação e dos blocos de sinais de dados, além das linhas que transmitem os endereços, ainda as linhas que transmitam a marca da início e a marca de fim da bloco.

_ ie _

Processo para a transmissão de sinais de dados entre dispositivos ds comando (SUO,RA;...; 5Un, RA; TUO, RA;...TUk, RA) ligados entre si por um sistema com uma linha em anel (RlNGO, RING1 que funciona comandando por impulsas de cadencia e dependente do sentido da transmissão, sendo os dispositivos de comando formados em especial por dispositivos de comando da um sistema de comutação de dados, transmitindo-se a através do sistema com linha em anal, de dispositivo de comando para dispositivo de comando um sinal de autorizaçao de emissão que comanda este dispositivo de comando para um estado de autorização de emissão, antes de cuja retransmissão pelo respectivo dispositivo de comando são emitidos os sinais de dados a transmitir por este, juntamente com um endereço do receptor que designa o diapositivo de comando desejado, pelo sistema com uma linha em anel, e recebendo um dispositivo de comando, que é designado pelo endereço do receptor transmitido juntamente com os sinais de dados, estes sinais de dados para um processamento blterior e sendo emitido um sinal de confirmação, a retransmitir pelo sistema com linha em anel, que é previsto para o dispositivo de comando que se encontra num estado de recepção da confirmação, pelo qual foram emitidos as sinais de dados, caracterizado por o lapso de tempo máximo durante o qual, após a emissão doe sinais de dados, um dispositivo de comando se mantém no estado de recepção da confirmação determinado pelo instante em que aparece o novo sinal de autorização de emissão no dispositivo de comando respectivo, por, no caso de o sinal de

questão fl confirmação que interessa ao dispositivo de comando em chegar dentro do referido lapso de tempo máximo, o dispositivo de comando em questão assumir um estado que possibilita uma nova emissão de sinais de dados e por, no caso de passar □ lapso de tempo máximo antes de chegar o sinal de confirmação que interessa ao dispositivo de comando em questão, este sitivo de comando ser levado para um estado de indicaçao avaria e/ou para um estado de tratamento da avaria.

dispode

2S acordo

Claims

| Circuito para a realizaçao do processo de com a reivindicação 1, com dispositivos de comando (SUO,RA;... TUk, RA) ligados entre si através de um sistema com uma linha em anel (RlNGO,RINGl) que funciona comandado por impulsos de cadencia e dependente do sentido de transmissão, emitindo os referidos dispositivos de comando, como dispositivos de emissão depois da recepção de um sinal de autorização de emissão de eventuais sinais de dados a emitir, para o sistema com uma linha em anel e recebendo os referidos dispositivos de comando, como dispositivos de recepção, sinais de dados transmitidos peI lo sistema com a linha em anel e a eles destinadas e emitindo um sinal de confirmação correspondente para o dispositivo de emissão em questão, pelo sistema com linha em anel, caracterizado por cada um dos dispositivos de comando (SUO, RA;...;TUk,

RA) apresentar um comando de execução da emissão (MP,SP) leva o dispositivo de comando respectivo, após a emissão sinais de dados, primeiramente para o estado de recepção confirmação e, a partir deste, quando se receber um novo de autorização de emissão antes da chegada do sinal de confirmação esperado, para um estado de indicação de avaria e/ou para um estado de tratamento da avaria, e por se prever em cada um dos dispositivos da comando um receptor do sinal de confirmação (DEC, Reg 2) que, quando se recebe um sinal de confirmação para que dos da sinal

- 27 w

O respectivo comando da execução da este comando da execução da emissão mando respectivo que se firmação para um estado sinais de dados* emissão, com base no qual leva o dispositivo de coestado de recepção da conencontra no que torna possível uma nova emissão de

Circuito de acordo com a reivindicação 2, caracterizado por o comando da execução da emissão apresentar um microprocessador (MP, NEM) com um certo número de entradas de comando de interrupção (INT 1 a INTn), por com uma primeira porta das entradas ds comando de interrupção (INTn) estar ligado um dispositivo (SBS) para a recepção de sinais de confirmação da emissão que, quando surge um sinal de autorização de emissão, emite para a entrada de comando de interrupção um sinal de comando correspondente ao sinal de autorização de emissão, e por a uma outra entrada de comando de interrupção (INTn-1) estar ligado o jí referido receptor do sinal de confirmação (DEC, Regi) para a emissão de um sinal de confirmação do primeiro sinal de confirmação.

- 48 Circuito de acordo com as reivindicações 2 ou 3, caracterizado por se prever como receptor do sinal de confirmação um dispositivo descodificador (DEC) e um registador (Reg2) ligado com o micrpprocessador (MP, NEM) que, quando se recebe um sinal de confirmação destinado ao dispositivo de comando em questão, recebe este sinal para ser traduzido pelo microprocessa dor e, apos esta recepção, emite um sinal de confirmação do primeiro sinal de confirmação, por uma saída de comando.

A requerente declara que α primeiro pedido desta patente foi depositado na República federal Alema, em 11 de 5etembro de 19B5, sob o n^s. P 35 32 469.4.

Lisboa, 10 de Setembro de 19B6.

0 AGENTE OFICIAL DA PROPRIEDADE INDUSTR'

RESUMO

PROCESSO E CIRCUITO PARA A TRANSMISSÃO DE SINAIS DE

DADOS ENTRE DISPOSITIVOS DE COMANDO LIGADOS ATRAVÉS

DE UM SISTEMA COM UMA LINHA EM ANEL

A invenção refere-se a um processo para a transmissão de sinais de dados entre dispositivos de comando ligados através de um sistema com uma linha em anel (RINGO,RING1), no qual se transmite de dispositivo de comando para dispositivo de comando um sinal de autorização de emissão que comanda oportunamente um dispositivo de comando para o estado de autorização de emissão» Antes da retransmissão deste sinal de autorização de emissão sao emitidos pelo respectivo dispositivo de comando (por exemplo SUO, RA) os sinais de dados a emitir. Depois desta emissão, o respectivo dispositivo de comando é transferido para um estado de recepção de confirmação. 0 lapso de tempo máximo deste estado de recepção de confirmação é determinado pelo instante da nova chegada do sinal de autorização de emissão. Quando chega o sinal de confirmação esperado dentro deste lapso de tempo, o dispositivo de comando respectivo toma um estada que torna possível uma nova saída de sinais de dados. Caso contrário, o dispositivo de comando respectivo é levado para um estado de indicação de avaria e/ou para um estado de tratamento de avaria.