JPH0223109B2 - - Google Patents

Description

請求の範囲 １ 通信チヤネル１１８とパケツト交換ネツトワ
ーク１１６とをインターフエースする回路を通過
するパケツトトラヒツクを測定するためのトラヒ
ツク監視装置３１２０において： 複数のパケツトのおのおのの通信の際にパケツ
ト存在信号を生成するための手段１４０３； 該パケツト存在信号に応答して所定期間内に該
パケツトの通信に費やされる現時間の量を表わす
ビツト信号の第１のセツトを計算するための手段
５９０２−５９０５； 該所定期間内にパケツトの通信に費やされた先
の時間の量を表わすビツト信号の第２のセツトを
格納するための手段５９０６； 該ビツト信号の第１と第２のセツトからビツト
信号の第１と第２のサブセツトをそれぞれ選択す
る手段５９０７−５９０９；および 該ビツト信号の第１と第２のサブセツトに応答
して該先の時間からの該現時間の偏位を示す報告
信号を生成するための手段５９１０を含むトラヒ
ツク監視装置。

２ 請求の範囲第１項に記載のトラヒツク監視装
置において、該選択手段が マスクビツト信号のセツトを格納するためのマ
スクレジスタ５９０９； 前記ビツト信号の第１および第２のセツトのビ
ツト信号ならびに該マスクレジスタの格納された
マスクビツト信号に応答して該ビツト信号の第１
および第２のサブセツトを論理的に生成するため
のマスク回路手段５９０７，５９０８からなるト
ラヒツク監視装置。

３ 請求の範囲第１項に記載のトラヒツク監視装
置において、該計算手段が 該パケツト存在信号に応答して制御速度信号の
もとに増分される累算器５９０４； 一定の規定時間が経過すると制御信号を生成す
るためのタイマ手段５９０２，５９０３；および 該制御信号に応答して該累算器の最上位ビツト
信号を該ビツト信号の第１のセツトとして格納す
るための現時間レジスタ５９０５を含むトラヒツ
ク監視装置。

４ 請求の範囲第３項に記載のトラヒツク監視装
置において、該累算器が該制御信号に応答して該
累算器の内容を２で割ることによつて次の規定期
間における別のパケツト存在信号の受信に備えて
いるトラヒツク監視装置。

５ 請求の範囲第３項に記載のトラヒツク監視装
置において、該タイマ手段が該制御速度信号に応
答して減分して該規定時間の経過を計算するカウ
ンタ手段５９０２； 該カウンタ手段がゼロに減分することに応答し
て該制御信号を発生する手段、 および該規定時間を表わす信号を格納するレジ
スタ手段５９０３を含むトラヒツク監視装置。

技術分野 本発明は音声及びデータ信号の統合通信方式及
びパケツト交換装置に関する。より詳細には、本
方式及びパケツト交換装置は交換ネツトワークを
相互接続する伝送ラインのトラヒツク負荷の監視
を提供する。

発明の背景 交換ネツトワーク自体が高速デジタル伝送リン
クによつて相互に接続されている多数の交換ネツ
トワークによつて相互接続される無数の端末を持
つ大規模パケツト交換システムにおいては、各デ
ジタル伝送ラインによつて搬送されているトラヒ
ツク量を正確及び効率的に監視する必要がある。
伝送リンクによつて相互接続された汎用コンピユ
ータから構築される先行技術におけるパケツト交
換システムでは、トラヒツク負荷量の監視はパケ
ツト交換を遂行するのと同一のコンピユータによ
つて遂行される。パケツト交換及び負荷監視機能
の両方を遂行する必要性から生じるこのコンピユ
ータに対する実時間性制約のため負荷を測定する
ための正確なアルゴリズムを提供することは困難
で、このため従来技術においては特定の伝送リン
クの負荷を近似するアルゴリズムが使用されてき
た。このアルゴリズムは伝送リンク間にパケツト
を送信するのに必要な実時間を測定するのでな
く、一定の時間内に伝送されるパケツトの数を計
算し、この数を既定の負荷の値と比較する。各パ
ケツトの長さが異なるためこれらアルゴリズムは
負荷の正確な測定値を与えるものではない。

パケツト交換システム内の正確なトラヒツク量
の監視が必要なのは多くの理由の中でも特にこの
システム内の２点の間に複数の潜在的な経路が存
在するためである。つまり、負荷を正確に知るこ
とによつてシステムを通じて負荷のバランスを保
つことが可能である。さらに、相互接続リンクな
どのような高速デジタル伝送装置を使用するシス
テムにおいては、トラヒツク負荷の測定はこの測
定がパケツトの伝送に遅れを生じさせないような
方法にて実施されることが望ましい。

発明の要約 本発明の説明のための方式及び装置において
は、先行技術におけるこの問題は、経路内のパケ
ツトのトラヒツク負荷測定を伝送リンクとパケツ
ト交換ネツトワークとの間の複数のインタフエー
ス装置によつて独立的及び正確に遂行することに
よつて解決される。この測定は基本的にこのイン
タフエース装置によつて遂行され、中央処理装置
の関与は最小限にとどまる。

正確度は各インタフエース装置によつて一定の
期間内にパケツトの通信に必要な実時間を繰り返
し測定し、この測定値に関して統計的平滑機能を
遂行することによつて達成される。この統計的平
滑動作は前期間のデータを現測定の開始点として
利用するが、これによつて短期間の急速なトラヒ
ツク変動の影響が最小限に押えられる。個々のパ
ケツトに要求される実時間を測定することはパケ
ツトの長さが異なるために必要である。この監視
は基本的にインタフエース装置によつて実行さ
れ、中央処理装置はトラヒツク過負荷状態の処理
及び測定機能の初期化にのみ必要である。

好ましくは、各インタフエース装置はトラヒツ
ク量の変動が負荷の複数の既定のパーセントより
増減すると中央処理装置にこれを通知する。この
機能によつて中央処理装置はシステム内のトラヒ
ツク負荷の重大な増減を自動的に知らされる。初
期化時及びシステム動作の必要な時点において、
中央処理装置はインタフエース装置によつて基準
として使用される負荷の即定のパーセントを任意
に決定する。こうして、中央処理装置はそのシス
テム内のトラヒツク負荷をそのシステム動作の必
要性に応じて監視できる。インタフエース装置
は、例えば、トランクコントローラであり、伝送
リンクは、例えば、高速デジタルトランクであ
る。

トランクコントローラは関連するトランクにパ
ケツトが送信されている時間を反復して計算する
ための累算器を持つ。トランクコントローラはこ
の計算の反復速度を決定するための一定の期間を
生成するためのタイマ回路を持つ。トランクコン
トローラはさらに計算された算出した現時間及び
算出した前時間を格納するための現時間レジスタ
及び前時間レジスタを含む。一定の期間の終端に
おいて、現在の算出時間を表わすビツト信号が累
算器から現時間レジスタに送信される。次に現時
間レジスタ内に格納されたビツト信号と前時間レ
ジスタ内に格納されたサブセツトのビツト信号が
比較器によつて比較される。２個のサブセツトの
ビツト信号が等しくない場合は、報告信号が生成
され、例えば、中央処理装置に送信される。この
比較の後、現時間レジスタ内に格納されているビ
ツト信号が前時間レジスタ内に格納され、前時間
レジスタが次の比較のため更新される。このサブ
セツトはマスクレジスタ内に格納されるビツト信
号によつて制御される２個のマスク回路を使用し
てこの２個のレジスタの内容から選択される。こ
のマスクレジスタの内容は中央処理装置によつて
初期化の際にロードされる。中央処理装置はまた
初期化の際に一定の固定期間を表わすビツト信号
をタイマ回路に提供する。

従つて、本発明の大まかな特徴はトラヒツク負
荷の複数の変動のチエツクが２つの連続する期間
に関するトラヒツク測定値を選択的に比較するこ
とによつて達成されることである。

本発明のもう１つの特徴は通信チヤネルをパケ
ツト交換ネツトワークと相互接続するためのイン
ターフエース回路にある。このインタフエース回
路は以下の回路を含みまた以下の方法にて動作す
る。送信回路による通信チヤネルへのパケツトの
実際の伝送において、この送信回路は１つのパケ
ツト送信信号を生成する。すると、累算器がこの
パケツト存在信号に応答してこのパケツトのチヤ
ネルへの実際の伝送に消費される現時間の量を表
わす第１のセツトのビツト信号を生成する。基準
時間を表わす第２のセツトのビツト信号を格納す
るのに１つの記憶回路が使用される。最後に、別
の回路が第１及び第２のセツトのビツト信号を代
表するサブセツトのビツト信号に応答して算出さ
れた現時間が基準時間から外れていることを示す
報告信号が生成される。好ましくは、このサブセ
ツトのビツト信号は第１及び第２のサブセツトの
ビツト信号を含むが、これらはマスクレジスタの
内容によつて制御されるマスキング回路によつて
第１及び第２のセツトのビツト信号から選択され
る。マスクレジスタは最初、中央処理装置によつ
てロードされる。

トランクコントローラによつて交換ネツトワー
クに相互接続された少なくとも１つのトランクを
持つパケツト交換システム内の負荷を監視するた
めの本方式は、一定の期間内にトランクにパケツ
トが送信されている実際の時間を反復計算するこ
とによつて遂行される。次に、現算出時間が前算
出時間と選択的に比較される。この現算出時間と
前算出時間の選択的な比較はこれら時間の各々を
表わす第１及び第２のセツトのビツト信号を使用
することによつて達成される。第３のセツトのビ
ツト信号が現算出時間を表わす第１のセツトのビ
ツト信号から選択され前算出時間を表わす該第２
のセツトのビツト信号から同様に選択された第４
のセツトのビツト信号と比較される。こうして選
択されたビツト信号のセツトが等しくない場合
は、例えば、交換ネツトワークを制御する中央処
理装置に１つの報告信号が送信される。比較のた
めセツトのビツト信号を選択することによつて、
単一でなく複数のトラヒツク負荷の変動をチエツ
クすることが可能である。

図面の詳細な説明 図面は第１図から６３図までを含む。第１図及
び第２図は本発明の基本構築ブロツクを強調する
ため太線によつて交換ネツトワーク及びトランク
コントローラを示す。第２Ａ図、３１図、及び５
９図から６２図までは特にトランクコントローラ
によるトラヒツク負荷監視を実現するための構成
を示す。他の図面において示される要素は前述し
た特許明細書にて開示するものと類似するもので
ある。一般的に、システム要素には、それが図面
に始めて示される場合、その要素の番号の最上位
の数字に図面の番号に使用される数字が使用され
ている。

第１図及び第２図は、ブロツク図の形式にて、
本発明の交換アーキテクチヤーを使用する通信シ
ステムを示し； 第２Ａ図はトラヒツク負荷監視回路の動作を機
能的に図解し； 第３図はこの交換ネツトワークを通じて発信側
顧客端末から着信先顧客端末に送られる呼設定パ
ケツトの内容を図示し； 第４図は呼設定パケツトの受信に応答して着信
先顧客端末から発信側顧客端末に伝送される呼応
答パケツトの内容を図解し； 第５図は交換アレイ１７０の詳細なブロツク図
であり、 第６図は第３図の呼設定パケツトを交換ネツト
ワーク１１６及びトランクコントローラ１２９を
介してトランクコントローラ１３０から中央処理
装置１１５に経路指定するためのスイツチパケツ
トを図解し； 第７図から９図は第４図の呼応答パケツトを交
換ネツトワーク１１６を通じてトランクコントロ
ーラ１３１からトランクコントローラ１３０まで
の各種の段階を経て伝送するために使用されるス
イツチパケツトの内容を図解し、 第１０図は交換ネツトワーク１１６の交換節点
５００−１５の詳細なブロツク図であり； 第１１図は交換節点５００−１５の入力制御器
１０００の詳細なブロツク図であり； 第１２図は入力制御器１０００のアドレス回転
回路１１０６の詳細なブロツク図であり； 第１３図は交換節点５００−１５の出力制御器
１００７の詳細なブロツク図であり； 第１４図は、ブロツク図形式にて、トランクコ
ントローラ１３１を図解し； 第１５図はトランクコントローラ１３１のメモ
リ１４０１の論理構造を図解し； 第１６図から第２６図はトランクコントローラ
１３１の受信機１４０２を構成するサブシステム
の詳細なブロツク図であり； 第２７図はトランクコントローラ１３１のアド
レス制御器１４０４の詳細なブロツク図であり； 第２８図はメモリ１４０１と関連してのアドレ
ス制御器１４０４の論理動作を図解し； 第２９図はアドレス制御器１４０４の受信イン
タフエース２７０１内に使用されるポインタ装置
の詳細なブロツク図であり； 第３０図は受信インタフエース２７０１の詳細
なブロツク図であり； 第３１図はトランクコントローラ１３１のスイ
ツチインタフエース１４１８の詳細なブロツク図
であり； 第３２図から第４０図はトランクコントローラ
１３１の入力回路１４０６を構成するサブシステ
ムの詳細なブロツク図であり； 第４１図はトランクコントローラ１３１の出力
回路１４０５のブロツク図であり； 第４２図から第４４図はトランクコントローラ
１３１の出力回路１４０５のサブシステムによつ
てトランクコントローラ１３１のメモリ１４０１
から読出されたパケツトに関して遂行されるパケ
ツト変換を図解し； 第４５図から第４９図はトランクコントローラ
１３１の出力回路１４０５を構成するサブシステ
ムの詳細なブロツク図であり； 第５０図から５３図はトランクコントローラ１
３１の送信機１４０３を構成するサブシステムの
詳細なブロツク図であり； 第５４図はタイミング図であり； 第５５図はスイツチ インタフエース１４１８
の出力制御器３１０６の詳細なブロツク図であ
り； 第５６図はスイツチ インタフエース１４１８
の入力制御器３１０７の詳細なブロツク図であ
り； 第５７図は入力制御器３１０７の入力制御器５
６０２の詳細なブロツク図であり； 第５８図は入力制御器３１０７の出力制御器５
６０１の詳細なブロツク図であり； 第５９図は本発明を構成するスイツチインタフ
エース１４１８のトラヒツク負荷監視回路（通信
量監視回路）３１２０の詳細なブロツク図であ
り； 第６０図はシステム保守チヤネル２００の図で
あり； 第６１図は保守チヤネルパケツトの内容を図解
し； 第６２図はシステム保守チヤネル２００のトラ
ンクコントローラ盤保守回路６００１の詳細なブ
ロツク図であり；そして 第６３図は本発明の説明のための特定の実施態
様を図解するのに２個の図面がいかに構成されて
いるかを示す。

詳細な説明 第１図及び第２図は複数の顧客、例えば顧客１
００あるいは１１０にサービスを提供する複数の
市内局１０２，１０３，１０８及び１０９、並び
に複数の市外局１０４−１０７を持つ１つの説明
のためのパケツト交換システムを示す。以下の説
明においては第１図及び第２図のパケツト交換シ
ステムを構成するサブシステムの一般的な説明を
行なう。次にトランクコントローラに使用される
負荷監視回路の簡単な説明に戻り本発明に焦点を
合せる。次に顧客１００のレジデンスインタフエ
ースから顧客１１０のレジデンスインタフエース
に伝送されるパケツトにパケツト交換システムを
通じての経路内において各トランクコントローラ
によつて必要な自己経路指定情報がいかにして挿
入されるかその方法について述べる。全ての顧客
１１０のレジデンスインタフエース１５５に類似
のレジデンスインタフエースを持つ。交換システ
ムを通じてのパケツトの経路指定について説明を
終えたら、経路指定情報の編集手順について述
べ、次に、この情報をその経路内の各トランクコ
ントローラに格納する方法について述べる。最後
に、第１図及び第２図の各々のブロツクの詳細な
説明を行なう。

第１図に示すごとく、市内局１０２は重複交換
アレイ１７０及び１７１を含む交換ネツトワーク
１１６から構成される。交換ネツトワーク１１６
は複数のトランクコントローラを終端し、中央処
理装置トランクコントローラ１２９を介して中央
処理装置１１５と協力するが、該トランクコント
ローラ１２９も交換ネツトワークに接続されてい
る。トランクコントローラ１３１は、例えば、導
線１３２を介して交換ネツトワーク１１６から情
報を受信し、導線１３３を介して交換ネツトワー
ク１１６に情報を送信する。各々のトランクコン
トローラはシステム負荷を監視するのに必要な回
路を含み、システム負荷が即定のパーセントを越
えたあるいは下回つた場合、そく報告をする。さ
らに、関連する中央処理装置は負荷のこのパーセ
ントを変更することが可能である。例えば、トラ
ンクコントローラ１３１はトランク１１８の負荷
量を監視し、この負荷を中央処理装置１１５に報
告する。各々のトランクコントローラは片方向伝
送媒体によつてこのネツトワークに結合される。

交換ネツトワーク１１６はさらに２個の同一で
あるが別個の交換アレイ１７０及び１７１を持
つ。各々のトランクコントローラはいずれかの交
換アレイにあるいは該アレイからの情報の送信あ
るいは受信が可能である。例えば、トランクコン
トローラ１３１は交換アレイ１７０から導線１７
７を介して情報を受信し、また交換アレイ１７１
から導線１７８を介して情報を受信する。トラン
クコントローラ１３１は交換アレイ１７０に導線
１７３を介して情報を送信し、交換アレイ１７１
に導線１７５を介して情報を送信する。

市内局１０２の顧客側においては、市内局は集
合機を介して顧客に接続されており、該集合機は
交換ネツトワークとトランクコントローラを介し
て相互接続される。集合機は後に詳述する交換ネ
ツトワーク１１６の内部交換アーキテクチヤーと
類似のアーキテクチヤーを持ち、また自蔵トラン
クコントローラを持つが、該トランクコントロー
ラはこの集合機を関連するトランクとインタフエ
ースさせる。集合機のトランクコントローラは後
に詳述するトランクコントローラ１３１と類似す
る。各々の集合機はこれに接続されたマイクロプ
ロセツサを持つが、これは関連するアクセスライ
ンコントローラとともに初期起呼シーケンスの遂
行並びにパケツト交換システム内を伝送されるパ
ケツトの固有の自己経路指定機能の補足としての
呼監視機能を提供するのに使用される。顧客装置
はアクセスラインコントローラによつて集合機と
接続される。各々のアクセスラインコントローラ
は論理アドレス及び制御情報を格納するが、これ
らは制御マイクロプロセツサによつてこのアクセ
スラインコントローラ内に格納される。この論理
アドレス情報は相互接続コントローラを介して関
連する交換ネツトワーク内を伝送されるパケツト
によつて取られる経路の最初の部分を制御するの
に使用される。各々のアクセスラインコントロー
ラは各々の顧客装置内に含まれるレジデンスイン
タフエースに標準双方向伝送媒体によつて接続さ
れる。パケツトはアクセスラインコントローラと
レジデンスインタフエースとの間を標準パケツト
プロトコールを使用して伝送されるが、該プロト
コールはこのレジデンスインタフエースとアクセ
スラインコントローラとの間の通信のために３個
の仮想チヤネルを定義する。

各々のトランクコントローラは論理アドレスを
スイツチアドレスに変換するための翻訳テーブル
を含むが、該アドレスは交換ネツトワークによつ
てパケツトを着信先トランクコントローラに経路
指定するために使用される。

保守チヤネル２００は中央処理装置１１５とこ
れと関連するトランクコントローラとの間の保守
通信を提供する。交換ネツトワーク１１６は市外
局、例えば、市外局１０４に高速トランクによつ
て相互接続されているが、該トランクの両端はト
ランクコントローラによつて終端される。第２図
の事項は概ね第１図の事項と重複する。

第２Ａ図はトランクコントローラ１３１内の通
信負荷監視回路１７９の基本的、機能的要素の機
能図である。この監視回路の詳細は第５９図の説
明と関連して示されており、データ回路の詳細は
第１４図から第５８図に示される。負荷監視回路
はコントローラ１３１からトランク１１８への実
伝送負荷を測定する。統計的平滑化機能は前の期
間の測定値を２で割り、これを次の期間の初期値
として使用することによつて実行される。前の連
続する期間における負荷測定値が通信負荷が負荷
のパーセントのどれかの規模より増加あるいは減
少したことを示す場合、監視回路１７９によつて
データ回路１８０及び保守チヤネル２００を介し
て中央処理装置１１５に１つの報告信号が送信さ
れる。この決定は最初に特定のビツトマスクした
後の連続期間に関しての負荷測定値を表わす番号
を比較することによつて遂行される。

第２Ａ図に詳細に示すごとく、測定を実施すべ
き期間はタイマ回路２０２によつて決定される。
中央処理装置１１５は最初に交換ネツトワーク１
１６及びデータ回路１８０を介して保守書込みパ
ケツト内に含まれるこの情報を伝送することによ
つてこの期間をタイマ回路２０２に、またマスク
ビツトをマスクレジデンス２１１にロードする。
累算器２０１は一定の期間内にトランクコントロ
ーラ１３１によつてトランク１１８にパケツトが
送信されている時間を計算するのに使用される。
トランク、例えば、トランク１１８は通信チヤネ
ルとも呼ばれる。現時間レジスタ２０３は最も新
しく計算された時間を格納し、一方、前時間２０
４は前に計算された時間を格納する。。マスキン
グ動作はマスクレジスタ２１１の制御下において
マスキング回路２０５及び２０６によつて遂行さ
れる。計算時間の比較は比較器２０７によつて遂
行されるが、該比較器は不一致が生じた場合、報
告信号を生成し導線２１２上に送信する。可期間
の終端において、累算器２０１の内容は通信負荷
レジスタ２１３にロードされる。これによつて、
中央処理装置１１５が交換ネツトワーク１１６及
びデータ回路１８０を通じて伝送される保守読出
し回路を使用して実負荷レベルを得ることが可能
となる。

パケツトがトランクに伝送されている間、デー
タ回路１８０はデータ存在信号を負荷監視回路１
７９に導線２１３を介して連続的に伝送する。デ
ータ存在信号を受信すると、累算器２０１は一定
速度にて連続的に増分される。タイマ回路２０２
は連続的にタイミングを刻ざむ。前時間レジスタ
２０４は前の期間に対する計算時間を含む。その
期間が終了すると、タイマ回路２０２は導線２０
９上にタイムアウトパルスを送信する。現時間レ
ジスタ２０３は導線２０９上のタイムアウトパル
スに応答して累算器２０１の最上位ビツトを格納
するが、この格納されるビツトは計算された現時
間を表わす。累算器２０１はタイムアウトパルス
に応答し、その内容に関して右２進シフトを遂行
するが、この結果これが２で割られることとな
る。マスク回路２０５及び２０６はマスクレジス
タ２１１の内容をマスキングビツトとして使用
し、レジスタ２０３及び２０４の内容に関して２
進AND動作を遂行する。マスク回路２０５及び
２０６の出力が等しくない場合、比較器２０７は
データ回路１８０に導線２１２を介して１つの報
告信号を伝送する。一方、回路１８０はこの信号
を保守チヤネル２００を介して中央処理装置１１
５に送信する。タイムアウトパルスを生成後まも
なく、レジスタ２０４はレジスタ２０３の内容を
格納し、これを比較器２０７による次の比較のた
めの前時間測定値として提供する。

通じ負荷監視機能及び構成の説明はこの位にし
て、次に自己経路指定情報を得てこれを適当なア
ドレスラインコントローラ及びトランクコントロ
ーラのアドレスメモリに格納する手順について説
明する。この情報は呼セツトアツプパケツトから
得られるが、該パケツトは発信側顧客装置に接続
された適当なアクセスラインコントローラから、
この呼セツトアツプパケツトが着信先顧客装置に
到来するのに通過しなければならない経路を形成
する各種の集合機並びに市内及び市外局と関連す
る各種マイクロプロセツサ及び中央処理装置に送
信される。呼セツトアツプパケツトがこの経路を
進む過程において、各処理装置はこのパケツトに
新論理アドレスを挿入し、また適当なアクセスラ
インコントローラあるいはトランクコントローラ
内に必要な論理及びスイツチアドレス情報を格納
する。アクセスラインコントローラを介して着信
先顧客装置に接続されている集合機と関連するマ
イクロプロセツサにてこの呼セツトアツプパケツ
トが受信されると、これを受信したマイクロプロ
セツサは接続されたアクセスラインコントローラ
に適当な論理及びスイツチアドレス情報を送信
し、該コントローラはこれをそのアドレスメモリ
内に格納する。これを受信したマイクロプロセツ
サは次に呼応答パケツトの生成及び送信を行なう
が、該パケツトは呼が正しくセツトアツプされた
ことを示す。発信側顧客アクセスラインコントロ
ーラによつてこの呼応答パケツトが受信される
と、パケツトの経路を形成するアクセスラインコ
ントローラ及びトランクコントロール内に必要な
全ての経路情報がセツトアツプされ、パケツトを
関連する処理装置によつて処理されることなくパ
ケツトを交換ネツトワークを通じて直接伝送でき
る。

ここで顧客１００と１１０との間の電話呼の確
立について説明することによつてこの呼セツトア
ツプパケツトの用途を詳細に説明する。顧客１０
０は顧客１１０の電話番号をダイアリイグするこ
とによつて顧客１１０を呼出す。顧客１００に関
連するレジデンスインタフエースは従来の方法に
よつてダイアルされた数字を集める。レジデンス
インタフエースがダイアルされた数字を集め終え
たら、これはパケツト形式にてこのダイアルされ
た数字をライン１２２を通じてアクセスラインコ
ントローラ１１２ａに送信する。顧客１００と関
連するレジデンスインタフエースからパケツトを
受信すると、アクセスラインコントローラ１１２
ａは第３図に示すパケツトをアセンブルし導線１
２２を介してマイクロプロセツサ１１１に送信す
る。このパケツト識別子欄はこのパケツトを信号
法パケツトとして同定し、またデータ欄の最上位
バイト内の“１”はこのパケツトが呼セツトアツ
プパケツトであることを示す。データ欄の残りの
部分はダイアルされた電話番号を含む。

第３図のパケツトを受信すると、マイクロプロ
セツサ１１１は詳細な電話番号を調べ交換ネツト
ワーク１１６を通じての接続が必要であることを
知る。最初に、マイクロプロセツサ１１１はアク
セスラインコントローラに後続のパケツトによつ
て使用されるべき新たなアドレス及びトランク１
１７を集合機１１２に接続する集合機１１２のト
ランクコントローラを定義するスイツチアドレス
を送信する。このスイツチアドレスは集合機１１
２によつて後続のパケツトをトランク１１７に経
路指定するのに使用される。次に、マイクロプロ
セツサ１１１は集合機１１２のトランクコントロ
ーラ内にアクセスラインコントローラ１１２ａを
同定するスイツチアドレス及び顧客１００と関連
するレジデンスインタフエースとの通信において
アクセスラインコントローラ１１２ａによつて使
用されるべき仮想回路を定義する情報を格納す
る。最後に、マイクロプロセツサ１１１は第３図
に示すのと類似するが、論理アドレス欄にアクセ
スラインコントローラ１１２ａのアドレスメモリ
内に格納された論理アドレスを持つパケツトをア
センブルする。この新パケツトは集合機１１２、
トランク１１７、トランクコントローラ１３０、
交換ネツトワーク１１６、及びトランクコントロ
ーラ１２９を経て中央処理装置１１５に送信され
る。

マイクロプロセツサ１１１からのパケツトを受
信すると、中央処理装置１１５はテーブル検索動
作を遂行することによつてダイアルされた電話番
号よりこの呼が局１０４に接続されるべきである
ことを知る。中央処理装置１１５は最初にパケツ
トに含まれた論理アドレスとトランクコントロー
ラ１３０を同定するスイツチアドレスをトランク
コントローラ１３１に送信する。トランクコント
ローラ１３１はこのアドレス情報を内部メモリ内
に格納しまたこの情報をセツトアツプされたこの
呼と関連する後続パケツトに関して必要な論理ア
ドレスからスイツチアドレスへの翻訳を遂行す
る。中央処理装置１１５は次にトランクコントロ
ーラ１３０に新たな論理アドレス及び制御器１３
１を同定するスイツチアドレスを送信する。この
アドレス情報はパケツトをトランクコントローラ
１３０から交換ネツトワーク１１６にセツトアツ
プされたこの呼と関連するトランクコントローラ
１３１に送信するために必要な論理アドレスから
スイツチアドレスへの翻訳を遂行するために使用
される。中央処理装置１１５によつて遂行される
最後の動作は第３図に示すのと類似の起呼パケツ
トを交換ネツトワーク１３１、トランク１１８、
トランクコントローラ１４０及び交換ネツトワー
ク１４６を経て中央処理装置１３１に送信するこ
とである。中央処理装置１１３に送信されるパケ
ツト情報はその論理アドレス欄に先にトランクコ
ントローラ１３０内に格納されたのと同一の論理
アドレス情報を含む。

トランク１１８からパケツトを受信すると、中
央処理装置１１３はこのパケツトに応答して前述
の中央処理装置１１５によつて起呼パケツトと関
連して遂行された動作と類似の動作を遂行する。
中央処理装置１１３は次に１つの起呼パケツトを
交換ネツトワーク１４６、トランクコントローラ
１４２、トランク１１９、トランクコントローラ
１４７、及び交換ネツトワーク１４８を経て中央
処理装置１１３に送信する。中央処理装置１２３
は中央処理装置１１３によつて遂行されたのと類
似の動作を遂行し１つの新たな起呼パケツトを交
換ネツトワーク１４８、トランクコントローラ１
４９、トランク１２０、トランクコントローラ１
５０及び交換ネツトワーク１５１を経て中央処理
装置１１４に送信する。中央処理装置１２３から
起呼パケツトを受信すると、中央処理装置１１４
はトランクコントローラ１４１にこのパケツトの
論理アドレス情報及びトランクコントローラ１５
０を同定するスイツチアドレスを格納する。中央
処理装置１１４は次に新たな論理アドレス及びト
ランクコントローラ１４１を同定するスイツチア
ドレスをトランクコントローラ１５０に送信し、
該トランクコントローラ１５０はこの情報を格納
する。トランクコントローラ１４１及び１５０内
に必要な情報の格納を終えると、中央処理装置１
１４はその論理アドレス欄にトランクコントロー
ラ１５０内に先に格納された論理アドレスを持つ
新たな起呼パケツトをアセンブルし、この起呼パ
ケツトを交換ネツトワーク１５１、トランクコン
トローラ１４１、トランク１２４、及び集合機１
２６を経てマイクロプロセツサ１２５に送信す
る。

中央処理装置１１４からこの起呼パケツトを受
信すると、マイクロプロセツサ１２５はその論理
欄内に含まれる論理アドレス情報を読出し、この
論理アドレス情報をアクセスライン制御器１２６
ａのアドレスメモリ１５２内に格納する。マイク
ロプロセツサ１２５は次に第４図に示す呼応答パ
ケツトを第１図及び第２図のパケツト交換システ
ムへの先に定義された経路を経てマイクロプロセ
ツサ１１１に送信する。第４図のパケツトの論理
アドレス欄はマイクロプロセツサ１２５が中央処
理装置１１４からの起呼パケツト内に受信した論
理アドレスを含む。トランクコントローラ１４１
は第４図のパケツトを受信すると先に格納した論
理アドレスからスイツチアドレスへの翻訳情報を
使用して論理アドレス内の内容を翻訳し、この呼
応答パケツトにこの先に格納された論理アドレス
を挿入する。トランクコントローラ１４１による
この翻訳からの結果はトランクコントローラ１５
０を同定する。このスイツチアドレスは交換ネツ
トワーク１５１によつてこの呼応答パケツトをト
ランクコントローラ１５０に経路指定するのに使
用される。この呼応答パケツトは同様に各種のト
ランクコントローラに経路指定され最終的にマイ
クロプロセツサ１１１によつて受信される。マイ
クロプロセツサ１１１によつてこの呼応答パケツ
トが受信されると、呼を各種交換ネツトワークを
経て経路指定するのに必要な全ての情報がその経
路内のトランクコントローラ及びアクセスライン
制御器に格納される。

交換ネツトワークの交換アレイ１７０の詳細を
第５図に示す。交換アレイ１７０への全ての接続
は第１図に示すトランクコントローラを介して実
行される。トランクコントローラは1.54Mb／ｓ
の速度にて情報を受信し、この情報をネツトワー
クに8Mb／ｓの速度にて送信する。各々のトラ
ンクは関連するトランクからの５パケツトの情報
を緩衝することが可能である。トランクからの入
力の所でのパケツトの緩衝はこれらをネツトワー
クに送信する前に一時的に送信を遅らせるために
必要である。緩衝はまたネツトワークから受信さ
れる情報をトランクコントローラが関連するトラ
ンクに再送信する前に一時的に保持するためにも
必要である。各々のトランクコントローラはトラ
ンクに再送信する前にネツトワークからの最高40
パケツトまでの情報を緩衝することが可能であ
る。各々のトランクコントローラは交換アレイ１
７０への１つの入力接続及び１つの出力接続を持
つ。例えば、第５図に示すごとくトランクコント
ローラ１３０は交換アレイ１７０に導線１７２を
経て情報を送信し、また交換アレイ１７０から導
線１７６を経てデータを受信する。

交換アレイ１７０は３つの段階の交換節点を含
む。第１の段階は節点５００−０から５００−１
５までから構成され、第２の段階は交換節点５０
１−０から５０１−１５までから構成され、そし
て第３の段階は交換節点５０２−０から５０２−
１５までから構成される。アレイへの送信は左か
ら右に行なわれる。各々の交換節点はパケツトス
イツチである。各々のパケツトスイツチは４つの
入力を持ち、各入力について１つのパケツトを緩
衝することが可能である。任意の入力にて受信さ
れたパケツトはパケツトスイツチの４つの出力端
子の任意の１つから送信可能である。入力端子に
パケツトが受信されると、このパケツト内に含ま
れるアドレスを使用してパケツトを再送信するの
にどの出力端子を使用すべきか決定される。出力
端子を特定の交換節点に指定するにはアドレスの
２つの最上位ビツトのみが使用される。例えば、
交換節点５００−１２は最上位ビツトが０である
ときはリンク５０５に、最上位ビツトが１である
ときはリンク５０６に、最上位ビツトが２である
ときはリンク５０７に、そして最上位ビツトが３
であるときはリンク５０８にパケツトを送信す
る。

各々の節点は次の段階の受信交換節点がその段
階からのパケツトの送信にどの出力端子を使用す
るかを指定できるように最上位ビツト位置が正し
いビツトを持つようにアドレスビツトを正しく配
列させる必要がある。

第５図に示す交換アレイ１７０の動作は第３図
に示すパケツトをこのアレイから中央処理装置１
１５に交換する例を説明することによつてトラン
ク１１７を経て交換アレイ１７０に送信される。
第３図に示すパケツトを受信すると、トランクコ
ントローラ１３０は第６図に示す新たなパケツト
を形成する。

新たなパケツトはトランク１１７から受信され
た元のパケツトを取り、フラツグ及び挿入ビツト
を除去し、開始ビツト欄、パケツト長欄、着信先
トランクコントローラ欄、発信側トランクコント
ローラ欄、制御器欄、着時間の新たな欄並びに新
たなCRT欄を加えることによつて形成される。
トランクコントローラ１３０は“０”を含むパケ
ツト識別子に応答して着信先トランクコントロー
ラ欄に“０”を挿入する。これは中央処理装置１
１５がこれに接続されているトランクコントロー
ラ１２９に対するトランク番号である。トランク
コントローラ１３０は交換ネツトワーク１１６の
自体の出力接続番号（この例では４８）を発信側
トランクコントローラ欄に挿入する。開始ビツト
はネツトワークパケツトの開始を定義しまたパケ
ツト長はネツトワークパケツトの長さを定義す
る。トランクコントローラ１３０は着時間欄にそ
の日の時間を挿入する。第６図のパケツトが形成
され、節点５００−１２の入力５１３が空いてい
ると、トランクコントローラ１３０はこのパケツ
トを制御器５００−１２に送信する。

節点５００−１２はアドレス欄の最上位ビツト
を調べ、このビツトが０であるためリンク５０５
を選択する。出力リンク５０５を経てこのパケツ
トを節点５０１−１２に送信する前に、節点５０
０−１２はアドレス欄を２ビツト左に回転させ
る。この結果、この２個の最上位ビツトが最下位
ビツトとなり、第６図に示すアドレス欄の２個の
中位ビツトが２個の最上位ビツトとなる。

節点５０１−１２はこれを受信するとアドレス
欄を調べ、最上位ビツトが０であるため出力５１
２を選択する。節点５０１−１２もアドレス欄を
２ビツト左に回転する。節点５０１−１２はパケ
ツトを出力端子５１２を経て節点５０２−０に送
信する。このパケツトを受信すると、節点５０２
−０はアドレス欄を調べ、このアドレスの２つの
最上位ビツトが０であるため出力端子５１４を選
択する。トランクコントローラ１２９はこのパケ
ツトを受信すると、開始ビツト、ネツトワークア
ドレス欄、及びネツトワークパケツト長を除去
し、中央処理装置１１５にパケツト識別子、論理
アドレス、時間スタンプ、及びデータ欄並びに再
計算したCRT欄を送信する。

第２の例を使用して第５図に示す交換アレイ１
７０の動作の説明をする。この動作は第４図に示
すパケツトが交換アレイ１７０を経てトランク１
１８に送信されるのに続いて起こる。第４図に示
すパケツトを受信すると、トランクコントローラ
１３１は第７図に示すパケツトを形成する。この
パケツトの形成を終えると、トランクコントロー
ラ１３１はこのパケツトを入力端子５１５を経て
交換節点５００−１５に送信する。交換節点５０
０−１５はこのネツトワークアドレス欄の２個の
最上位ビツトを調べ（この場合は２進の３）、ラ
イン５１６を選択して第７図に示すパケツトを送
信する。交換節点５００−１５はリンク５１６を
経てのパケツトの送信を開始する前に、ネツトワ
ークアドレス欄の左回転動作をし、この結果第８
図に示すパケツトを得る。このパケツトを交換節
点５００−１５から受信すると、交換節点５０１
−１５は第８８図に示すネツトワークアドレス欄
の２個の最上位ビツトを調べ、パケツトを送信す
るため出力５１７を選択する。パケツトを送信す
る前に交換節点５０１−１５はパケツトの左回転
動作を実行し、その結果第９図に示すパケツトを
得る。第９図に示すパケツトを受信すると、交換
節点５０２−１２はこのネツトワークアドレス欄
に応答して導線１３５を経てパケツトをトランク
コントローラ１３０に送信する。交換節点５０２
−１２もネツトワークアドレス欄の左回転動作を
遂行する。導線１３５を経てトランクコントロー
ラ１３０に送信されるパケツトは第９図に示すパ
ケツトのネツトワークアドレス欄を回転したもの
である。トランクコントローラ１３０は新たなパ
ケツトを形成するが、このパケツトは第９図に示
すパケツトと類似するが開始ビツト、ネツトワー
クパケツト長、着信先トランクコントローラ、発
信側トランクコントローラ、制御器、及び着時間
欄が削除されており、新たなCRT欄が計算及び
挿入されており、また時間スタンプ欄が更新され
ている点が異なる。トランクコントローラ１３０
は次にこの新たなパケツトをトランク１１７に送
信する。

当業者にとつて、第５図に示すネツトワーク１
１６の交換アレイ１７０を拡張して追加の交換節
点を加えることによつてこれ以上のトランクを終
端することが可能であることが理解できよう。さ
らに当業者にとつて、このような交換アレイを使
用してコンピユータや端末などの数個のデジタル
装置が接続可能であることも理解できよう。第１
図及び第２図の他の交換ネツトワーク及び集合機
の設計は交換ネツトワーク１１６の設計と類似し
たものである。

交換節点５００−１５の詳細を第１０図に示
す。第１０図の交換節点も交換節点５００−１５
の設計と類似の設計である。交換節点は４つの入
力制御器を持つが、該制御器は４つの出力制御器
の任意の１つに情報を送信できる。入力制御器１
０００から１００３まではケーブルを経て出力制
御器１００４から１００７までに接続される。例
えば、入力制御器１０００はケーブル１００８を
経て出力制御器１００７に接続される。ケーブル
１００８は３つの導線１００９，１０１０、及び
１０１１を含む。第１０図の他の相互接続ケーブ
ルもケーブル１００８と同一の設計を持つ。

入力制御器１０００が出力制御器１００７に送
信すべきパケツトを持つ時、これは導線１０１０
を経て要求信号を送信する。入力制御器１０００
はこの信号を全パケツトが出力制御器１００７に
送信し終るまで連続して送信する。出力制御器１
００７が入力制御器１０００から情報を受信でき
る状態にある時は、出力制御器１００７は導線１
０１１を経て入力制御器１０００に了解信号を送
信する。この了解信号を受信すると、入力制御器
１０００は導線１００９を経て出力制御器１００
７へのパケツトの送信を開始する。

例えば、第７図に示すパケツトは第１０図に示
す交換節点５００−１５間を以下の方法によつて
送信される。入力制御器１０００が開始ビツトを
認知した時には、これは開始ビツトだけでなくそ
のネツトワークアドレスの２つの最上位ビツトを
既に受信している。入力制御器１０００はネツト
ワークアドレス欄の２つの最上位ビツトを復号し
てパケツトがケーブル１００８を経て出力制御器
１００７に送信されるべきであることを知る。入
力制御器１０００は導線１０１０を経て送信開始
の許可を要求し、出力制御器１００７が導線１０
１１を経て了解信号をリターンすると、入力制御
器１０００はケーブル１００８を経て信号制御器
１００７へのパケツトの送信を開始する。入力制
御器１０００はネツトワークアドレス欄の送信を
行なう前にこのアドレスを左に２ビツト回転して
送信されるべきネツトワークアドレスが第８図に
示すアドレスと同一になるようにする。このパケ
ツト開始ビツトを受信すると、出力制御器１００
７はこのパケツトのリンク５１６に向けての送信
を開始する。

第１０図の入力制御器１０００の詳細を第１１
図に示す。入力回路１１１０は入力端子５１５よ
り情報を受信してまたリンク解放信号を第１１図
のトランクコントローラ１３０にコントローラ１
１０４の制御下において入力端子５１５を経て送
信する。リンク解放信号の機能については出力制
御器１００７の説明の所でより詳細に述べる。入
力桁送りレジスタ１１００は開始ビツトを検出す
るのに使用されるが、該ビツトはパケツトの開始
を示す。これに加えて、桁送りレジスタ１１００
はネツトワークパケツト長欄を抽出しこれを長さ
レジスタ１１０２に保存し、またネツトワークア
ドレス欄の２つの最上位ビツトを抽出しこれをア
ドレスレジスタ１１０１に保存する。バツフア桁
送りレジスタ１１０３は各64ビツトの記録毎に１
つの出力を生成する。この出力はコントローラ１
１０４の制御下においてデータセレクタ１１０５
によつてバツフア桁送りレジスタ１１０３の未使
用の部分をバイパスするのに使用される。このバ
イパスは出力回路にパケツトを送信する前に全パ
ケツトを緩衝する必要がない時に行なわれ、入力
制御器１０００間のパケツトの伝送速度を高め
る。アドレス回転回路１１０６はこのアドレスが
パケツトの残りの部分と共に選択された出力制御
器に送信される前に前述のネツトワークアドレス
欄の左回転動作を遂行する。マルチプレクサ１１
０７はコントローラ１１０４の制御下においてデ
ータをケーブル１００８，１０１２，１０１３あ
るいは１０１４のどれにに送信すべきかを選択す
る。

ここで入力制御器１０００の動作を先の第７図
のパケツトの送信を例に説明する。入力桁送りレ
ジスタ１１００は導線１１１１を介してシステム
クロツク１６１によつて連続的にクロツクされ
る。データが入力端子５１５を経て受信される
と、これはクロツクに合わせて入力桁送りレジス
タ１１００に送信される。入力桁送りレジスタ１
１００のビツト位置１０に開始ビツトが到達する
と、コントローラ１１０４はこのビツトを検出
し、導線１１１３上に１つのパルスを送信する。
このパルスは長さレジスタ１１０２にネツトワー
クパルス長欄を格納させ、またアドレスレジスタ
１１０１にネツトワークアドレス欄の２つの最上
位ビツトを格納させるが、これらは入力桁送りレ
ジスタ１１００のビツト位置０及び１に含まれ
る。

コントローラ１１０４はこの２つの最上位アド
レスビツトがパケツトが出力制御器１００７に送
信されるべきであることを示すため導線１０１０
を介して１つの要求（信号）を送信する。この要
求がなされている間、データは入力桁送りレジス
タ１１００からバツフア桁送りレジスタ１１０３
にシフトされるが、該バツフア桁送りレジスタは
数個の出力端子を持つ。これら出力端子はバツフ
ア桁送りレジスタ１１０３内の異なるビツト位置
に接続される。コントローラ１１０４が導線１０
１１を経て出力制御器１００７から了解信号を受
信すると、コントローラ１１０４はバツフア桁送
りレジスタ１１０３内のバツフア桁送りレジスタ
１１０３の出力のどの位置にこのパケツトの開始
ビツトが送られているのかを計算する。これは出
力制御器１００７へのパケツトの送信をできるだ
け速く開始するために実行される。この計算に基
ずいて、コントローラ１１０４はデータセレクタ
１１０５を制御して、これにバツフア桁送りレジ
スタ１１０３の指定の出力を選択させる。この制
御情報はケーブル１１１７を経てデータセレクタ
１１０５に送信される。データセレクタ１１０５
はデータを選択された出力からアドレス回転回路
１１０６に送信する。データを送信する前にコン
トローラ１１０４は導線１１１９を経てパケツト
開始信号を送信することによつてアドレス回転回
路１１０６をリセツトする。コントローラ１１０
４は次に長さレジスタ１１０２内に格納されたパ
ケツト長情報をケーブル１１２０を介して読出
し、これから入力桁送りレジスタにパケツトの終
端が入力されたかを調べる。パケツトが終端し、
桁送りレジスタ１１０３からの送信が開始される
と、コントローラ１１０４は導線１１１５を介し
てリンク解放信号を送信する。この信号は３状態
ドライバ１１０９及び入力端子５１５を経て入力
ポート５０３−６０に送信される。このリンク解
放信号は入力制御器１０００が他のパケツトを受
信できる状態であることを示す。

第１２図にアドレス回転回路１１０６の詳細を
示す。回路１１０６の目的はアドレス欄を左に２
ビツト回転させることによつて２つの最上位ビツ
トを最下位ビツトにすることである。この回転は
各々の入力制御器が２個の最上位ビツトのみを復
号することから必要である。桁送りレジスタ１２
００及び１２０３は２ビツト桁送りレジスタであ
り、データ制御器１２０２は桁送りレジスタ１２
００あるいは桁送りレジスタ１２０３のいずれか
の出力を選択するのに使用される。制御回路１２
０９はアドレス回転回路の動作を制御する。制御
回路１２０９は導線１１１９を経てコントローラ
１１０４からパケツト開始信号を受信すると、導
線１２０７を経て桁送りレジスタ１２００に、ま
た導線１２０５を経て桁送りレジスタ１２０３に
クロツク信号を送信する。このクロツク信号は導
線１２１０を経てシステムクロツク１６１から受
信される信号から派生される。制御器１２０９は
導線１２０８を介してデータセレクタ１２０２に
桁送りレジスタ１２０３の出力が導線１１１８上
に送信されるように選択させる。制御回路１２０
９は次に導線１１１８を通じて伝送中のビツトの
数をカウントし、ネツトワークアドレス欄の２つ
の最上位ビツトが桁送りレジスタ１２０３内に含
まれている時は、制御回路１２０９は導線１２０
５を経ての桁送りレジスタ１２０３へのクロツク
信号の送信を中止し、そしてデータセレクタ１２
０２に桁送りレジスタ１２００の出力を選択させ
る。制御回路１２０９はここで導線１１１８を経
てネツトワークアドレス欄の残りのビツトが送信
されてしまうまで待つ。終了した時点において、
制御回路１２０９は桁送りレジスタ１２０３への
クロツク信号を開始して、データセレクタ１２０
２に桁送りレジスタ１２０３の出力を選択させ
る。この動作の結果ネツトワークアドレス欄の最
上位ビツトが回転する。

第１３図に出力制御器１００７を詳細に示す。
制御回路１３００は入力制御器１０００から１０
０３までからの要求に応答するが、これら要求は
ケーブル１００８，１０１５，１０１６、及び１
０１７を経て送信される。フリツプフロツプ１３
０１がセツトされている時は、制御回路１３００
はこの要求に応答して１つの了解信号をそれを要
求する入力制御器に上記のケーブルの１つを経て
送信する。要求に対する了解を終えると、コント
ローラ１３００はデータセレクタ１３０３に適当
なケーブル１００８，１０１５，１０１６、ある
いは１０１７からのデータ導線を選択させる。制
御回路１３００はケーブル１３０８を経て適当な
制御情報をデータセレクタ１３０３に送信する。
データセレクタ１３０３は選択された入力端子よ
り受信したデータ情報を導線１０３７に伝送す
る。３状態装置１３０２は導線１３０７上のこの
情報を受信しこのデータをリンク５１６を経て入
力回路１３０５に送信するが、該入力回路１３０
５は交換節点５０１−１５の１部を構成する。制
御回路１３００は導線１３０９を介して３状態装
置１３０２の出力を制御する。

第１３図に示す出力制御器１００７の動作の詳
細をデータのパケツトをケーブル１００８を経て
出力制御器１００７に送信する入力制御器１００
０の先の例に従つて述べる。入力制御器１０００
が導線１０１０を経て要求信号を送信すると、制
御回路１３００はリンク５１６が他の入力制御回
路によつて使用されていずまたフリツプフロツプ
１３０１がセツトされている場合、導線１０１１
を経て入力制御器１０１１に了解信号を送信す
る。フリツプフロツプ１３０１がセツトされてい
る場合、制御回路１３００はこの了解信号を入力
制御器１０００に送信し、そしてケーブル１３０
８を介してデータセレクタ１３０３に導線１００
９上に伝送されるデータを選択させこのデータを
導線１３０７上に送信させる。これに加えて、制
御回路１３００は３状態装置１３０２を起動し導
線１３０７上のこの情報をリンク５１６に送信さ
せる。

入力制御器１０００は全パケツトの送信を終え
ると、導線１０１０からの要求信号を除去する。
導線１０１０からの要求信号の除去を終えたら、
制御回路１３００は導線１３１０を経てフリツプ
フロツプ１３１０にリセツト信号を送信し、ケー
ブル１３０８及び導線１３０９を経ての信号の送
信を停止させる。交換節点５０１−１５の入力制
御器が他のパケツトを受信できる状態になるとこ
れは導線１３０６、３状態装置１３１１、及びリ
ンク５１６を経てリンク解法信号を送信する。こ
のリンク解放信号はＳ入力を経てフリツプフロツ
プ１３１０をセツトする。フリツプフロツプ１３
０１がセツトされると、制御回路１３００は入力
制御器からの要求信号に応答することが再度可能
となる。

トランクコントローラ１３１の詳細を第１４図
に示す。他のトランクコントローラもトランクコ
ントローラ１３１と類似したものである。トラン
クコントローラ１３１はトランク１１８と交換ネ
ツトワーク１１６の交換アレイ１７０及び１７１
の間のインタフエース機能を持つ。トランクコン
トローラ１３１は中央処理装置１１５からのスイ
ツチ選択情報を受信し、この情報を使用してパケ
ツト交換アレイ１７０か交換アレイ１７１の適当
な方に送信し、また交換アレイ１７０あるいは１
７１の適当な方からパケツトを受信する。トラン
クコントローラ１３１はトランク１１８からのパ
ケツトを受信機１４０２を介して受信し、また送
信機１４０３を介してパケツトをトランク１１８
に送信する。トランク１１８はここでボイル
（Boyle）、カルトン（Colton、ダマン
（Dammann）、カラフイン（Karafin）、及びマン
（Mann）による“伝送／交換インタフエース及
び市外ターミナル装置”、56ベルシステム テク
ニカルジヤーナル（（The Bell System
Technical Journal）1057、1058ページ（1977
年）に記載の1.544Mb／ｓのデータ伝送速度を持
つ電話デジタル伝送装置を使用する。受信機１４
０２及び送信機１４０３は上記雑試の1058ページ
に示すDSX−１装置にインタフエースされる。
トランクコントローラ１３１はパケツトを交換ネ
ツトワーク１１６に出力回路１４０５を経て送信
し、また交換ネツトワーク１１６から入力回路１
４０６を経てパケツトを受信する。交換インタフ
エース１４１８は中央処理装置１１５からの情報
を受信してこれに基づいてパケツトを交換ネツト
ワーク１１６の交換アレイ１７０及び１７１のど
ちらから受信あるいは送信すべきかを判断する。
パケツトはアドレス制御器１４０４を介してメモ
リ１４０１内の４つの循環バツフアの１つに送信
あるいはこれらの１つから受信される。アドレス
制御器１４０４はこの循環バツフアに対するポイ
ンタを含むが、入力回路１４０６、出力回路１４
０５、送信機１４０３、及び受信機１４０２はさ
れらポインタを使用してメモリ１４０１からの読
出し及びこれへの書込みを行なう。

通常のデータパケツトがトランク１１８から交
換ネツトワーク１１６に伝送される例を説明す
る。第３図に示すのと類似の入りパケツトは受信
機１４０２によつて直列にて1.544Mb／ｓの速度
にて受信される。受信機１４０２はパケツトに到
着時間を加え、この直列情報を１つのバイトに変
換する。バイトのアセンブルを完了したら、これ
は制御バス１４０８を経て書込み要求をアドレス
制御器１４０４に送信する。受信機１４０２は次
にこのバイトをデータバス１４０７及びアドレス
制御器１４０４を経てメモリ１４０４に書込む。
メモリ１４０１内に書込まれたこのバイトの位置
は受信機１４０２と関連するアドレスポインタに
よつて指定される。この過程が受信機がメモリ１
４０１に全パケツトを伝送し終えるまで続けられ
る。受信機１４０２が全パケツトの送信を完了す
ると、これは制御バス１４０８を経てアドレス制
御器１４０４にパケツト終端信号を送信する。ア
ドレス制御器１４０４は次に制御バス１４１２を
経て出力回路１４０５にパケツト存在信号を送信
する。このパケツト存在信号はメモリ１４０１内
に１つの完全なパケツトが存在する限り送信され
る。

出力回路１４０５は制御バス１４１２を経てア
ドレス制御器１４０４に順次読出し要求をするこ
とによつてメモリ１４０１内に格納されたパケツ
トを読み出す。アドレス制御器１４０４は１つの
ポインタを保持するが、このポインタはメモリ１
４０１内のどの語が出力回路１４０５を経てネツ
トワークに伝送されるべきパケツトと関連するか
を指定する。出力回路１４０５は8mb／ｓの速度
にてパケツトの呼出し及び送信を行なう。パケツ
トを交換ネツトワーク１１６に送信するために
は、出力回路１４０５は第６図に示すのと類似の
パケツトを形成する。この形成は元パケツトから
の論理アドレス欄を使用して論理翻訳テーブルの
位置を指定し、またパケツト長欄を計算すること
によつてなされる。これに加えて、出力回路１４
０５は新たなCRC欄を計算し、制御欄を更新し、
そして開始ビツトを加える。これら動作は直列形
式によつてなされるが、全パケツトを緩衝する必
要はない。

ここでパケツトが交換ネツトワーク１１６から
トランク１１８に伝送される別の例について考慮
する。交換ネツトワーク１１６からのパケツトは
交換インタフエース１４１８を経て入力緩衝１４
０６によつて受信される。入力回路１４０６はこ
のデータをバイト形式にする。入力回路１４０６
は次に制御バス１４１４を経て書込み要求を送信
し、そしてデータバス１４１３を経てアドレス制
御器１４０４にこのパケツトを送信する。アドレ
ス制御器１４０４はこの情報をメモリアドレスバ
ス１４１７、メモリデータバス１４１５、及びメ
モリ制御バス１４１６を経てメモリ１４０１に書
込む。全パケツトがメモリ１４０１内に格納され
たら、入力回路１４０６は制御バス１４１４を経
てパケツト終端信号をアドレス制御器１４０４に
送信する。アドレス制御器１４０４はここで制御
バス１４１０を経てパケツト存在信号を送信機１
４０３に送信する。送信機１４０３はアドレス制
御器１４０４に読出し要求をし、データバス１４
０９を経てパケツトを受信する。送信機１４０３
はこのパケツトを第４図に示すのと類似のパケツ
トに変換し、これを1.544Mb／ｓの速度にてトラ
ンク１１８に送信する。送信機１４０３はさらに
エラーチエツク、及びCRC欄の再計算をする。
これ加えて、送信機１４０３はパケツトの時間ス
タンプ欄の更新を行なう。これらは現在の時間か
ら到着時間を引き、この差を時間スタンプ欄に加
ることによつて行なう。

トランクコントローラ１３１は各種の目的に使
用される各種パケツトを処理する。これらパケツ
トは大まかに通常データパケツト、トランク及び
スイツチテストパケツト、保守読出し及び書込み
パケツト、並びにメモリ読出し及び書込みパケツ
トに分類できる。パケツトの種類はパケツト識別
子あるいは制御欄内の値によつて判別される。通
常データパケツトはトランク及び交換ネツトワー
ク間を通じてデータ及び信号法情報を搬送する。
これは最も一般的なパケツトである。トランクテ
ストパケツトは２個のトランクコントローラを含
むトランク、及び稼働のトランク装置をテストす
るのに使用される。このテストは以下のように実
施する。つまり、このテストパケツトは関連する
中央処理装置によつて形成され、交換ネツトワー
クを経て第１のトランクコントローラに送られ
る。この第１のトランクコントローラはこのパケ
ツトのCRC欄のチエツクをし送信の間にエラー
が発生したかを調べる。エラーが発生した場合に
は、この第１のトランクコントローラはテストパ
ケツトを打ち切り、一方、エラーが発生しなかつ
た時はこの第１のトランクコントローラはトラン
ク装置を経て第２のトランクコントローラにこの
テストパケツトを送る。第２のトランクコントロ
ーラはこのテストパケツトを受信すると、同様の
CRCチエツクを実行し、エラーが発生しなかつ
た場合にはこのパケツトを第１のトランクコント
ローラにループ式に送り戻し、該制御器は次にこ
のパケツトを交換ネツトワークを経て中央処理装
置に送り戻す。中央処理装置は送信エラーが発生
したことを一定の時間が経過してもテストパケツ
トがループ式に送り戻されて来ないことによつて
知る。スイツチテストパケツトは交換ネツトワー
ク内の経路をテストするのに使用される。スイツ
チテストパケツトは中央処理装置によつて交換ネ
ツトワークを通じてトランクコントローラに送ら
れる。トランクコントローラはこのパケツトを
（そのパケツト内に指定の）第２のトランクコン
トローラに交換し、この第２のトランクコントロ
ーラは次にこのパケツトを中央処理装置に送り戻
す。

保守パケツトは保守情報をトランクコントロー
ラと関連する中央処理装置との間に送信するのに
使用される。例えば、保守パケツトは中央処理装
置１１４によつてトランクコントローラ１３１に
パケツトの送信及び受信に交換ネツトワーク１１
６のどの交換アレイを使用するかを指定するのに
使用されるが、これに関しては第５５図と関連し
て述べる。保守パケツトはまた、後に第５９図と
関連して述べるごとくトラヒツク報告の程度に関
してのパラメータをセツトするのにも使用され
る。保守読出し動作においては、中央処理装置は
保守読出しパケツトをトランクコントローラに送
る。トランクコントローラはこの情報を読出しこ
れをそのパケツトに書込み、次にそのパケツトを
中央処理装置にリターンする。保守書込み動作に
おいては、中央処理装置は保守書込みパケツトを
トランクコントローラに送る。トランクコントロ
ーラはパケツトからの情報を保守レジスタに書込
み、そして次に同じ情報を保守レジスタから読み
出す。読出された情報は保守書込みパケツト内に
置かれ中央処理装置に送り戻される。メモリパケ
ツトは中央処理装置が指定のメモリ位置からの情
報の読出し及び指定メモリ位置への情報の書込み
を可能とする。これらパケツナは読出し及び書込
みされるのが保守レジスタでなくメモリ位置であ
ることを除き保守パケツトと類似する。

第１５図はメモリ１４０１内に含まれる４つの
パケツトバツフア、及び論理チヤネル翻訳テーブ
ルを示す。受信機１４０２から到着するパケツト
は受信バツフア１５０１あるいはトランクテスト
バツフア１５０２のどちらかに書込まれる。トラ
ンクテストバツフア１５０２はトランクにループ
式に送り戻されるテストパケツトのために確保さ
れる。他の全ての到着パケツトは受信バツフア１
５０１に送られる。入力回路１４０６から到着す
るパケツトは送信パケツト１５０３かスイツチテ
ストバツフア１５０４のいずれかに書込まれる。
送信バツフア１５０３は送信機１４０３を経てト
ランク上に送信されるパケツトによつて使用され
る。スイツチテストバツフア１５０４はスイツチ
テストパケツト、及びメモリ読出し及び書込みパ
ケツトによつて使用される。論理翻訳テーブル１
５０５は中央処理装置からメモリ書込みパケツト
を介して受信された論理アドレスから物理アドレ
スへの翻訳情報を含む。

メモリ１４０１内の循環バツフアの読出し及び
書込みはアドレス制御器１４０４内に位置する読
出し及び書込みポインタによつて制御される。こ
れら読出し及び書込みポインタは各種バツフア内
の特定のメモリ位置を指す。読出し及び書込みポ
インタは受信機１４０２、送信機１４０３、入力
回路１４０６及び出力回路１４０５に提供され
る。これらポインタは回路によつて異なる各種循
環バツフアの読出しあるいは書込みに使用され
る。この構造は以下のごとくである。つまり、受
信回路−−受信バツフア及びトランクテストバツ
フア書込みポインタ；出力回路−−受信バツフア
及びスイツチテストバツフア読出しポインタ；入
力回路−−送信バツフア及びスイツチテストバツ
フア書込みポインタ；送信回路−−送信バツフア
及びトランクテストバツフア読出しポインタであ
る。

各種読出し及び書込みポインタに加えて、アド
レス制御器１４０１はさらに一時ポインタを含
む。受信機１４０４は１つの一時ポインタを持つ
が、このポインタは書込みポインタの値を保存す
るのに使用される。各々のパケツト書込み動作の
開始において、このポインタはその書込みポイン
タと同一アドレスにセツトされる。パケツトが書
込まれている間にエラーが発見された時は、この
書込みポインタがこの一時ポインタのアドレスに
送り戻される。このようにして、エラーを含むパ
ケツトが重複書込みされることによつて、これが
効果的に放棄される。入力回路１４０６は２つの
一時ポインタを持つ。１つはその書込みポインタ
の値を保存するのに使用される。もう１つの一時
ポインタはメモリ書込み動作の際に使用される
が、これについては後に述べる。出力回路１４０
５は１つの一時ポインタを持つがこれはメモリ読
出し動作の際に使用される。

以下の説明はトランクからスイツチネツトワー
クへの通常のデータパケツトのパケツトの流れを
示す。受信機１４０２はトランクパケツトを受信
し、このトランクパケツトに複数個の０を挿入し
て、パケツト内にこのトランクパケツトをスイツ
チパケツトに変換する領域を提供する。この変換
が完了すると、受信機１４０２はこのパケツトを
メモリ１４０１内の受信バツフア１５０１に書込
むためにアドレス制御器１４０４に書込み要求を
行なう。アドレス制御器１４０４はこの書込み要
求を受信し受信バツフア書込みポインタを提供す
る。受信機１４０２はここで受信バツフア１５０
１のこの書込みポインタによつて指定されるアド
レスの所にこのパケツトを書込む。アドレス制御
器１４０４は次に出力回路１４０５にパケツト存
在信号を送信して、出力回路１４０５にアドレス
制御器１４０４に読出し要求を送信させる。アド
レス制御器１４０４は受信バツフア読出しポイン
タを提供し、出力回路１４０５がこの読出しバツ
フアによつて指定されるアドレスの所で受信バツ
フア１５０１を読出すことを可能にする。出力回
路１４０５はこのパケツトを読出し、必要な欄を
修正することによつてこのトランクパケツトをス
イツチパケツトに変換し、必要な論理から物理ア
ドレスへの翻訳を実行し、そしてそのパケツトを
スイツチインタフエース１４１８に送る。この論
理から物理アドレスへの翻訳はメモリ１４０１内
の論理翻訳テーブルを読出し、必要なパケツト欄
を更新することから成る。パケツトを受信する
と、スイツチインタフエース１４１８はこのパケ
ツトを交換ネツトワークの交換アレイ１７０ある
いは１７１のどちらかに送信すべきかを判断す
る。

通常のデータパケツトのスイツチネツトワーク
からトランクへのパケツトの流れは以下の通りで
ある。パケツトはスイツチインタフエース１４１
８を経て交換ネツトワーク１１６の交換アレイ１
７０あるいは１７１のどちらかから受信され、入
力回路１４０６に送られる。入力回路１４０６は
このパケツトをメモリ１４０１内の送信バツフア
１５０３に書込むために、アドレス制御器１４０
４に書込み要求を行なう。アドレス制御器１４０
４はこの書込み要求を受信すると送信バツフア書
込みポインタを提供する。そこで、入力回路１４
０６はこのパケツトを送信バツフア１５０３のこ
の書込みポインタによつて指定される位置に書込
む。アドレス制御器１４０４は次に送信機１４０
３にパケツト存在信号を送り、送信機１４０３に
アドレス制御器１４０４に読出し要求を送らせ
る。

アドレス制御器１４０４は送信バツフア読出し
ポインタを提供し、送信機１４０３が読出し送信
バツフア１５０３のこの読出しポインタによつて
指定されるアドレスの所を読み出すことを可能に
する。送信機１４０３はアドレス制御器１４０４
に読出し要求を行ない、送信バツフア１５０３か
らのパケツトを読出す。送信機１４０３はパケツ
トの読出しを完了すると、パケツトから見出し情
報を除去し、このパケツトをトランクパケツトに
変換する。送信機１４０３は次にパケツトを関連
するトランクに送信する。

トランクテストパケツトは受信機１４０２によ
つてトランクより受信される。これらは、アドレ
ス制御器１４０４内のトランクテストバツフア書
込みポインタを使用しメモリ１４０１内のトラン
クテストバツフア１５０２に書込まれる。この動
作は受信バツフア書込みポインタの動作と類似す
る。送信機１４０３は次にアドレス制御器１４０
４に読出し要求をし、トランクテストバツフア読
出しポインタを使用し、トランクテストバツフア
１５０２を読出す。送信機１４０３はテストパケ
ツトを読出すと、これをトランクに送り戻す。ス
イツチテストパケツトも同様に処理される。これ
らは入力回路１４０６によつて受信され、該入力
回路１４０６はスイツチテストバツフア書込みポ
インタを使用してメモリ１４０１内のスイツチテ
ストバツフア１５０４内にこれを書込む。出力回
路１４０５は次にアドレス制御器１４０４内のス
イツチテストバツフア読出しポインタを使用し
て、スイツチテストバツフアを読み出す。出力回
路１４０５はパケツトの読出しを終えると、その
パケツトをスイツチネツトワークを経て指定のト
ランクコントローラに送る。

メモリ書込みパケツトはメモリ１４０１に情報
を書込むのに使用される。この情報には論理アド
レスから物理アドレスへの翻訳が含まれるが、該
翻訳は論理翻訳テーブル１５０５に書込まれる。
メモリ書込みパケツトは中央処理装置によつて送
信され、これは入力回路１４０６に送られるが、
該入力回路１４０６はこのパケツトの部分をスイ
ツチテストバツフア１５０４に書込み、またこの
パケツトの部分を論理翻訳テーブル１５０４に書
込むが、これは両方ともメモリ１４０１内に位置
する。スイツチテストバツフア１５０４内に書込
まれるメモリ書込みパケツトの部分はスイツチテ
ストバツフア書込みポインタを介して書込まれ、
また論理翻訳テーブル１５０５に書込まれるパケ
ツトの部分は第２の入力回路一時ポインタを介し
て書込まれるが、これらは両方ともアドレス制御
器１４０４内に位置する。出力回路１４０５は次
にスイツチテストバツフア１５０４内に格納され
た情報を読出し論理翻訳情報を読み出す。これは
次にデータのこの２つの部分を元のメモリ書込み
パケツトと同一のパケツトにアセンブルし、そし
てこのパケツトを中央処理装置に送り戻す。

メモリ読出しパケツトは中央処理装置から発信
され、中央処理装置がメモリ１４０１の部分を読
み出すのに使用される。入りメモリ読出しパケツ
トはメモリアドレス、及び読み出すべきバイト数
を含む。出力回路１４０５はメモリ１０４１のパ
ケツト内に指定のアドレスの所を読出し、指定の
バイト数をメモリ読出しパケツトに挿入する。こ
れは次に（要求データを含む）そのパケツトを中
央処理装置にリターンする。

トランク及びスイツチパケツトについては、こ
れら２つの形式のパケツトの各々に含まれる欄と
関連して後に詳しく述べる。実際のパケツト操作
及び変換の詳細についても後に述べる。トランク
パケツトはトランク装置とトランクコントローラ
の間をデータ及び保守情報を搬送する。典型的な
トランクパケツトの様式を第３図に示す。以下の
項目ではこれら欄の説明をする。

フラツグ欄は固有ビツトパターン（01111110）
でありパケツトの開始及び終端を同定するのに使
用される。パケツト識別子（PID）欄はそのパケ
ツトが信号法、テスト、通常データの伝送のいず
れであるかを指定する。この欄内の“０”は起呼
に使用される信号法パケツトであることを示す。
先に述べたごとく、このパケツトはこの呼の間に
後続の全てのパケツトが通過する経路を確立する
ためその経路に沿う全ての中央処理装置に送られ
る。

PID欄の“１”は信号法パケツトを示すが、該
パケツトを既に確立された経路に信号法情報を送
るのに使用される。このパケツト形式は着信先中
央局によつてのみ読まれる。

PID欄の“２”あるいは“３”はテストパケツ
トを示し、これはネツトワーク内のトランクをテ
ストするのに使用される。発信側中央処理装置は
テストパケツトを交換ネツトワークを経てそのト
ランクコントローラの１つに送る。このパケツト
はPID欄の“２”によつて示される。このパケツ
トはこの第１のトランクコントローラによつてト
ランクを経て第２のトランクコントローラに送信
される。このPID欄が“２”であるため、この第
２のトランクコントローラはこの欄を“２”から
“３”に変更し、このテストパケツトをトランク
を経て第１の制御器にループ式に戻す。この第１
のトランクコントローラはこのパケツトを受信
し、そのPID欄を読み出す。このPID欄が“３”
であるため、この第１のトランクコントローラは
このパケツトを中央処理装置にリターンする。

PID欄の“８”から“11”はパケツトが通常の
データを搬送することを同定する。この番号の大
きさは流れ制御のレベルを示す。“８”は流れ制
御がされていないことを示す。番号“９”から
“11”は流れ制御のレベルの増加を示す。流れ制
御が増加すると、発信局はますます大きな時間間
隔にてパケツトの送信を行なう。これはトラヒツ
クの増加によつてシステムが過負荷されるのを防
ぐ。

PID欄の“12”はデータグラムを示す。これは
完全なメツセージを搬送する単一パケツトであ
る。データグラムは以下の経路にて搬送される。
データグラムはそのデータグラムを送信する端末
装置と関連する中央処理装置によつて生成され
る。データグラムは次にそのデータグラムが通過
するネツトワーク内の各中央処理装置に送られ
る。各中央処理装置はデータグラムの論理アドレ
ス欄を読出し、データグラムが送られる次の中央
処理装置を判定する。データグラムが着信先中央
処理装置に到達すると、その着信先中央処理装置
はデータグラムを顧客の端末装置に送る。追加の
パケツトを送信するための経路が必要でないため
アドレス情報は保持されない。

論理アドレス欄は着信先トランクコントローラ
のアドレスを派生するのに使用される。これは現
トランクコントローラによつて論理アドレスを使
用しメモリ１４０１内に含まれる論理翻訳テーブ
ル１５０５を検索することによつてなされる。論
理翻訳テーブル１５０５は次のトランクコントロ
ーラの番号及び新たな論理アドレスを含む。現ト
ランクコントローラはこの新たな論理アドレスを
そのパケツトの論理アドレス欄に挿入し、パケツ
トを指定の経路に送る。時間スタンプ欄はパケツ
トが交換システムを経て伝送されるのに必要な累
積時間を含む。この欄は到着時間欄と関連して更
新されるが、該到着時間欄はパケツトが最初にト
ランクから受信された時に挿入される。着信先ト
ランクコントローラがパケツトを受信すると、こ
れは到着時間と現時間の差を計算し、時間スタン
プ欄を更新する。データ欄はパケツトによつて搬
送される実際のデータあるいは情報を含む。これ
に加え、この欄は幾つかの高レベルプロトコール
情報を含む。巡回冗長コード（CRC）欄はエラ
ー検出に使用される。この欄は送信トランクコン
トローラによつて生成され、着信先トランクコン
トローラによつてテストされ、この結果パケツト
がエラーを含むかの判定がなされる。

スイツチパケツトは交換ネツトワーク内にてデ
ータ及び保守情報を搬送する。典型的なスイツチ
パケツトの様式を第６図に示す。データ型のスイ
ツチパケツトはトランクパケツトによつて含まれ
る全ての欄を同一の順番に含む。１つの例外は２
つのフラツグ欄であるが、これはスイツチパケツ
トには含まれない。CRC欄もトランクパケツト
からスイツチパケツトへの幾つかの変換過程にお
いて再計算及びチエツクされる。スイツチパケツ
トに固有の欄について以下に説明する。

パケツト長欄はバイトによつて表わされたその
パケツトの全長である。この欄は受信機１４０２
によつて計算される。着信先トランクコントロー
ラ（DTC）欄及び発信側トランクコントローラ
（STC）欄はパケツトの経路指定に使用される。
DTC欄は着信先トランクコントローラのアドレ
スであり、これは論理翻訳テーブル１５０５から
得られる。STC欄は現在そのパケツトを処理中
であるトランクコントローラのアドレスである。

表１に示すごとく、制御欄、つまりCNTLは
スイツチパケツトの形式を示す。

スイツチパケツト形式 CNTL 説 明 ０ 標準データパケツト １ 保守読出しパケツト ２ 保守書込みパケツト ３ メモリ読出しパケツト ４ メモリ書込みパケツト ５ テストパケツト 第１トランクコントローラに送信 ６ テストパケツト 第２トランクコントローラに送信 標準データパケツトはデータ型トランクパケツ
ト（パケツト識別子“８”，“９”，“10”、あるい
は“11”）、並びに信号法及びデータグラムパケツ
ト（パケツト識別子“０”，“１”、あるいは
“12”）内に含まれる情報を交換ネツトワーク間に
搬送する。これらパケツトはネツトワーク内の次
のトランクコントローラによつてトランクパケツ
トに戻され、続いて必要に応じてスイツチパケツ
トに変換された後、後続スイツチネツトワークに
送信される。保守情報は保守書込みパケツト及び
保守読出しパケツトとともにシステム間を送信さ
れる。これらパケツトは中央処理装置が保守情報
をトランクコントローラに読出し及び書込みする
ことを可能にする。この保守情報はエラー及び制
御情報を含む。保守書込みパケツトは中央処理装
置によつて生成され適当なトランクコントローラ
に送られる。このパケツトがトランクコントロー
ラに到着すると、トランクコントローラは制御欄
を調べこれが“２”（保守書込みを示す）である
ことを判定し、このパケツトのデータ部分をスイ
ツチインタフエース１４１８内の保守レジスタ１
３０１内に書込む。

トランクコントローラは制御欄が“１”を持つ
スイツチパケツトを受信すると、保守読出し動作
をする。保守レジスタ内のデータが読出され、パ
ケツトのデータ部に書込まれる。このパケツトは
次に発信側中央処理装置に送信される。

スイツチパケツトはトランクコントローラのメ
モリ部の読出し及び書込みにも使用される。メモ
リ書込み動作においては、スイツチパケツトの制
御欄は“３”である。入力回路１４０６は中央処
理装置からこのパケツトを受信しこのデータ部を
メモリ１４０１内の要求位置に書込み、このパケ
ツトの残りをスイツチテストバツフア１５０４に
書込む。出力回路１４０５はメモリ１４０１内の
指定の位置からデータを読出し、さらにスイツチ
テストバツフア１５０４からパケツトの残りの部
分を読出す。これは次にこの２つの部分から１つ
の新たなパケツトをアセンブルし、この新たなパ
ケツトを交換ネツトワーク１１６を経て中央処理
装置１１５に送信する。

テストパケツトはテストデータを２つのトラン
クコントローラに送つた後に、そのパケツトを中
央処理装置に送り戻す形式のスイツチパケツトで
ある。第１のトランクコントローラにこのテスト
パケツトが到着すると、その制御欄が“５”にセ
ツトされる。これはこのパケツトが第２のトラン
クコントローラに送られた後に中央処理装置にリ
ターンされるべきであることを示す。第１のトラ
ンクコントローラを離れる前に、出力回路１４０
５はセツト欄を“５”から“６”に換え、その後
パケツトを第２ののトランクコントローラに送
る。第２のトランクコントローラのアドレスはデ
ータ欄内に指定される。第２のトランクコントロ
ーラはこのテストパケツトを受信すると、この制
御欄を読出す。この欄は“６”であるため、この
第２のトランクコントローラはこのパケツトを直
接に中央処理装置に送る。

受信機１４０２の主な機能はネツトワークのト
ランク側から受信されたトランクパケツトをスイ
ツチパケツトに変換し、これをネツトワークの交
換部に送信することである。この変換は(1)開始及
び終端フラツグ欄の除去、及び(2)パケツトの最初
の所への欄の追加より成る。この変換にはまた
CRC欄の再計算が必要である。追加欄は以下の
通りである。第１の２個の追加欄は０によつて満
された着信先トランクコントローラ欄と発信側ト
ランクコントローラ欄である。実際の発信側及び
着信先トランクコントローラの値は出力回路１４
０５によつて、受信バツフア１５０１からこのパ
ケツトを読出した後に加えられる。次の追加欄は
制御欄であり、最後の追加欄は到着時間欄であ
る。この到着時間欄にはパケツトが受信機１４０
２に到着した実際の時間が挿入され、これは着信
先トランクコントローラによつて時間スタンプ欄
を更新するのに使用される。

パケツト変換に際して、着信先トランクコント
ローラ欄、発信側トランクコントローラ欄及び制
御欄は０に初期化される。到着時間欄はパケツト
の到着時間（負の数にて表現）に初期化される。
パケツト識別子欄は１つの例外を除き変更されな
い。つまり、入りパケツトのパケツト識別子欄が
“２”でありテストパケツトであることを示す時
は、これを“３”に変更し、リターンされるのが
トランクテストパケツトであることを示す。既に
述べたごとく、CRC欄も更新されるが、この更
新過程は以下のように複雑である。つまり、
CRC欄がパケツト長欄があたかも全て０を含み、
実際のパケツト長がデータ欄とCRC欄の間の別
の欄に含まれているかのように計算されるが、こ
れはパケツトの長さがパケツトの受信とともに計
算され、全パケツトの受信が終了するまでこの長
さが未知であるためである。

第１６図は受信機１４０２の詳細を示す。受信
機１４０２はフラツグ及びビツト除去回路１６０
１、パケツト様式変換器１６０２、及び直列並列
変換器１６０３を含む。フラツグ及びビツト除去
回路１６０１はトランクパケツトの開始及び終端
において、01111110フラツグパターンを除去す
る。これに加えて、この回路は送信機１４０３に
よつてビツト流に加えられたビツトを除去する。
この過程については後に述べる。パケツト様式変
換器１６０２はパケツトに複数の０を加える。こ
れら複数の０はパケツト変換の際に加えられる欄
に対する位置ホルダの機能を果す。これに加え
て、この回路はパケツトの到着時間を挿入し、必
要に応じて、パケツト識別子欄を更新する。

トランクパケツトは導線１６０４からフラツグ
及びビツト除去回路１６０１によつて受信され
る。この回路はパケツト内に含まれる開始及び終
端フラツグの存在を検出することによつて各パケ
ツトの開始及び終端を検出する。これらフラツグ
は検出されると除去される。これに加えて、この
回路はビツト除去を行なう。ビツト除去とは、こ
のフラツグパターンがパケツトの開始及び終端以
外の所で発生しないようにするためにビツト流内
に挿入されたビツトを除去する動作である。

フラツグ及びバツト除去回路１６０１はこのパ
ケツトを導線１６０５を経てパケツト様式変換１
６０２に送る。パケツトが最初にパケツト様式変
換器１６０２に到着すると導線上に１つの信号が
置かれる。この信号はパケツトが処理されている
間とどまる。類似の信号がパケツトがパケツト様
式変換器１６０２から直列並列変換器１６０３に
伝送されている間に導線１６０９上に置かれる。
導線１６０５がデータを含む間、導線１６０７上
にクロツクパルスの毎に“１”が置かれる。パケ
ツト様式変換器１６０２は導線１６０１からトラ
ンクパケツトを受信し、スイツチパケツトを形成
するのに適当な欄を加える。これに加えて、この
回路はエラー検出を行ない、また必要に応じて
PID欄の変更を行なう。

エラー検出は名入りパケツトのCRC欄をチエ
ツクすることによつて実行される。エラーが検出
されると、パケツト様式変換器１６０２は導線１
６１２を経て直列並列変換器１６０３にエラー信
号を送信するが、この信号はエラーを含むパケツ
トを破棄させる。パケツト様式変換器１６０２は
さらにハードウエアエラーの検出も行なう。ハー
ドウエアエラーが検出されると、これは導線１６
２６上の信号によつて示される。

PID欄の変換はパケツト様式変換器１６０２に
よつてトランクテストパケツトについて実行され
る。入りテストパケツトのPID欄は“２”の値を
持つが、パケツト様式変換器１６０２はこの欄を
“３”に変換する。これに加えて、テストパケツ
トが受信された時、パケツト様式変換器１６０２
は導線１６１１を高値にする。これは直列並列変
換器１６０３はテストパケツトの内容をトランク
テストバツフア１５０２に書込ませる。パケツト
様式変換器１６０２は完全に重複されており自己
障害検出をすることが可能である。

第１７図にフラツグ及びビツト除去回路１６０
１の詳細を示す。この回路はフラツグ及びビツト
除去を行なう。フラツグ除去は以下のようにして
実行される。トランクが遊び状態である間、フラ
ツグパターン01111110が導線１６０４上に連続的
に送られる。この８ビツトパターンはレジスタ１
７０１に読出される。レジスタ１７０１がこのビ
ツトパターンを受信中に、レジスタ１７０２は同
一のビツト速度にて安定した複数の“１”から成
るビツト流を受信する。１つの完全な８ビツトフ
ラツグパターンを受信すると、レジスタ１７０２
はANDゲート１７０６の出力上の“１”によつ
て解除されるが、該ANDゲート１７０６はフラ
ツグパターンの存在を復号する。これはレジスタ
１７０２にクロツクとともに送信されている複数
の“１”がレジスタ１７０２から送信されるのを
防ぐ。レジスタ１７０２から送り出される複数の
“１”はANDゲート１７１４及びレジスタ１７０
５に向けられる。複数の“１”が存在すると、実
データがレジスタ１７０１から送られることにな
り、導線１６０７がこの実データを送信するため
に起動される。

実パケツトからのフラツグパターンがレジスタ
１７０１にクロツクに合わせて読出された後の後
続ビツトはフラツグパターンでなく実パケツト内
容となる。レジスタ１７０１に実データの８ビツ
トがクロツクとともに読出された時は、ANDゲ
ート１７０６はANDゲートがフラツグパターン
を検出しないためレジスタ１７０２の解除を行な
わない。この結果レジスタ１７０２はANDゲー
ト１７１４の１つの入力に連続して複数の“１”
のビツト流を送ることとなる。ANDゲート１７
１４の他方の入力はレジスタ１７０１から実パケ
ツトの内容を受信する。ANDゲート１７１４は
こうしてレジスタ１７０２からの複数の“１”に
よつて起動される。この起動信号によつてレジス
タ１７０１の内容がレジスタ１７３０にシフトさ
れる。従つて、ANDゲート１７１４の出力は実
パケツトの内容が１つの“１”を含む時にのみ
“１”となる。このようにしてパケツト内容から
フラツグが除去されたものがレジスタ１７０３に
シフトされ、導線１７１０を経てパケツト様式変
換器１６０２に送られる。

ビツト除去は送信機１４０３が５つの連続した
“１”を検出するごとに、これが常に“０”を挿
入するために必要となる。これはパケツトデータ
が絶対にフラツグパターンを含まないようにする
ために行なわれる。これら挿入された０はフラツ
グを除去した後にフラツグ及びビツト除去回路１
６０１によつて除去される。ビツト除去は以下の
ようにして実行される。ANDゲート１７１４か
らのパケツトはまだ挿入された“０”を含む。レ
ジスタ１７０３に11111のパターンがクロツクと
ともに読出された場合、次のビツトは挿入された
ビツトであるはずであり、これは除去すべきであ
る。この11111のパターンはこの挿入された“０”
がレジスタ１７０３の第１の位置にある１ビツト
の間ANDゲート１７１８の出力を“０”にさせ
る。この“０”は実パケツトデータがレジスタ１
７０３にシフトされるのと同時にレジスタ１７０
４にシフトされる。レジスタ１７０４内の“０”
がANDゲート１７０８の入力に到達すると、導
線１６０６はレジスタ１７０３内に挿入された
“０”が存在するその１クロツクパルスの間“０”
となる。導線１６０６はビツト存在表示子であ
り、この信号はパケツト様式変換器１６０２に送
られる。レジスタ１７０３内に挿入された“０”
が存在するクロツクパルスではビツト存在信号が
不在となり、この挿入された“０”が除去され
る。

第１８図にパケツト様式変換器１６０２の詳細
を示す。この回路は実パケツト変換を実行する。
この回路はCRC回路１８０１及び１８０４、パ
ケツト様式変換回路１８０２及び１８０５、並び
に比較器１８０３を含む。CRC及びパケツト様
式変換回路はパケツト様式変換過程の際にCRC
が回路内のエラーを正しくチエツクできないため
に２重になつている。CRC回路は入りパケツト
のCRC欄をチエツクしこれを除去する。パケツ
ト様式変換回路は実パケツトの変換及び新たな
CRC欄の計算を行なう。比較器１８０３はパケ
ツト様式変換回路１８０２と１８０５からの変換
パケツトを比較する。このパケツトが一致しない
時は、パケツト内にエラーが存在し、これは導線
１６２６上のFLTR信号によつて示される。この
FLTR信号は交換インタフエースに送られ、次に
中央処理装置に送られこれによつて適切な処置が
取られる。

第１９図にパケツト様式変換回路１８０２の詳
細を示す。この回路は後続回路によつて使用され
るスイツチパケツトを形成するために入りトラン
クパケツトに空白欄を加えるのに使用されるパツ
ド回路１９０１；パケツト到着時間を計算し挿入
するための到着時間回路１９０２；必要に応じて
PID欄を更新するためのPID回路１９０３；パケ
ツト長を計算し挿入するための長さ回路１９０
４；及びパケツトのCRC欄を計算するための
CRC回路１９０５を含む。

第２０図にパケツト回路１９０１の詳細を示
す。この回路は入りパケツトの最初に56個の０を
挿入し、またパケツトの最後に24個の０を挿入す
る。これら複数の０は後続回路によつて加えられ
る欄のための位置ホルダとして機能する。パツド
回路１９０１はシステムクロツクからプサイクロ
ツクパルス及びフアイクロツクパルスの両方を受
信する。第５４図に示すごとくフアイパルスはプ
サイパルスの５倍の速度を持つ。フアイクロツク
パルスはパケツトの最初に複数の０を置くのに使
用される。

パツド回路１９０１は導線１８１４，１８１
５、及び１８１６からデータ信号、データ存在信
号、及びビツト存在信号を受信する。これら信号
は動作ANDゲート２００６から２００８まで送
られ、これよりレジスタ２００１から２００３に
シフトされる。レジスタ２００１から２００３は
データをプサイクロツク速度にて動作ANDゲー
ト２０１０あるはORゲート２０１１に送る。導
線１８１５上の最初のパルスは導線２０３１を介
して制御器２００４を起動する。制御器２００４
は起動されると、カウンタ２００５及びパツド導
線２０２７を起動する。導線２０２７はANDゲ
ート２０１９及びフリツプフロツプ２０２４を介
してパケツトの最初に56個の０を挿入する。カウ
ンタ２００５はクロツクパルスをカウントし
ANDゲート２０３０を介して制御器２００４に
信号を送り56個のパルスの後、導線２０２７を不
能にする。複数の０がフアイクロツク速度にて挿
入される。これは実パケツトデータがレジスタ２
００１からシフトされる前にパケツトの最初に複
数の０を挿入することを可能にする。データ信
号、データ存在信号及びビツト存在信号がレジス
タ２００１から２００３までからシフトされる
と、これらはゲート２０１３，２０１４，２０１
６及び２０３４、並びにフリツプフロツプ２０１
５を介して1.544から8Mb／ｓに変換される。こ
のパケツトの最後の16ビツトがレジスタ２００１
内に入ると（導線２０３１が不能にされることに
よつて知らされる）、制御器２００４は導線２０
３２を起動させる。これはレジスタ２００１から
２００３内の最後の16ビツトを動作ANDゲート
２０１２及びORゲート２０１１を介してフアイ
クロツク速度にてシフトさせる。これに加えて、
この信号はインバータ２００９を介してANDゲ
ート２００６から２００８を不能にする。この目
的は現パケツトのシフトが完了するまで次のパケ
ツトがパツド回路１９０１にシフトされるのを防
ぐことにある。レジスタ２００１からパケツトの
終端がシフトアウトされると、制御器２００４は
24クロツクパルスの間、導線２０２７を動作し、
パケツトの終端に24個の０を挿入する。

第２１図に到着時間回路１９０２の詳細を示
す。この回路はパケツトの到着時間をその到着時
間欄に挿入する。到着時間は正の値でなく負の値
として計算される。クロツクを逆方向にランさせ
ることによつて、送信機１４０３の説明の所で後
に詳述するごとく、補数を必要とすることなく到
着時間を現時間に加えることができる。到着時間
回路１９０２はカウンタ２１０１及び２１０３、
桁送りレジスタ２１０２、制御器２１０４、及び
フリツプフロツプ２１０９から２１１１を含む。
カウンタ２１０１はシステムクロツク１６１から
の外部TICK及びSYNCパルスによつて現時間を
保持する。カウンタ２１０３は入りパケツト内の
ビツト数をカウントし到着時間欄を検出する。パ
ケツトが到着すると、これは導線１９０７上の信
号によつて示されるが、この信号は導線２１０５
を介して制御器２１０４に送られる。制御器２１
０４がこのデータ存在信号を受信すると、これは
導線２１１３を経てカウンタ２１０３に信号を送
り、入りビツトのカウントを開始する。これに加
えて、制御器２１０４は導線２１１２上に１つの
信号を置く。この信号はカウンタ２１０１の内容
を桁送りレジスタ２１０２にロードさせる。この
結果、パケツトの到着時間が桁送りレジスタ２１
０２にシフトされる。到着時間欄はパケツトのビ
ツト位置４８から５５である。この欄は先にパツ
ド回路１９０１によつて０が挿入されている。カ
ウタ２１０３が48に達すると、これはANDゲー
ト２１１８を経て制御器２１０４に信号を送る。
制御器２１０４は次にANDゲート２１１５の入
力に信号を置き、ANDゲート２１１５を動作さ
せる。ANDゲート２１１５が動作すると、これ
はANDゲート２１１６及びORゲート２１１７を
介して桁送りレジスタ２１０２にその内容をフリ
ツプフロツプ２１０９にシフトアウトさせる。フ
リツプフロツプ２１０９から２１１１は次にこれ
らのＤ入力上に受信された情報をフアイクロツク
速度にて導線１９０９から１９１１に送信する。

第２２図にPID回路１９０３の詳細を示す。
PID回路１９０３は入りパケツトのPID欄を読出
しパケツトの形式を判定する。入りパケツトがデ
ータグラムであるときは、導線１９１８上に信号
が置かれる。入りパケツトがテストパケツトであ
る時は、PID欄内に“３”が置かれ、導線１６１
１上に信号が置かれる。入りパケツトは導線１９
０９上に到着する。導線１９１０はこのパケツト
が受信されている間、連続的な複数の“１”の流
れを受信する。導線１９１１は導線１９０９上に
妥当ビツトが存在する各ビツト時間の間“１”を
受信する。導線１９１０上の最初の“１”はカウ
ンタ２２０３にANDゲート２２０４を介して導
線１９１１上のビツトをカウントすることによつ
て妥当データビツトカウントさせる。カウンタ２
２０３が59に到達すると、これはANDゲート２
２１３を動作させ、ANDゲート２２１３は制御
器２２０５に信号を送る。制御器２２０５は次に
導線２２１４上に起動信号を置く。この59番目の
ビツト時間の間、PID欄の最下位ビツトが導線１
９０９上に置かれ、そしてPID欄の３つの最上位
ビツトが桁送りレジスタ２２０１内に格納され
る。導線１９０９上及び桁送りレジスタ２２０１
内のデータはANDゲート２２０７あるいは２２
０６を動作させる。このデータが２進“12”であ
り、データグラムであることを示す時は、AND
ゲート２２０６が動作し、導線１９１８上に信号
を置く。導線１９０９上及び桁送りレジスタ２２
０１内のデータが２進“２”あるいは“３”であ
り、テストパケツトであることを示す時は、
ANDゲート２２０７が動作し、パケツト識別子
欄に“３”を置く。導線１９０９上及び桁送りレ
ジスタ２２０１内のデータが２進“２”である時
も、ANDゲート２２０９が動作し、このパケツ
トをトランクテストバツフア１５０２内に格納す
る。フリツプフロツプ２２１０から２２１２はシ
ステムクロツク１６１からのクロツクパルスを介
して導線１９１２から１９１４上の出力データを
同期に保つ。

第２３図に長さ回路１９０４の詳細を示す。長
さ回路１９０４は入りパケツト内のバイト数をカ
ウントし、パケツトの終端にバイトカウントを置
く。これに加えて、長さ回路１９０４は受信した
パケツトが150バイトを越える場合には導線１９
１９上に長さエラー信号を置く。入りデータ、デ
ータ存在表示、及びビツト存在表示は導線１９１
２から１９１４上に受信され、桁送りレジスタ２
３０１から２３０３にシフトされる。導線１９１
２上にデータが最初に出現すると、導線１９１３
上にも複数の“１”が出現し、データが存在する
ことを示す。導線１９１３上の最初の“１”は
ORゲート２３１０を介して制御器２３０７にカ
ウンタ２３０４を始動させる。カウンタ２３０４
は導線２３１５上の入りビツト存在信号をカウン
トし、パケツト内のバイト数を判定する。導線１
９１３が“０”になると、カウンタ２３０４によ
つて全パケツトがカウントされたことを示す。導
線１９１３上の“０”はカウンタ２３０４の内容
を桁送りレジスタ２３０５内にロードさせる。１
ビツト時間の後、制御器２３０７はシフト導線２
３１７を起動させ、桁送りレジスタ２３０５の内
容（つまり、バイトカウント）をANDゲート２
３１１及びORゲート２３１８を経てパケツトに
シフトさせる。これはパケツトの長さカウントを
パケツトの終端に置く。制御器２３０７がシフト
導線２３１７を起動させる時、これはまたカウン
タ２３０６を起動させる。カウンタ２３０６が８
に到達すると、これは制御器２３０７に信号を送
り、制御器２３０７はシフト導線２３１７を不能
にする。カウンタ２３０６が24に到達すると、全
パケツトが長さ回路１９０４にシフトされる。
150バイトを越えるパケツトは最大パケツト長を
越える。これら過多に長いパケツトは比較器２３
０８によつて検出されるが、これはこのことを長
さエラー導線１９１９上に信号を置くことによつ
て示す。この長さエラー指標はそのパケツトを破
棄させる。フリツプフロツプ２３１２から２３１
４はPID回路１９０３内のフリツプフロツプ２２
１０から２２１２と同一の機能を遂行する。

第２４図に直列並列変換回路１６０３の詳細を
示す。直列並列変換回路１６０３はバツフア２４
０１及びアドレス制御インタフエース２４０２を
含む。バツフア２４０１はデータ存在指標及びビ
ツト存在指標をパケツト様式変換器１６０２から
受信する。バツフア２４０１は入りデータをバイ
ト形式に変換し、このバイトを導線２７２０を経
てアドレス制御器１４０４に送る。アドレス制御
インタフエース２４０２は導線２７２１から２７
２７上の信号によつてケーブル２７２０上の情報
をどこに書込むかの信号を送る。導線２７２１か
ら２７２３はそれぞれ受信バツフア１５０１、ト
ランクテストバツフア１５０２、及び一時ポイン
タに対する書込み指令である。導線２７２６から
２７２７は一時ポインタを受信バツフアあるいは
トランクテストバツフア書込みポインタのどちら
かに等しくセツトし、また導線２７２４から２７
２５は受信バツフアあるいはトランクテストバツ
フア書込みポインタを一時ポインタと等しくセツ
トする。

第２５図にバツフア２４０１の詳細を示す。バ
ツフア２４０１は実直列並列変換を遂行する。入
りデータ、データ存在指標、及びビツト存在指標
は導線１６０８，１６０９、及び１６１０上に受
信される。入りデータは桁送りレジスタ２５０１
と２５０４によつて緩衝され、データ存在指標は
桁送りレジスタ２５０２と２５０５によつて緩衝
され、そしてビツト存在指標は桁送りレジスタ２
５０３と２５０６によつて緩衝される。データビ
ツトがレジスタ２５０４にシフトされると、これ
らは桁送りレジスタ２５０７によつてバイトにア
センブルされる。カウンタ２５０９は入りビツト
存在信号をカウントし、完全なバイトがアセンブ
ルされた時期を知る。１つのバイトがアセンブル
されると、このバイトはANDゲート２５１０か
らの信号を介して出力レジスタ２５０８にロード
される。これに加えて、ANDゲート２５１０及
び２５１１はフリツプフロツプ２５１２をセツト
するが、これはデータ存在信号を導線２４０４上
に置く。このデータ存在信号はアドレス制御イン
タフエース２４０２にバイトの送信準備ができた
ことを知らせる指標である。バイトが送信される
と、アドレス制御インタフエース２４０２は導線
２４０３上に１つの信号を置きバイトの受信を知
らせる。この信号はフリツプフロツプ２５１２を
リセツトする。

第２６図にアドレス制御インタフエース２４０
２の詳細を示す。アドレス制御インタフエース２
４０２はメモリ１４０１内に位置する受信バツフ
ア１５０１とトランクテストバツフア１５０２の
書込みを制御する。フリツプフロツプ２６０５は
エラーを含むパケツトあるいはバツフアが溢れた
ため破棄しなければならないパケツトの破棄を制
御する。フリツプフロツプ２６０８はデータが受
信バツフア１５０１に書込まれるべきか、あるい
はトランクテストバツフアに書込まれるべきかの
選択をする。バツフア２４０１は導線２４０４上
に信号を置くことによつてこれがバイトをアセン
ブルしたことを知らせる。この信号は導線２６３
１上の信号を介して制御器２６０１にフリツプフ
ロツプ２６０５をセツトさせる。フリツプフロツ
プ２６０５が“１”にセツトされると、ANDゲ
ート２６１０が動作し、これはANDゲート２６
１１，２６１２，２６１４、及び２６１５を動作
させる。バツフア２４０１がテストパケツトを送
信しているときは、パケツト様式変換器１６０２
は導線１６１１上に１つの信号を置く。この信号
はフリツプフロツプ２６０８をセツトするが、該
フリツプフロツプはANDゲート２６２２から２
６２５を動作させる。この動作はパケツトをトラ
ンクテストバツフア１５０２に書込ませる。バツ
フア２４０１内のパケツトがテストパケツトでな
い時は、フリツプフロツプ２６０８は“０”にリ
セツトされる。これはインバータ２６２１を介し
てANDゲート２６１６から２６１９を動作させ
る。これらANDゲートが動作すると、パケツト
は受信バツフア１５０１内に書込まれる。

第２７図にアドレス制御器１４０４の詳細を示
す。アドレス制御器１４０４は送信機１４０３、
受信機１４０２、入力回路１４０６及び出力回路
１４０５がメモリ１４０１の適当な部分の読出し
及びそこへの書込みを行なうことを可能にする。
アドレス制御器１４０４は受信インタフエース２
７０１、出力インタフエース２７０３、送信イン
タフエース２７１１、入力インタフエース２７３
１、及びメモリインタフエース２７０２を含む。
これに加えて、この回路はフル／空き回路２７０
４，２７０７，２７０８、及び２７１２；並びに
フリツプフロツプ２７０５，２７０６，２７０
９、及び２７１０を含む。タイマ２７１４は受信
機１４０２、送信機１４０３、出力回路１４０５
及び入力回路１４０６がメモリ１４０１内のバツ
フアにいつアクセスするかを導線２７６０から２
７６３を順次起動させることによつて制御する。
フル／空き回路はバツフアの溢れ及び空き状態を
検出するのに使用され、フリツプフロツプは関連
するバツフア内にデータが存在する時を示すのに
使用される。アドレス制御器１４０４はシステム
クロツク１６１からのシータクロツク速度にて動
作する。

受信インタフエース２７０１は受信機１４０２
からの書込み要求を導線２７２１から２７２７上
に受信する。つまり、これは受信機１４０２から
のデータをケーブル２７２０上に受信する。受信
インタフエース２７０１はこれら書込み要求に応
答して、データをメモリ１４０１内に書込むため
に、受信バツフア書込みポインタ、トランクテス
トバツフア書込みポインタ、あるいは一時ポイン
タのいずれかを提供する。例えば、導線２７２２
上の信号は受信インタフエース２７０１にデータ
を受信バツフア書込みポインタによつて示される
アドレスに書込ませる。データが書込まれると、
受信バツフア書込みポインタが増分され、この新
たなアドレス及びこのアドレスに１を加えたもの
が受信バツフアフル／空き回路２７０４に送られ
る。受信バツフアフル／空き回路２７０４が受信
バツフア１５０１が空であることを検出すると、
これはフリツプフロツプ２７０５をリセツトし、
導線２７３８からデータ存在信号を除去させる。
受信バツフアフル／空き回路２７０４が受信バツ
フア１５０１が溢れ状態であることを検出する
と、これは導線２７２８上に受信バツフア過ロー
ド指標を送る。導線２７２２上の信号はケーブル
２７２０上のデータをトランクテストバツフア１
５０２に書込ませる。この回路は受信バツフア１
５０１の書込みと類似の動作するが、トランクテ
ストバツフアのフル／空き回路２７０７がトラン
クテストバツフア１５０２が空の時フリツプフロ
ツプ２７０６をリセツトし、これはトランクテス
トバツフア１５０２が溢れたことを導線２７２９
上の信号を介して示す点が異なる。

一時ポインタはパケツト長を長さ欄に書込むた
め、またエラーを含むパケツトを破棄するために
使用される。一時ポインタは、パケツトの長さ
欄、及びパケツトの実長がパケツトの殆がバツフ
ア内に書込まれるまで未知であるために使用され
る。実長は以下の方法にてパケツトに挿入され
る。一時ポインタが書込みポインタと等しくセツ
トされ、書込みポインタがバツフアへのパケツト
の書込みを開始する。パケツト長（これはパケツ
トの終端付近に置かれる）の書込み準備ができる
と、これは一時ポインタを使用して書込まれる。
一時ポインタは書込みポインタと等しくセツトさ
れているため、これは長さ欄の位置を指す。こう
して、実パケツト長がパケツトの長さ欄に書込ま
れる。

パケツト内にエラーが検出されると、パケツト
は破棄される。これは導線２４２７にパルスを送
る受信機１４０２によつて遂行されるが、これは
受信インタフエース２７０１に受信バツフアに対
する書込みポインタと等しくセツトさせる。

出力インタフエース２７０３は導線２７３２か
ら２７３６を介して出力回路１４０５からの読出
し要求を受信する。出力回路１４０５はこの読出
し要求に応答してメモリ１４０１からデータを読
出すための適当なポインタを提供する。例えば、
導線２７３２上の信号は出力インタフエース２７
０３に受信バツフア１５０１の受信バツフア読出
しポインタによつて示されるアドレス位置からデ
ータを読出させる。導線２７３３上の信号は出力
インタフエース２７０３にスイツチテストバツフ
ア１５０４のスイツチテストバツフア読出しポイ
ンタによつて示されるアドレス位置を読出させ
る。出力インタフエース２７０３はデータの読出
しを行なうと、このデータをケーブル２７３１を
経て出力回路１４０５に送る。

溢れ状態は受信バツフアフル／空き回路２７０
４によつて検出される。これは該回路２７０４に
よつて読出しポインタに１を加えたものと比較す
ることによつて遂行される。これら２つが等しい
時は、これは受信機が受信バツフア１５０１にも
う１つのバツフアを書込めば溢れが発生すること
を示す。

入力インタフエース２７１３の動作は受信イン
タフエース２７０１と類似する。入りデータはケ
ーブル２７４４を経て入力回路１４０６から受信
され、送信バツフア１５０３あるいはスイツチテ
ストバツフア１５０４に書込まれる。入力回路１
４０６からの書込み要求は導線２７４５から２７
５２、及び導線２７６５を介して実行される。ス
イツチテストバツフアのフル／空き回路２７０８
及び送信バツフアのフル／空き２７１２は入力イ
ンタフエース２７１３から書込みポインタアドレ
スを受信し、スイツチテストバツフア１５０４及
び送信バツフア１５０３のフル／空き状態を管理
する。これらフル／空き回路はフリツプフロツプ
２７０９及び２７１０をリセツトし、導線２７４
２及び２７４３を経てバツフア溢れ状態を送信す
る。送信インタフエース２７１１の動作は出力イ
ンタフエース２７０３と類似する。データはメモ
リ１４０１内の送信バツフア１５０３あるいはト
ランクテストバツフア１５０２から読出される。
データは読出されると、これはケーブル２７５５
を経て送信機１４０３に送られる。読出し要求は
導線２７５３及び２７５４を介して送信機１４０
３からら受信される。送信インタフエース２７１
１は一時ポインタは含まない。

メモリ１４０１は以下の循環バツフア、つまり
受信バツフア１５０１、トランクテストバツフア
１５０２、送信バツフア１５０３、及びスイツチ
テストバツフア１５０４を含む。第２８図に循環
バツフアの詳細を示す。循環バツフアは読出しポ
インタ２８０１及び書込みポインタ２８０４がメ
モリ１４０１内の同一部を連続的に読出し及び書
込みするのを可能にし、読出しポインタ２８０１
が常に書込みポインタ２８０４の前にあり、書込
みポインタ２８０４はまだ読出しされていないメ
モリ１４０１の部分を書込むことはできない。各
読出し及び書込み動作の後、適当なポインタ（読
出しあるいは書込み）が１増分される。書込みポ
インタ２８０４が読出しポインタ２８０１より１
小さい位置にある時は、バツフアはフルである
（つまり、次の書込み動作はバツフアの読出しポ
インタ２８０１がまだ読出しを終えてない部分に
重複して書込みを行なうことになる）。この状態
が発生すると、フル／空き回路２８０３は導２８
０８上にバツフア満杯状態を示す。同様に、読出
しポインタ２８０１が書込みポインタ２８０４よ
り１小さい位置にある時は、バツフアは空であ
る。

一時ポインタは受信機１４０２、入力回路１４
０６、及び出力回路１４０５によつて各種用途に
使用される。例えば、受信回路においては、この
一時ポインタは書込みポインタが書込みその後受
信機１４０２がエラーを発見した場合、書込みポ
インタをバツクアツプするのに使用される。一時
ポインタはパケツトの第１のバイトを含むメモリ
位置を指す。書込みポインタを一時ポインタと等
しくセツトすることによつて、このパケツトは効
果的に破棄される。

第２９図に典型的なポインタを示す。ポインタ
はバツフアの読出し及び書込みをするためバツフ
ア内の現位置のアドレスを含む。このポインタ回
路は以下の機能、つまり、ポインタのリセツト；
ポインタの増分（ラツプアラウンドを含む）；外
部源からのポインタのロード、例えば、読出しポ
インタを一時ポインタと等しくセツト；並びにフ
ル／空き回路によつて使用されるための現アドレ
ス、及び該アドレスに１を加えたアドレスの提供
を行なう。現アドレスはレジスタ２９０１内に格
納される。このアドレスはケーブル２９１９上に
提供され、該アドレスに１を加えたものはケーブ
ル２９２１上に提供される。リセツト動作はケー
ブル２９２０上の開始アドレスを以下のごとくレ
ジスタ２９０１にロードさせる。リセツトは導線
２９１５上の信号によつて起動される。この信号
はORゲート２９０２を介してレジスタ２９０１
を起動させる。これに加えて、このリセツト信号
はORゲート２９０９を動作させるが、該ORゲ
ートはANDゲート２９１３を起動させる。ケー
ブル２９２０上の開始アドレスはANDゲート２
９１３及びORゲート２９１２を通過しANDゲー
ト２９０５の１つの入力に到達する。ANDゲー
ト２９０５の他方の入力はインバータ２９０６を
介して起動され、こうして開始アドレスはレジス
タ２９０１にロードされる。ポインタの増分はポ
インタに次のメモリアドレスの読出しあるいは書
込みをさせる。ポインタが限界アドレスに到達す
ると、この増分はラウンドアツプを起こさせる。
増分は導線２９１６上の信号によつて始動され
る。この信号はORゲート２９０２を介してレジ
スタ２９０１を起動させる。レジスタ２９０１に
ロードされるアドレスはメモリ領域が限界に達つ
したか否かによつて左右される。限界に達つして
ない場合は、比較器２９０７が動作し、これは
ANDゲート２９１１及びORゲート２９１２を動
作させる。ORゲート２９１２が動作すると、現
アドレスに１を加えたものがANDゲート２９０
５及びORゲート２９０４を経てレジスタ２９０
１にロードされる。限界に達している時は、比較
器２９０８が動作する。これはORゲート２９０
９を動作し、該ゲート２９０９は前述したごとく
動作２９２０上の開始アドレスをレジスタ２９０
１にロードさせる。これがラウンドアツプであ
る。外部源からのロードは導線２９１７上の信号
によつて始動される。この信号はORゲート２９
０２を介してレジスタ２９０１を起動させる。こ
れに加えて、この信号はANDゲート２９０３を
起動しインバータ２９０６を介してANDゲート
２９０５を不能にする。ANDゲート２９０３が
起動されると、ケーブル２９１８上の外部アドレ
スがORゲート２９０４を経てレジスタ２９０１
に入力される。

第３０図は受信インタフエース２７０１の詳細
を示す。受信インタフエース２７０１は受信バツ
フア書込みポインタ３００１、一時ポインタ３０
０２、及びトランクテストバツフアポインタ３０
０３を含む。これらポインタは第２９図に説明の
ポインタと類似しており、受信機１４０２の受信
バツフア１５０１及びトランクテストバツフア１
５０２の読出しに使用される。データはバツフア
２４０１からケーブル２７２０上に受信され、ケ
ーブル３００４を介して、メモリインタフエース
２７０２を経てメモリ１４０１に送られる。メモ
リ位置は、アドレスケーブル３００６を介して指
定される。このアドレスはORゲート３０１５及
びANDゲート３０１１を介して対応するポイン
タ３００１，３００２、あるいは３００３のリー
ドから受信される。ゲート３００９から３０１１
は多重入力ANDゲートであり、ケーブル３００
４から３００６を介してデータの送信、指標の書
込み、及びメモリ１４０１の読出しを行なう。出
力インタフエース２７０３、入力インタフエース
２７１３、及び送信インタフエース２７１１は受
信インタフエース２７０１と類似した設計であ
る。

第３１図にスイツチインタフエース１４１８の
詳細を示す。スイツチインタフエース１４１８は
２つの主要な機能を持つ。これは交換ネツトワー
ク１１６の交換アレイ１７０あるいは１７１のど
ちらかへのパケツトの送信あるいは該アレイのど
ちらかからパケツトを受信し、またこれはトラヒ
ツク及びエラー統計の保持を行なう。エラー及び
制御情報は保守レジスタ３１０１を介してスイツ
チインタフエース１４１８と中央処理装置１１５
との間を通信される。スイツチインタフエース１
４１８はパケツトを出力制御器３１０６を介して
交換ネツトワーク１１６の交換アレイ１７０ある
いは１７１のどちらかに送信する。通常のロード
シエア動作においては、交換インタフエース１４
１８は交換アレイ１７０と１７１とに交互にロー
ドする。しかし、中央処理装置１１５はスイツチ
インタフエース１４１８に全てのパケツトを交換
アレイ１７０あるいは１７１のどちらかのみに向
けさせることも、またパケツトをいずれのアレイ
にも送信させないようにすることも可能である。
この最後のモードは効果的にトランクコントロー
ラの機能を停止させる。第５５図に出力制御器３
１０６の詳細を示す。スイツチインタフエース１
４１８は入力制御器３１０７を介して交換アレイ
１７０あるいは１７１のいずれかからパケツトを
受信するが、該入力制御器３１０７は入りパケツ
トを入力回路１４０６あるいはISRに適切に経路
指定する。入力制御器３１０７は保守パケツトを
IRS３１０５に送る。他の形式の全てのパケツト
は入力回路１４０６に送られる。第５６図に入力
制御器３１０７の詳細を示す。

スイツチインタフエース１４８はさらにトラン
クコントローラ１３１と中央処理装置１１５の間
に保守読出し及び書込み機能を提供する。これら
保守機能は保守チヤネル２００あるいは交換ネツ
トワーク１１６を経て送信される保守読出し及び
書込みパケツトの使用によつて提供される。保守
チヤネル２００を経て送信される保守パケツトは
保守レジスタ３１０１の読出し及び書込みのみが
可能であり、一方、交換ネツトワーク１１６を経
て送信される保守パケツトは保守レジスタ３１０
１に加えてトラヒツク回路３１２０及びエラー回
路３１１９の読出し及び書込みが可能である。

以下は交換ネツトワーク１１６から受信された
保守パケツトの処理について述べる。交換ネツト
ワーク１１６を経て導線１３２上に入力制御器３
１０７によつてパケツトが受信されると、該入力
制御器３１０７はパケツトの制御欄を読出しこれ
が保守パケツトであるか否かを判定する。そのパ
ケツトが保守パケツトでない時は、これは入力回
路１４０６に送信される。そのパケツトが保守パ
ケツトである時は、これはISR３１０５を経てレ
ジスタ３１０３に送信される。

保守パケツトが受信された時は、保守制御器３
１０２はレジスタ３１０３に受信されたパケツト
の制御欄を読出し、そのパケツトが保守読出しパ
ケツトであるかあるいは保守書込みパケツトであ
るか判定する。これが保守書込みパケツトである
時は、パケツトからの情報がバス３１２１を経て
保守制御器３１０２の制御下において保守レジス
タ３１０１、トラヒツク回路３１２０、及びエラ
ー回路３１１９に送信される。この保守情報は次
にこの着信先からレジスタ３１０３に送り戻さ
れ、そして次に書式化器３１２５及び出力制御器
３１０６を経て中央処理装置に送り戻され、着信
先にその情報が正確に書込み及び格納されたか調
べられる。パケツトが保守読出しパケツトである
時は、保守レジスタ３１０１、エラー回路３１１
９、及びトラヒツク回路３１０２内に格納された
情報がレジスタ３１０３に読出され、次に中央処
理装置に送信される。パケツトが中央処理装置に
送り戻される前に、発信側及び着信先アドレスが
交換され、CRCコードの再計算がなされる。こ
れら機能はパケツト書式化器３１０４によつて実
行される。

スイツチインタフエース１４１８はさらにトラ
ヒツク回路３１２０を介してトランクコントロー
ラのトラヒツクロードを監視する。トラヒツク回
路３１２０によつてトラヒツクオーバロード報告
及びトラヒツクロードデータの両方が生成され
る。トラヒツクオーバロード報告は保守レジスタ
３１０１内に格納され、ケーブル６００５を経て
トランクコントローラ盤保守回路（TCBMC）に
１つの信号を送信する。TCBMC６００１はこの
信号に応答して保守チヤネル２００を経て中央処
理装置１１５に割り込みを送信する。中央処理装
置１１５はトラヒツク回路３１２０からこのトラ
ヒツクロードデータを交換ネツトワーク１１６か
ら送信される保守読出しパケツトを使用して読出
す。このトラヒツクロードデータはまた送信機１
４０３に対する流れ制御指標を生成しこれをケー
ブル５０１２を経て送信機１４０３に送信するの
にも使用される。第５９図はこのトラヒツク回路
３１２０の詳細を示す。これに加えて、エラー回
路３１１９がトランク１１８上に受信されるパケ
ツトのエラー率を監視するのに使用される。エラ
ー回路３１１９はエラー率が既定の最大エラー率
を越えると、エラー信号を生成するとともにある
一定の期間を通じての正確なエラー率を示すエラ
ーデータを生成する。エラー信号は保守レジスタ
３１０１に格納され、ケーブル６００５を経て
TCBMC６００１に送信される。TCBMC６００
１はこの信号に応答して保守チヤネル２００を経
て中央処理装置１１５に割り込みを送信する。こ
のエラー率データは中央処理装置１１５によつて
エラーTCBMC３１１９より交換ネツトワーク１
１６を経て保守読出しパケツトを送信することに
よつて読出される。

保守レジスタ３１０１はエラー回路３１１９か
らのエラー報告を導線３１１６上に受信し、また
トラヒツク回路３１２０からのトラヒツク報告を
導線３１１７上に受信する。これに加えて、保守
レジスタ３１０１は他のエラー指標、例えば、受
信機１４０２、送信機１４０３、入力回路１４０
６、及び出力回路１４０５からのエラー信号及び
論理障害信号などのパケツトをケーブル３１１０
から３１１３を介して受信する。これら報告、エ
ラー、及び障害指標信号が発生すると割り込みが
TCBMC６００１及び保守チヤネル２００を介し
て中央処理装置１１５に送られる。保守レジスタ
３１０１は保守チヤネル２００を介して読出し及
び書込みされる。保守チヤネル２００からの読出
し書込み要求はTCBMC６００１によつてケーブ
ル６００５を介して制御される。保守チヤネル２
００については第６０図と関連して詳細に説明す
る。

第３２図に入力回路１４０６の詳細を示す。こ
の回路はスイツチインタフエース１４１８を経て
交換ネツトワーク１１６からスイツチパケツトを
受信しこのパケツトをメモリ１４０１内の適当な
部分に書込む。入力回路１４０６はパケツト書式
変換器３２０１及び直列並列変換器３２０２を含
む。入りパケツトは導線３２０４上のデータ存在
指標とともにスイツチインタフエース１４０６か
ら導線３２０３上に受信される。パケツト書式変
換器３２０１は入りパケツトの制御欄から読出し
パケツトの形式を判定する。それがメモリ書込み
パケツトである時は、これは導線３２１２上の信
号によつて示される。それがテストパケツトであ
る時は、これは導線３２１０上の信号によつて示
される。パケツト書式変換器３２０１はまたメモ
リ書込みパケツトの長さ及びCRC欄を更新する。
パケツトの書式変換が完了すると、このパケツト
は直列にて直列並列変換器３２０２に送られる。
直列並列変換器３２０２はこの入り直列流をバイ
トに変換し、またこのバイトのメモリへの伝送を
制御する。通常のデータパケツトである時は、こ
のデータは導線２７４５上の信号を介して送信バ
ツフア１５０３に書込まれる。テストパケツトで
ある時は、このデータは導線２７４６上の信号を
介してスイツチテストバツフア１５０４に書込ま
れる。メモリ書込みパケツトである時は、データ
はそのパケツト自体に指定されるメモリ位置に書
込まれる。導線２７４７から２７５２、及び導線
２７６５は２つの一時ポインタの書込み及びセツ
トを行なう。一時ポインタ１はエラーが検出され
たパケツトを破棄するのに使用され、一時ポイン
タ２はメモリ書込みパケツトのデータ部を指定の
メモリ位置に書込むのに使用される。

第３３図はパケツト書式変換器３２０１の詳細
を示す。パケツト書式変換器３２０１は重複
CRC回路３３０１及び３３０３、重複パケツト
書式変換回路３３０２及び３３０４、並びに比較
器３３０５を含む。これら重複回路は書式変換過
程においてCRCコードがエラーの検出をできな
いために必要である。入りパケツトはパケツト書
式変換器３２０１によつて導線３２０３上に受信
される。CRC回路３３０１及び３３０３は入り
パケツトのCRC欄をチエツクする。両方のCRC
回路が同一のエラーを検出した時は、ANDゲー
ト３３０６によつてパケツト受信エラー信号が生
成され、導線３２０６を経てスイツチインタフエ
ース１４１８に送られる。これに加えて、パケツ
ト受信エラーが発生すると導線３２１１上に１つ
の信号が置かれる。この信号は直列並列変換器３
２０２にこのパケツトを破棄させる。エラーが検
出されなかつたパケツトは、次にパケツト書式変
換回路３３０２及び３３０４によつて書式変換さ
れる。この書式変換過程は制御欄、長さ欄、及び
CRC欄の更新を伴なう。パケツト書式変換器３
３０２及び３３０４による書式変換に不一致が存
在する時は、この不一致は比較器３３０５によつ
て検出される。この不一致は比較器３３０５にス
イツチインタフエース１４１８に導線３２０５を
経て１つの障害指標を送信させる。

第３４図はパケツト書式変換回路３３０２の詳
細を示す。パケツト書式変換回路３３０２は書式
制御器３４０１、書式長回路３４０２、及び書式
CRC回路３４０３を含む。パケツト書式変換回
路３３０２はメモリ書込みパケツトの制御欄、長
さ欄、及びCRC欄のみを更新する。他のパケツ
トはこの回路によつて変更されることなく通過す
る。書式制御器３４０１はパケツトをCRC回路
３３０１より導線３３０７を経て受信する。導線
３３０７上にデータが存在することを示すために
導線３３０８上に１つの信号が置かれる。このデ
ータ存在信号は導線３４０５を経て書式長回路３
４０２に、また導線３４０８を経て書式CRC回
路３４０３に送信される。書式制御器３４０１は
入りパケツトの制御欄を調べる。この欄が“４”
（メモリ書込みパケツトであることを示す）であ
る時は、書式制御器３４０１は導線３２１２上に
１つの信号を置くが、これは書式長回路３４０２
及び書式CRC回路３４０３を起動する。入りパ
ケツトがメモリ書込みでない時は、書式制御器３
４０１はパケツトをシフトする。パケツトがテス
トパケツトである時は、書式制御器３０１はこれ
を導線３２１０上に１つの信号を置くことによつ
て示すが、この結果このパケツトがスイツチテス
トバツフア１５０４に書込まれる。書式制御器３
４０１がメモリ書込みパケツトを受信した時は、
書式長回路３４０２は導線３２１２からのメモリ
書込みパケツト信号に応答して長さ欄に定数長を
書込み、書式CRC回路３４０３は新CRCを計算
する。長さ欄に定数長が書込まれるのは、スイツ
チテストバツフア１５０４に書込まれるメモリ書
込みパケツトがパケツト見出し欄を含むのみで、
データを含まないため、これが同一長となるため
である。書式変換されたパケツトは次に導線３２
０８を経て直列並列変換器３２０２に送られる。

第３５図に書式制御器３４０１の詳細を示す。
書式制御器３４０１は入りパケツトの制御欄を読
出す。入りパケツトがメモリ書込みパケツトであ
る時は、導線３２１２上に１つの信号が置かれ、
また入りパケツトが通常のデータパケツト以外の
ものである時は、導線３２１０上に１つの信号が
置かれる。パケツトは導線３３０７上に送られ、
システムクロツク１６１からのフアイクロツク速
度にてレジスタ３５０１及び３５０２にシフトさ
れる。これはレジスタ３５０１内の制御欄を捕え
るために行なわれる。同時に、データ存在信号が
レジスタ３５０３内にシフトされる。パケツトの
48ビツトがレジスタ３５０１及び３５０２にシフ
トされた時、レジスタ３５０１は制御欄、つまり
ビツト４０から４８を含む。の制御欄内の値は導
線３５１１を経て比較器３５０４及び３５０５に
送られる。比較器３５０４及び３５０５は制御欄
を読出しパケツト形式を判定する。制御欄が
“４”（メモリ書込みパケツトを示す）である時
は、比較器３５０４が動作しANDゲート３５０
８及び３５１０を介して導線３２１２上に１つの
信号を置く。制御欄が“０”でない時は、比較器
３５０５が動作しANDゲート３５０９を介して
導線３２１０上に１つの信号を置く。フリツプフ
ロツプ３５０６及び３５０７はデータ及びデータ
存在信号をフアイ速度にてクロツクさせる。

第３６図に書式長回路３４０２の詳細を示す。
書式長回路３４０２は定数長をメモリ書込みパケ
ツトの長さ欄に置く。他の全てのパケツトは変更
を受けずシフトされる。入りデータ及びデータ存
在信号は導線３４０４及び３４０５上に到達す
る。入りパケツトがメモリ書込みパケツトでない
時は、データはフリツプフロツプ３６０１、ゲー
ト３６０８及び３６０９及びフリツプフロツプ３
６０７へとシフトされる。データ存在信号はフリ
ツプフロツプ３６０２及び３６１１を経てシフト
される。フリツプフロツプはシステムクロツク１
６１の制御下にてフアイクロツク速度にて動作す
る。入りパケツトがメモリ書込みパケツトである
時は、これは導線３２１２上の信号によつて示さ
れる。このメモリ書込み信号はフリツプフロツプ
３６０５をセツトする。フリツプフロツプ３６０
５がセツトされ、パケツトの第１ビツトがフリツ
プフロツプ３６０１に開始されるその時、フリツ
プフロツプ３６０４がセツトされ、この結果、定
数“18”が桁送りレジスタ３６０６からANDゲ
ート３６１０及びORゲート３６０９を経てパケ
ツトの長さ欄にシフトされる。同時に、カウンタ
３６０３が起動される。カウンタ３６０３が
“７”に達すると、フリツプフロツプ３６０４が
リセツトされ、桁送りレジスタ３６０６がシフト
を中止する。パケツトの残りの部分がANDゲー
ト３６０８及びORゲート３６０９にシフトされ
る。

第３７図に書式CRC回路３４０３の詳細を示
す。書式CRC回路３４０３はメモリ書込みパケ
ツトのCRC欄を再計算する。他のパケツトは変
更を受けずにシフトされる。導線３４０８上の入
りデータ存在信号は制御器３７０４にカウンタ３
７０３を起動させる。カウンタ３７０３は導線３
４０７上に出現し、フリツプフロツプ３７０１、
データセレクタ３７０６、及びフリツプフロツプ
３７０７を通過する入りパケツトのビツトをカウ
ントする。データはこの回路を通過すると、これ
はCRC回路３７０５にも送られるが、該回路は
新CRCを計算する。れはパケツトの最初の128ビ
ツトがパケツト見出しを含み、CRCの計算が必
要なのはパケツトのこの部分のみであるためであ
る。128ビツトの後のパケツトの残りの部分はデ
ータを含む。このデータはメモリに書込まれパケ
ツトが伝送される時、そのパケツト内には出現し
ない。データは論理翻訳テーブル１５０５に書込
まれ、従つて、CRC欄はパケツトのデータ部分
までは計算されない。データセレクタ３７０６か
らパケツトの終端が去る時、制御器３７０４は再
計算したCRC欄をデータセレクタからパケツト
の終端にシフトする。

第３８図に直列並列変換器３２０２の詳細を示
す。直列並列変換器３２０２はバツフア３８０１
及びアドレス制御インタフエース３８０２を含
む。バツフア３８０１は導線３２０８上に入り直
列情報を受信しこの情報をバイトに変換しこれら
ケーブル２７４４を経てアドレス制御器１４０４
に送信する。アドレス制御インタフエース３８０
２はアドレス制御器１４０４にメモリ１４０１内
のどこにデータを書込むかの信号を送る。この信
号法は導線２７４５から２７５２、及び導線２７
６５を介して提供される。この信号法は受信アド
レス制御インタフエース回路２４０２と類似の方
法によつて達成される。

第３９図にバツフア３８０１の詳細を示す。バ
ツフア３８０１は入り直列データをバイト形式に
変換する。これに加えて、これはアドレス制御イ
ンタフエース３８０２にバツフア内にCRC欄が
存在する時について信号を送る。これはメモリ書
込みパケツトにおいては、アドレス制御インタフ
エース３８０２CRC欄をスイツチテストバツフ
ア１５０４に書込み、またパケツトのデータ部を
別のメモリ位置に書込むために必要である。入り
データ及びデータ存在信号は導線３２０８及び３
２０９上に出現し、これらはレジスタ３９０１及
び３９０２にシフトされる。レジスタ３９０３内
でバイトがアセンブルされると、これはレジスタ
３９０４にロードされそしてケーブル２７４４を
経てアドレス制御器１４０４に送られる。導線３
８０５上の信号はアドレス制御インタフエース３
８０２にCRC欄の送信準備が完了したことを知
らせる。上記の点を除き、バツフア３８０１の動
作はバツフア２４０１の動作と類似する。

第４０図にアドレス制御インタフエース３８０
２の詳細を示す。アドレス制御インタフエース３
８０２は第６図に示すものと類似するパケツトを
メモリ１４０１内に書込む。このパケツトはデー
タパケツト、メモリ読出しパケツト、あるはスイ
ツチテストパケツトであり得る。データパケツト
である時は、パケツトはメモリ１４０１内の送信
バツフア１５０３に書込まれる。バツフア３８０
１内にて最初のバイトの準備が完了すると、これ
は導線３８０４上の信号によつて知らされる。こ
の信号は制御器４０２８に導線４０３０上に１つ
の信号を置かせる。この信号はフリツプフロツプ
４０１３をセツトし、該フリツプフロツプは
ANDゲート４０１２の出力に１つの“１”を置
く。制御器４０２８は次に導線４０３５上に１つ
の信号を置く。これは書込みバツフア指令であ
る。データパケツトの場合には、データは送信バ
ツフア１５０３に書込まれるが、これは導線４０
３５信号がANDゲート４０１６を動作し、該ゲ
ート４０１６がANDゲート４０１７を動作する
ためである。ANDゲート４０１７が動作すると、
導線２７４５上に１つの信号が置かれる。この信
号はアドレス制御器１４０４に送られ、これはバ
ツフア３８０１内に含まれるバイトをメモリ１４
０１内の送信バツフア１５０３内に書込ませる。
この過程がバツフア３８０１から全パケツトが読
出され送信バツフア１５０３内に書込まれるまで
継続する。各バイトがバツフア３８０１から送信
バツフア１５０３に伝送されると、制御器４０２
８は導線３８０３を経てバツフア３８０１に受信
確認信号を送る。テストパケツトの場合の動作も
データパケツトの場合の動作と類似するが、パケ
ツトが送信バツフア１５０３でなくスイツチテス
トバツフア１５０４に書込まれる点が異なる。こ
れは導線３２１０上の信号によつてフリツプフロ
ツプ４００５がセツトされることによつて達成さ
れる。フリツプフロツプ４００５がセツトされる
と、ANDゲート４０１７から４０２１が不能に
され、ANDゲート４０２３から４０２７が起動
される。これはスイツチテストバツフア１５０４
の書込みを起動し、一方、送信バツフア１５０３
の書込みを不能にする。メモリ書込みパケツトは
パケツト長欄、発信側及び着信先トランクコント
ローラ欄、制御器欄、到着時間欄、プロセス同定
子欄、論理アドレス欄、タイムスタンプ欄、及び
CRC欄がスイツチテストバツフア１５０４がス
イツチテストバツフア１５０４内に書込まれ、一
方、データ欄がそのパケツトによつて指定される
他のメモリ位置に書込まれることを要求する。こ
れを達成するためには、制御器４０２８はパケツ
トの書込みの殆どの間スイツチテストバツフア１
５０４の書込みを起動する。これはデータ欄まで
の始めの欄を導線２７４６を介してスイツチテス
トバツフア１５０４に書込ます。パケツトのデー
タ部の書込みが開始される時、制御器４０２８は
スイツチテストバツフア１５０４の書込みを不能
にし、一方、一時ポインタの書込みを起動し、パ
ケツトのデータ部を導線２７４７を経てポインタ
２が指すメモリ位置に書込む。データ部の書込み
が完了したら、制御器４０２８は導線２７４６を
介してCRC欄をスイツチテストバツフア１５０
４に書込ませる。

バツフア３８０１内に格納されたパケツトがエ
ラーを含む時、あるいはパケツトが書込まれてい
るバツフアが溢れを起こした時は、パケツトは破
棄される。エラーを含むパケツトは導線３２１１
上の信号にによつて示される。送信バツフア１５
１３の溢れは導線２７４３上の信号によつて示さ
れ、またスイツチテストバツフア１５０４の溢れ
は導線２７４２上の信号によつて示される。パケ
ツトの破棄は一時ポインタ１によつて達成される
が、これは書込み動作の開始において書込みポイ
ンタと同一にセツトされる。エラーが発見された
り、バツフアの溢れが発生した場合、導線２７４
８あるいは２７６５上の信号を介して書込みポイ
ンタが一時ポインタと同一にセツトされる。この
結果書込みポインタがパケツトの書込みを開始し
た時にその書込みポインタがあつた位置に戻され
る。次のパケツトがエラーを持つパケツトの上に
書込まれ、こうしてエラーを持つパケツトが破棄
される。書込みポインタを一時ポインタ１と等し
くセツトする動作は、制御器４０２８によつて導
線４０３６上に１つの信号を置くことによつて達
成される。この動作は各書込み動作の終端におい
てなされる。しかし、パケツトが破棄されない通
常の書込み動作においては、ANDゲート４０１
０の他方の入力が不能にされているため導線４０
３６上の信号はなんの変化も起こさせない。破棄
信号が受信されると、フリツプフロツプ４０１３
は“０”にリセツトされる。これはANDゲート
４０１２を切り、この結果ANDゲート４０１６
が不能にされ、送信及びスイツチテストバツフア
の両方の書込みが不能にされる。これに加えて、
フリツプフロツプ４０１３が“０”にリセツトさ
れると、ANDゲート４０１０が起動され、これ
は書込みポインタを一時ポインタ１と等しくセツ
トし、この結果そのパケツトを破棄する。

第４１図に出力回路１４０５の詳細を示す。出
力回路１４０５はメモリ１４０１からデータパケ
ツト、メモリ読出し及び書込みパケツト、並びに
スイツチテストパケツトを読出しこれらパケツト
をスイツチインタフエース１４１８を経てスイツ
チネツトワークに送信する。出力回路１４０５は
並列直列変換器４１０１及びパケツト書式変換器
４１０２を含む。並列直列変換器４１０１は導線
２７３２から２７３８を使用して、アドレス制御
器１４０４を介してメモリ１４０１からデータを
読出す。データは並列形式にて読出され、ケーブ
ル２７３１上に出現する。パケツトの形式によつ
て、並列直列変換器４１０１は導線２７３２，２
７３３，２７３５、あるいは２７３６上に信号を
置き、受信バツフア１５０１あるいはスイツチテ
ストバツフア１５０４を読出し、また一時ポイン
タをロードする。以下にデータパケツト、メモリ
読出しあるいは書込みパケツト、及びスイツチテ
ストパケツトに対する動作を説明する。並列直列
変換器４１０１がメモリ１４０１を読出している
間に、該変換器はデータを直列に変換し、該直列
データをパケツト書式変換器４１０２に送る。パ
ケツト書式変換器４１０２は導線４１１５上にパ
ケツトを受信し、パケツトのCRC欄をチエツク
し、このパケツトをスイツチネツトワークに送信
するために新CRC欄を計算する。パケツトの形
式によつて、出力回路１４０５はさらに数個のパ
ケツト欄、例えば発信側トランクコントローラ
欄、着信先トランクコントロール欄、長さ欄、及
び制御欄を更新する。パケツトの書式変換を終え
ると、スイツチインタフエース１４１８を経て導
線４１１７上をスイツチネツトワークに送信され
る。スイツチインタフエース１４１８は導線４１
１４上に１つの信号を置くことによつてこれがパ
ケツトを受信できる状態にあることを示す。入り
パケツト内にあるいはパケツトの書式変換の際に
エラーが検出されると、これは導線４１１９から
４１２１の１つの上の信号によつて示されるが、
この信号はスイツチインタフエース１４１８に送
信される。

並列直列変換器４１０１は制御リードを含む
が、該リードは該変換器がアドレス制御器１４０
４を介してメモリ１４０１の任意の部分にアクセ
スすることを可能にする。受信バツフア１５０１
へのアクセスは導線２７３２を介して提供され
る。スイツチテストバツフア１５０４へのアクセ
スは導線７２３３を介して提供される。これらア
クセスリードは制御のみを提供し、メモリ内に含
まれる情報はケーブル２７３１を介して送信され
る。メモリ１４０１にアクセスするためには、導
線２７６０上に１つの信号が存在しなければなら
ない。この信号はアドレス制御器１４０４内に含
まれるタイマ２７１４によつて提供される。出力
回路１４０５はまた一時ポインタに対する制御リ
ードを含むが、該一時ポインタは導線２７３４か
ら２７３７を介して提供される。一時ポインタは
メモリ読出し及びメモリ書込みパケツトによつて
指定されるメモリ読出し動作を遂行する。

パケツト書式変換器４１０２は導線４１１５を
経て並列直列変換器４１０１より情報を受信す
る。これはこの情報をスイツチネツトワークに送
信されたパケツトをアセンブルするのに使用され
る。この回路はまた入りパケツトのCRC欄をチ
エツクして、エラーが検出された時はエラー指標
を提供する。

第４２図、第４３図、及び第４４図は出力回路
４１０５によつて提供されるパケツトの変換を示
す。並列直列変換器４１０１に入力されるパケツ
ト構成は出力回路１４０５に入力されるパケツト
である。パケツト書式変換器４１０２に入力され
るパケツト構成は実パケツトではなく、実パケツ
ト変換の中間ステツプを解説するためのものであ
る。パケツト書式変換器４１０２から出力される
パケツト構成は出力回路１４０５から送信される
実パケツトである。

第４２図はデータパケツト（“０”値の制御欄）
が受信バツフア１５０１から読出される時のパケ
ツトの変態を示す。つまり、第４２図は出力回路
１４０５がデータパケツトを読出す時にパケツト
に何が起るかを示す。パケツト４２０１は受信バ
ツフア１５０１内に存在するパケツトである。並
列直列変換器４１０１はアドレス制御器１４０４
から導線２７６０上に許可信号を、そして導線２
７３８上にデータ存在信号を受信すると、これは
受信バツフア１５０１を読出しできる状態とな
る。これは並列直列変換器４１０１が導線２７３
２を介してアドレス制御器１４０４に受信バツフ
ア読出し信号を送ることによつて達成される。こ
の信号はアドレス制御器１４０１にメモリ４１０
１内の受信バツフア１５０１を読出させそのデー
タをケーブル２７３１上の並列直列変換器４１０
１に送らせる。このデータは並列にて出現し、直
列ビツト流に変換される。パケツトの論理アドレ
スが読出されると、これは導線２７５３から２７
３７上の信号を介して一時ポインタにロードされ
る。このアドレスは論理翻訳テーブル１５０５の
適切なエントリーにアクセスするために使用され
るが、これは並列直列変換器４１０１からパケツ
ト書式変換器４１０２に送られるパケツト内に挿
入される。この中間パケツトの書式は第４２図に
４２０２として示される。

並列直列変換器４１０１が受信バツフア１５０
１を読出しその新論理アドレスの読出し終える
と、これはその情報をパケツト書式変換器４１０
２に送る。パケツト書式変換器４１０２は２つの
主要な機能を遂行する。これは入り情報の幾つか
の欄の順番を変更することによつて発信側及び着
信先トランクコントローラの番号をそれらの適当
な欄に置き、また論理チヤネル翻訳テーブル情報
を論理アドレス欄に挿入する。これに加えて、パ
ケツト書式変換器４１０２は入り情報のCRC欄
をチエツクし、新長さ欄及びCRC欄を計算する。
この動作の結果、実パケツト４２０３が得られ
る。

第４３図はメモリ読出し動作（制御欄が“３”）
あるいはメモリ書込み動作（制御欄が“４”）の
際に起こるパケツトの変態を示す。これら動作は
データパケツト（第４２図）の読出しと類似する
が、以下の点が異なる。メモリ読出しあるいはメ
モリ書込みにおいては、データはメモリ読出しあ
るいはメモリ書込み内の指定のメモリ位置から読
出され、このデータは出メモリ読出しあるいはメ
モリ書込みパケツトに挿入される。同時に、パケ
ツトの残りがスイツチテストバツフア１５０４か
ら読出される。パケツト４３０１はスイツチテス
トバツフア１５０４内に存在するパケツトであ
る。アドレス欄はパケツト内に挿入されるデータ
のメモリ位置である。カウント欄は読出されるべ
きデータのバイト数である。パケツトは導線２７
３３上の信号の制御下にてスイツチテストバツフ
ア１５０４から読出される。アドレス欄４３０４
が該バツフアから読出される時、この値は一時ポ
インタ内にも保存される。これは第４２図と関連
して前述したごとく、導線４２０９及び４２１０
上の信号を介して実行される。カウント欄４３０
５の読出しを終えたら、この一時ポインタを使用
してメモリ１４０１から情報を読出す。次に、こ
の情報がデータ欄に挿入される。パケツト書式変
換器４１０２は長さ欄、並びに着信先及び発信側
トランクコントローラ欄を更新し、また新CRC
欄を再計算する。この結果、実パケツト４３０３
が形成される。

第４４図にスイツチテストパケツト（制御欄
“５”あるいは“６”）のパケツト変態を示す。ス
イツチテストパケツト変態においては、着信先ト
ランクコントローラ欄を更新することが必要であ
る。これはトランクコントローラ１欄あるいはト
ランクコントローラ２欄内のデータを使用して実
行される。第１のホツプスイツチ テストパケツ
ト（制御欄が“５”）では、トランクコントロー
ラ１欄が使用される。第２のホツプスイツチ テ
ストパケツト（制御欄が“６”）では、トランク
コントローラ２欄が使用される。

第４５図に並列直列変換器４１０１の詳細を示
す。この回路はアドレス制御インタフエース４５
０１、及びバツフア４５０２を含む。入りパケツ
トはケーブル２７３１を経てアドレス制御インタ
フエース４５０１及びバツフア４５０２の両方に
送られる。アドレス制御インタフエース４５０１
は導線２７３８及び２７４０上のデータ存在信号
を介して受信バツフア１５０１あるいはスイツチ
テストバツフア１５０４のどちらかにデータが存
在することを知らされる。これは次にこれらパケ
ツトのバツフア４５０２への送信を制御するが、
該バツフアは並列直列変換を遂行する。アドレス
制御インタフエース４５０１はまた一時ポインタ
を使用して論理チヤネル翻訳テーブルエントリー
及びメモリ読出し及びメモリ書込みパケツトのデ
ータ欄の読出しを制御する。

第４６図にアドレス制御インタフエース４５０
１の詳細を示す。アドレス制御インタフエース４
５０１はパケツトの受信バツフア１５０１あるい
はスイツチテストバツフア１５０４からバツフア
４５０２への伝送を制御する。パケツトの伝送は
ケーブル２７３１を介して実行される。アドレス
制御インタフエース４５０１はまた読出し中のパ
ケツトの制御欄を復号して一時ポインタをロード
するとともに、読出し中のパケツトの長さ欄を読
出すことによつてパケツト全体の読出しが完了す
る時期を判定する。アドレス制御器１４０４は導
線２７３８上に１つの信号を置くことによつて受
信バツフア１５０１内にデータが存在することを
示し、一方、導線２７４０上に１つの信号を置く
ことによつてスイツチテストバツフア１５０４内
にデータが存在することを示す。アドレス制御イ
ンタフエース４５０１はこのデータ存在信号に応
答して導線２７３２あるいは２７３３上に１つの
信号を置き、受信バツフア１５０１あるいはスイ
ツチテストバツフア１５０４のいずれかを読出
す。これに加えて、アドレス制御器１４０４から
のデータ存在信号は制御器４６０２にカウンタ４
６０４を始動させる。カウンタ４６０４はケーブ
ル２７３１から受信される各バイトをカウントす
る。このカウントは入りパケツトの制御及び長さ
欄が導線２７３１上にいつ存在するかを判定する
のに必要である。

メモリ読出しあるいはメモリ書込みパケツト
（制御欄が“３”あるいは“４”）の読出し動作も
第４３図のパケツト４３０１に基づいて説明でき
る。制御器４６０２は導線２７４０上に“スイツ
チテストバツフア内データ存在信号”を受信し、
前述のごとく、スイツチテストバツフア１５０４
の読出しを開始する。ケーブル２７３１上に長さ
欄が出現すると、これはカウンタ４６０３内に格
納される。カウンタ４６０３はカウントダウンを
開始し、カウントが０に達すると、全パケツトの
読出しが完了する。制御欄がケーブル２７３１上
に出現すると、これは復号器４６０１によつて復
号される。制御欄が一旦復号されると、これはフ
リツプフロツプ４６０５及び４６０６に格納され
る。アドレス制御インタフエース４５０１はスイ
ツチテストバツフア１５０４からのパケツトの読
出しを継続する。アドレス欄が導線２７３１上に
出現すると、このアドレスは制御器４６０２によ
つて導線２７３５及び２７３６上に１つの信号を
置くことによつて一時ポインタにロードされる。
ケーブル２７３１上にカウント欄が出現すると、
これはカウンタ４６０３にロードされる。カウン
タ４６０３はそのアドレス欄内に指定されるメモ
リ位置から読出されるデータバイトの数をカウン
トする。このデータは次にそのパケツトの終端に
置かれこれによつて中間パケツト４３０２が形成
される。

第４７図にバツフア４５０２の詳細を示す。バ
ツフア４５０２は実並列直列変換を遂行する。ケ
ーブル２７３１上へのバイトの存在はアドレス制
御インタフエース４５０１からの導線４５０４上
の信号によつて示される。ロード信号が導線４５
０３上に提供される。このロード信号はケーブル
２７３１上の第１のバイトを入力レジスタ４７０
１にロードさせる。制御器４７０３は次にこのバ
イトを桁送りレジスタ４７０２にロードする。桁
送りレジスタ４７０２は次にこのバイトを直列に
て導線４２１５にシフトする。このシフトは制御
器４７０３からの導線４７０６上の信号によつて
起動される。制御器４７０３はまたカウンタ４７
０４にカウントを開始させる。カウンタ４７０４
はビツト時間をカウントし桁送りレジスタ４７０
２からビツトが完全に読出される時を知らせる。
桁送りレジスタ４７０２の内容が直列にてシフト
されている間に、ケーブル２７３１上の次のバイ
トが入力レジスタ４７０１にロードされるが、該
レジスタは桁送りレジスタ４７０２内のデータが
完全にシフトされるまでこのバイトを緩衝する。
桁送りレジスタ４７０２内のデータが完全にシフ
トアウトされると、制御器４７０３はレジスタ４
７０１の内容を導線４７０５上の信号を介して桁
送りレジスタ４７０２に通過させる。制御器４７
０３は次にカウンタ４７０４をリセツトし、導線
４５０５を介してアドレス制御インタフエース４
５０１に了解信号を送り戻す。バツフア４５０２
はスイツチインタフエース１４１８から導線４１
１４上に連続的な準備完了信号を受信する。スイ
ツチインタフエース１４１８が溢れ状態にあり、
パケツトを受信できない時は、これはこの準備完
了信号を除去する。これが発生すると、この準備
完了信号が再度出現するまで桁送りレジスタ４７
０２からのデータのシフトアウトが抑制される。

第４８図にパケツト書式変換器４１０２の詳細
を示す。パケツト書式変換器４１０２はパケツト
書式変換回路４８０１及び４８０２、並びに比較
器４８０３を含む。パケツト書式変換器の重複
は、前述したごとく、ハードウエアの障害を検出
するために必要である。書式変換においてエラー
が存在すると、比較器４８０３がそのエラーを検
出して導線４１２１上に１つの信号を置く。この
障害信号はスイツチインタフエース１４１８を介
して中央処理装置に送られる。入りパケツトの
CRCチエツクが受信パケツトにエラーが存在す
ることを示すと、導線４１１９上に１つの信号が
置かれまた論理チヤネル翻訳テーブルのエントリ
ーチエツクがエラーを示すと、導線４１２０上に
１つの信号が置かれる。両方の信号はスイツチイ
ンタフエース１４１８に送られる。

第４９図にパケツト書式変換器４８０１の詳細
を示す。パケツト書式変換回路４１０８は次の２
つの基本的機能を遂行する。これは入りパケツト
のCRC欄をチエツクしエラーの報告をし、また
受信パケツトの種類によつては幾つかの欄の書式
変換を遂行する。エラーの報告はCRCチエツク
回路１９０５によつて実行されるが、該回路は入
りパケツトのCRC欄、及び論理チヤネル翻訳テ
ーブルのエントリーのチエツク欄をチエツクす
る。入りパケツトがエラーを含む時は、これは前
述のごとく導線４１９９あるいは４１２０上の信
号を介して報告される。この動作は受信パケツト
の種類に無関係に同一である。

パケツト書式変換回路４８０１をパケツト４２
０２に類似の通常のパケツト（制御欄が“０”）
の処理と関連して説明する。入りパケツトはパケ
ツト書式変換回路４８０１によつて導線４１１５
上に受信され直列にてレジスタ４９０１にシフト
される。ビツトはシステムクロツク１６１の制御
下で連続流にてパケツト書式変換回路４８０１に
送られる。タイミング発生器４９０４が各ビツト
が桁送りレジスタ４９０１内のどこに存在するの
かの形跡を保つ。これは制御器４９０３がデータ
セレクタ４９０２を介して桁送りレジスタ４９０
１内の色々な領域にアクセスし、各種の欄を適切
な書式変換回路４９０６から４９０８、あるいは
復号器４９０９にシフトすることを可能とする。
制御欄とPID欄が桁送りレジスタ４９０１内の適
切な位置に存在すると、制御器４９０３はこれら
欄を復号器４９０９にシフトさせる。復号器４９
０９はこれら欄を復号し、復号された値を制御器
４９０３に送る。256ビツトが桁送りレジスタ４
９０１にシフトされると、現在レジスタ４９０１
内に格納されている長さ欄がデータセレクタ４９
０２によつて選択され、導線４９１２を経てデー
タセレクタ４９１０に送られる。この特定の場合
は、長さ欄は変更せず、従つてその出力に直接送
られる。論理チヤネル翻訳テーブルエントリー欄
に位置するDTC欄は、次にデータセレクタ４９
０２を介してレジスタ４９０１からシフトされ、
データセレクタ４９１０に送られる。次に考慮す
べき欄はSTC欄である。この欄の値は書式STC
回路４９０６に送られる。制御器４９０３は書式
STC回路４９０６にこの値をデータセレクタ４
９１０にシフトさせる。制御欄、到着時間欄、及
びパケツト同定子欄が次にデータセレクタ４９０
２によつて選択され、制御器４９０３の制御下に
おいてデータセレクタ４９１０にシフトされる。
レジスタ４９０１内に含まれる新論理アドレスを
論理チヤネル翻訳テーブルエントリー欄より移動
することが必要である。これを実行するのには、
制御器４９０３はデータセレクタ４９０２にこの
欄を選択させ、この新論理アドレスをデータセレ
クタ４９１０に送らせる。各欄がデータセレクタ
４９１０に送られると、制御器４９０３はデータ
セレクタ４９１０にこれら欄（これは現在全パケ
ツトを構成する）を書式CRC回路４９１１に送
らせる。書式CRC回路４９１１はパケツトがシ
フトされるのに伴つて新CRC欄の再計算をする。
全パケツトが書式CRC回路４９１１にシフトさ
れると、書式CRC回路４９１１は更新された欄
に基づいて新CRC欄を計算し、パケツトの終端
に新CRC欄を加える。書式変換パケツトは次に
導線４１１７を経てスイツチインタフエース１４
１８に送られる。制御器４９０３は導線４１１８
上に所望のデータ存在信号を生成する。

第５０図に送信機１４０３の詳細を示す。送信
機１４０３はアドレス制御器１４０４を介してメ
モリ１４０１からデータを読出し、このデータを
トランクパケツトに変換するが、該パケツトは次
のトランクコントローラあるいは終端局内の集合
機に送られる。送信機１４０３は並列直列変換器
５００１、パケツト書式変換器５００２、並びに
フラツグ及びビツト挿入回路５００３を含む。送
信機１４０３は送信バツフア内データ存在信号及
びトランクテストバツフア内データ存在信号をア
ドレス制御器１４０４から導線２７５６及び２７
５８を介して受信する。送信機１４０３が導線２
７６６上に１つの信号を受信すると、これは導線
２７５４上に１つの信号を置くことによつてメモ
リ１４０１内の送信バツフア１５０３を読出す。
この信号はアドレス制御器１４０４に送信バツフ
ア１５０３からデータを読出させ、そのデータを
ケーブル２７５５を介して送信機１４０３に送ら
せる。同様に、送信機１４０３は導線２７５３上
に信号を置くことによつてメモリ１４０１内のト
ランクテストバツフア１５０２からデータを読出
す。送信バツフア１５０３あるいはトランクテス
トバツフア１５０２からデータを読出したら、こ
のデータは並列から直列に変換され、導線５０１
３を介してパケツト書式変換器５００２に送られ
る。パケツト書式変換器５００２はこれがデータ
の受信状態にあることを導線５０１５上に１つの
信号を置くことによつて示す。パケツト書式変換
器５００２は時間ステツプ欄を詰め、また必要に
応じて、PID欄を更新することによつて、流れ制
御の変化を反映する。流れ制御情報はケーブル５
０１２を介してスイツチインタフエース１４１８
から受信される。これに加えて、パケツト書式変
換器５００２は入りパケツトのCRC欄のエラー
についてチエツクし、また追加欄の情報に基づい
て新CRC欄を再計算する。パケツト書式変換器
５００２はこのパケツトを導線５０１６を経てフ
ラツグ及びビツト挿入回路５００３に通過する。
フラツグ及びビツト挿入回路５００３はこのフラ
ツグパターンを出パケツトの開始及び終端に加
え、全ての５つの１の連続の後に１つの０を挿入
する。フラツグ及びビツト挿入回路５００３は次
にトランクパケツトを導線５０１９を介して
1.544Mb／ｓ速度にてトランクに送信する。

パケツト書式変換器５００２の詳細を第５１図
に示す。パケツト書式変換器５００２はCRC回
路５１０１及び５１０４、パケツト書式変換回路
５１０２及び５１０５、並びに比較器５１０３を
含む。この回路は重複するCRC及びパケツト書
式変換器を含むが、これは前述したごとく、ハー
ドウエア障害を検出するのに使用される。エラー
が検出された場合、これは導線５０２１上の１つ
の信号によつて示される。

第５２図にパケツト書式変換回路５１０２の詳
細を示す。この回路は時間スタンプ欄、PID欄、
及びCRC欄を更新する。書式時間スタンプ回路
５２０１はパケツトの時間スタンプ欄を既に到着
時間欄内に含まれる到着時間と書式時間スタンプ
回路５２０１によつて保持される現時間との差を
計算することによつて更新する。この計算につい
ては、受信機１４０２の詳細な説明と関連して述
べる。書式時間スタンプ回路５２０１はまたパケ
ツトから見出し情報を除去することによつてこれ
をスイツチパケツトからトランクパケツトに変換
する。PID回路５２０２はスイツチインタフエー
ス１４１８内に保持される現流れ制御に基づいて
PID欄を更新する。流れ制御情報はケーブル５０
１２を介してPID回路５２０２に送られる。CRC
回路５２０３は、更新された情報スタンプ欄、
PID欄、並びに他のパケツト欄を使用して新CRC
欄を再計算する。パケツト書式変換器５００２が
全ての必要な欄の更新を終えると、該変換器はこ
のパケツトをフラツグ及びビツト挿入回路５００
３に送る。

第５３図に書式時間スタンプ回路５２０１の詳
細を示す。書式時間スタンプ回路５２０１は到着
時間欄から入りパケツトの到着時間を読出し、到
着時間と現時間との差を計算し、この差を時間ス
タンプ欄に加える。書式時間スタンプ回路５２０
１はまた入りパケツトから欄を除去して、これを
スイツチパケツトからトランクパケツトに変換す
る。現時間はカウンタ５３０２によつて保持され
るが、該カウンタは導線５０１０及び５０１１上
の外部タイミング信号によつて制御される。導線
５１０７上に第一のデータ存在信号が受信される
とこれは制御器５３０３に送られ、該制御器はカ
ウンタ５３０２の内容を桁送りレジスタ５３０１
に書込む。導線５１０７上の信号はまた制御器５
３０３にカウンタ５３１２を始動させる。カウン
タ５３１２は導線５１０７上にデータ存在信号が
受信されるのに伴つてこれらをカウントし、導線
５１０６上に各種の欄がいつ存在するかを知る。
導線５１０６上にパケツトの到着時間欄が存在す
ると、制御器５３０３は到着時間を直列加算器５
３０４にシフトさせ、同時に、制御器５３０３は
先に桁送りレジスタ５３０１に格納されている現
時間を直列加算器５３０４にシフトさせる。直列
加算器５３０４はこの現時間を到着時間欄に加
え、この合計を桁送りレジスタ５３０５に置く。
到着時間欄は負数として復号化されているため、
この計算は現時間と到着時間との差を与える。カ
ウンタ５３１２が入りパケツトの時間スタンプ欄
が導線５１０６上に存在することを示すと、制御
器５３０３はこの時間スタンプ欄を直列加算器５
３０６にシフトさせ、同時に、制御器５３０３は
桁送りレジスタ５３０５の内容を直列加算器５３
０６に送らせる。直列加算器５３０６は次にこれ
ら数を加算し、その合計を入りパケツトの時間ス
タンプ欄に置き、こうして時間スタンプ欄を更新
する。パケツトをスイツチパケツトからトランク
パケツトに変換するためにパケツトから除去すべ
き欄は以下の通り除去する。制御器５３０３は導
線５１０６上に除去すべき欄が存在する時、
ANDゲート５３１０上の信号を除去する。これ
は除去されるべき欄が導線５１０６上に存在する
ビツト時間の間、導線５２０５からのデータ存在
信号を除去する。このデータ存在信号の除去は、
後続の回路にデータ存在信号が除去されているビ
ツト時間の間、導線５２０４上に存在するデータ
を無視させる。

第５４図はシステムクロツク１６１からのクロ
ツク速度を示す。プサイクロツク速度は入りデー
タが受信機１４０２に入力される速度である。フ
アイ速度はデータが受信機１４０２を去り、トラ
ンクコントローラ１３１内の各種の回路を通過
し、交換ネトワークに送られる速度である。シー
タ速度はアドレス制御器１４０４によつてデータ
がメモリ１４０１にあるいはこれより伝送される
速度である。

第５５図にスイツチインタフエース１４１８の
出力制御器３１０６の詳細を示す。出力回路３１
０６は導線４１１７及び４１１８を介しの出力回
路１４０５からのデータ、あるいは導線５５３４
及び５５３５を介してのパケツト書式変換器３１
２５からのデータのいずれかを選択する。出力回
路３１０６は次にこのデータを導線１７３を介し
て交換アレイ１７０に送るか、あるいは導線１７
５を介して交換アレイ１７１に送る。データの選
択は制御回路５５０１の制御下において要素５５
３０，５５１５，５５１６、及び５５１３によつ
て遂行される。これら要素はデータを送信回路５
５０２あるいは５５０３のいずれかに送る。制御
回路５５０１はフリツプフロツプ５５１４の内容
によつて示される、どちらの送信回路が最後に使
用されたかの情報、並びに送信回路、例えば送信
回路５５０２のフリツプフロツプ５５０５内の準
備済フリツプフロツプによつて示されるどの回路
が他のパケツトを送信することができるかの情報
に基づいて送信回路の選択をする。制御器５５０
１は出力回路１４０５あるいはパケツト書式化器
３１２５がどちらかがパケツトを送信する準備状
態にある時をマルチプレクサ５５３０を介して導
線５５３５及び４１１８上のデータ存在（DP）
信号を標本することによつて知る。制御器５５０
１は導線４１１８の状態を導線５５３６を介して
“０”を送信することによつて調べる。マルチプ
レクサ５５３０は導線５５３６上の“０”に応答
して導線４１１８上の信号を選択し、この信号を
制御器５５０１が導線５５３７を介して標本を取
ることが可能なフリツプフロツプ５５１６に送
る。出力回路１４０５がデータ持ち送信を受ける
と、制御器５５０１はこのデータを受信すること
ができ、制御器５５０１は導線４１１４を介して
出力回路１４０５に出力準備信号を送信する。同
様に、制御器５５０１は導線５５３１を介してパ
ケツト書式化器３１２５に該書式化器がパケツト
待ち送信を受けている時は保守準備信号を送信す
る。

第３１図の説明と関連して述べたごとく、中央
処理装置１１５は保守レジスタ３１０１内に２ビ
ツトを格納することによつてアレイ１７０あるい
は１７１のいずれかの使用を制御できる。これら
２つのビツトはケーブル３１１４を介してサブケ
ーブル５５２１によつて保守レジスタ３１０１か
ら制御器５５０１に送信される。これらビツトは
出力制御器３１０６を４モードの１つによつて動
作させる。サブケーブル５５２１上の“00”は出
力制御器３１０６をロード共有モードにて動作さ
せる。このモードにおいては、該回路はパケツト
の送信を交換アレイ１７０と１７１の間で切り替
え、パケツトの半分が各交換アレイに送信される
ようにする。サブケーブル５５２１上の“01”は
出力制御器３１０６をその全てのパケツトを交換
アレイ１７１に送信させる。サブケーブル５５２
１上の“11”は出力制御器３１０６にパケツトを
スイツチアレイのいずれにも送信させないように
する。このモードは関連するトランクコントロー
ラをサービスから効果的に除外する。

以下の説明はトランクコントローラ１３１がロ
ード共有モードにて動作しており、両方のアレイ
がパケツトを受信できる状態にあるものとする。
制御器５５０１はフリツプフロツプ５５１４をセ
ツト及びリセツトすることによつてどちらのアレ
イが最後に使用されたかを記録する。例えば、交
換アレイ１７１が最後に使用された時は、フリツ
プフロツプ５５１４がセツトされ、交換アレイ１
７０が最後に使用された時は、フリツプフロツプ
５５１４がリセツトされる。制御器５５０１は導
線５５３２上に“１”をフリツプフロツプ５５１
４のＤ入力に送信し、次に導線５５３３を介して
フリツプフロツプ５５１４をクロツクすることに
よつてフリツプフロツプ５５１４をセツトする。
フリツプフロツプ５５１４は導線５５３２上に
“０”を送信することによつて類似の方法にてリ
セツトされる。導線５５３８上にネツトワーク１
１６への送信待ちパケツトを示す次データ存在信
号は制御器５５０１にフリツプフロツプ５５１４
の状態を変化させる。フリツプフロツプ５５１４
がセツトされていると仮定すると、データ存在導
線５５５８上のこの変化は制御器５５０１にフリ
ツプフロツプ５５１４をリセツトさせる。フリツ
プフロツプ５５１４がリセツトされると、AND
ゲート５５１２が起動され、そしてANDゲート
５５１３が不能にされる。これは導線５５３９上
のデータを送信回路５５０２に送信させる。これ
に加えて、制御器５５０１は導線５５２２を介し
て３状態装置を起動させる。これはANDゲート
５５１２からのデータを導線５５０８上の交換ア
レイ１７０に送信させる。

各送信回路とそれと関連するアレイとの間に信
号法プロトコールが存在する。一方のアレイが他
のパケツトを受信できる状態にある場合、これは
リンク解放信号を送信して、これが他のパケツト
を受信可能であることを示す。例えば、交換アレ
イ１７０がパケツトを解放されておりパケツトを
受信できる状態にある時は、これは導線５５０８
を介してリンク解放信号を送信回路５５０２に送
信する。このリンク解放信号はそのＳ入力（セツ
ト入力）を介してフリツプフロツプ５５０５をセ
ツトし、このリンク解放信号が受信された事実は
導線５５２３を介して制御器５５０１に送信され
る。各パケツトが送信されると、制御器５５０１
が導線５５２４を介してフリツプフロツプ５５０
５をリセツトし、また導線５５２２を介して３状
態装置５５０４を不能にする。交換アレイ１７０
が一杯でパケツトの受信が不可能な状態にある時
は、これは導線５５０８上にリンク解放信号を送
らない。これはフリツプフロツプ５５０５をリセ
ツトした状態に保つ。制御器５５０１はフリツプ
フロツプ５５０５がリセツトされているのに応答
してパケツトの送信のために送信回路５５０３の
みの選択をする。

一方のアレイが適当な時間内にリンク解放信号
の送信をしなかつた時は、この事実はそのアレイ
が極度にオーバロードされているか、あるいはそ
のアレイ内に障害が発生したことを示す。いずれ
かの状態が存在すると、中央処理装置１１５によ
つて保守及びトラヒツク分配戦略の両方を実行
し、この状態の間、システムが正しく機能するよ
うにする必要がある。この状態の検出は第２Ａ図
のタイマ２３７を具体化するカウンタ５５０６及
び比較器５５０７の使用によつて遂行される。ア
レイ１７０が即定の時間内にリンク解放信号の送
信を怠つた場合、比較器５５０７は導線５５０９
を介してFLTO（障害アレイ０）を保守レジスタ
３１０１に送信する。これは割り込み信号が保守
チヤネル２００を介して中央処理装置１１５に送
信される結果となる。ここでカウンタ５５０６及
び比較器５５０７の動作のより詳細について説明
すると、比較器５５０７はカウンタ５５０６内の
カウントと中央処理装置１１５によつて保守レジ
スタ３１０１内に先に格納されておりケーブル５
５０７を介してサブケーブル５５０４内の比較器
５５０７に送信された即定の数とを比較する。こ
の数はトランクコントローラ１３１の初期化の際
に保守パケツトを使用して中央処理装置１１５に
よつて保守レジスタにロードされたものである。
フリツプフロツプ５５０５がリセツトされると、
カウンタ５５０６がシステムクロツク１６１によ
つて決定される既定の速度にてカウンタ５５０６
を増分させる。カウンタ５５０６が保守レジスタ
３１０１内に含まれるタイムアウト値に達する
と、比較器５５０７はこの事実を検出してFLTO
信号を生成し該信号はケーブル３１２７内の導線
５５０９を経て保守レジスタ３１０１に送信され
る。

制御回路５５０１は好ましくは１つのプログラ
マブル論理アレイ（PLA）及び１つのVLSI回路
内のフリツプフロツプあるいは、１つのPLA、
例えば、追加のフリツプフロツプ回路を持つシグ
ネテイツクコーポレーシヨン社（Signetic
Corporation）製82S100を含む。

第５６図に入力制御器３１０７の詳細を示す。
入力制御器３１０７は交換アレイ１７０あるいは
１７１のいずれかからパケツトを受信して、入り
パケツトに関してCRCチエツクを遂行する。こ
れはデータパケツトを入力回路１４０６に、また
保守パケツトをISR３１０５に伝送する。入力制
御器３１０７は導線１７７上の交換アレイ１７１
からのパケツトあるいは導線１７８上の交換アレ
イ１７１からのパケツトを受信する。この入りパ
ケツトはCRチエツク回路５６１２あるいは５６
１３のいずれかによつてチエツクされパケツト交
換の際に障害が発生しなかつたことを検証する。
障害信号はケーブル３１１５内の導線５６１６及
び５６１７を経て保守レジスタ３１０１に送信さ
れる。交換アレイ１７０から導線１７７上にパケ
ツトの開始が受信されると、入力コントローラ５
６０２は導線５６０５を介して１つの要求信号を
送ることによつて出力コントローラ５６０１にパ
ケツト送信要求し、またパケツトの最初の部分を
格納する。出力コントローラ５６０１はこの要求
信号を受信し、コントローラ５６０１が入力コン
トローラ５６０３の処理をしてない場合、１つの
了解信号を導線５６０４を経て入力コントローラ
５６０２に送信する。入力コントローラ５６０２
がこの了解信号を受信すると、これは導線５６０
６を経て出力コントローラ５６０１へのパケツト
の伝送を開始する。同様に、入力コントローラ５
６０３はアレイ１７１に関して上記のステツプを
遂行する。出力コントローラ５６０１が入力コン
トローラ５６０２あるいは５６０３からのパケツ
トの受信を開始すると、これはそのパケツトのデ
ータ並びにデータ存在信号を導線５６１９あるい
は５６２０を介して蛇取り回路５６１８に送信す
る。パケツトの開始を受信すると、蛇取り回路５
６１８はパケツト及び存在信号が導線３２０３及
び３２０４を介して入力回路に伝送されるべき
か、あるいはこれらが導線３１０８及び３１０９
を介してISR３１０５に伝送されるべきかを判定
する。蛇取り回路５６１８は入りパケツトの制御
欄を復号しパケツトの形式を判定することによつ
てこれを遂行する。

第５７図に入力コントローラ５６０２を詳細に
示す。入力コントローラ５６０２は交換アレイ１
７０からのパケツトを導線１７７上に受信し、こ
れらパケツトを導線５６０６上の出力コントロー
ラ５６０１に伝送する。パケツトが最初に受信さ
れると、これはバツフア桁送りレジスタ５７０５
に格納され、制御器５７０１は導線５６０５を介
して１つの要求信号を出力コントローラ５６０１
に送信する。出力コントローラ５６０１はこの要
求信号に応答して、これが現在、入力コントロー
ラ５６０３からの他のパケツトを処理してない時
は、導線５６０４を介して制御器５７０１に１つ
の了解信号を送り戻す。この了解信号を受信する
と、制御器５７０１はデータセレクタ５７０６が
バツフア桁送りレジスタ５７０５内に格納された
パケツトの部分を導線５６０６を介して出力コン
トローラ５６０１に送信を開始するように選択す
る。

これら機能を詳細に説明すると、入りパケツト
は最初に入力桁送りレジスタ５７０３にシフトさ
れる。このパケツトの開始ビツトが桁送りレジス
タ５７０３の最後のビツト位置に最初に出現する
と、これは導線５７０８上の信号を介して制御器
５７０１に送信される。次に入りパケツトの長さ
欄がレジスタ５７０３内に出現し、レジスタ５７
０４内に格納される。レジスタ５７０３内に格納
された長さ欄の内容は、制御器５７０１によつて
アレイ１７０からの全パケツトがいつ受信を終了
したかを知のに使用される。開始ビツトの出現は
また制御器５７０１に要求信号を導線５６０５上
の出力コントローラ５６０１に送らせる。この要
求信号が送信されると同時に、入力データがレジ
スタ５７０３を介してバツフア桁送りレジスタ５
７０５に送信されるが、これは１個の完全なパケ
ツトを緩衝できる容量持つ。制御器５７０１が導
線５６０４を介して出力コントローラ５６０１よ
り了解信号を受信すると、制御器５７０１はレジ
スタ５７０５の適当なデータ選択リードを選択し
て、入りパケツトからのデータを導線５６０６を
介してデータセレクタ５７０６から出力コントロ
ーラ５６０１に伝送させる。これは入力コントロ
ーラ５６０２によつて、これが了解信号を受信後
直ちに、１つの全パケツトを緩衝することなく、
このパケツトの伝送することを可能とする。全パ
ケツトが受信されると、制御器５７０１は交換ア
レイ１７０に導線１７１を経て１つのリンク解放
信号を送る。これは制御器５７０１によつて導線
５７１１を介して３状態装置５７１２にパルスを
送ることによつて達成されるが、この結果、アレ
イ１７０にリンク解放信号が送信される。制御器
５７０１は好ましくは、１つのプログラマブル論
理アレイ（PLA）及びVLSI回路内のフリツプフ
ロツプ、あるいは１つのPLA、例えば、追加の
フリツプフロツプ回路を持つシグネテイツク コ
ーポレーシヨン製の82S100を使用する。

第５８図に出力コントローラ５６０１の詳細を
示す。出力コントローラ５６０１は入力コントロ
ーラ５６０１及び５６０３からのデータを選択
し、このデータをデータ存在信号とともに蛇取り
回路５６１８に送信する。制御器５８０１は入力
コントローラ５６０２からの要求信号を導線５６
０５上に受信し、また入力コントローラ５６０３
からの要求信号を導線５６０８上に受信する。制
御器５８０１が入力コントローラの１つから１つ
の要求信号を受信すると、これは１つの了解信号
を導線５６０４（入力コントローラ５６０２に対
する）、あるいは５６０７上（入力コントローラ
５６０３に対する）を経て適当な入力コントロー
ラに送信する。この適当な入力コントローラは次
にこのデータを導線５６０６あるいは５６０９を
介してデータセレクタ５８０２に送信する。制御
器５８０１はデータセレクタ５８０２に導線５８
０３上の信号を介して適当な入力を選択させる。
データは次に導線５６１９を介して蛇取り回路５
６１８に送信される。制御器５８０１はまたデー
タ存在信号を生成し、これを導線５６１９を介し
て蛇取り回路５６１８に送信する。

第５９図にトラヒツク回路３１２０の詳細を示
す。トラヒツク回路３１２０は一定の期間内にト
ランクコントローラがトランク１１８からのパケ
ツトを受信している実時間量に基づいてトランク
コントローラ１３１の活動量を計算する。この回
路はトラヒツクが既定のロードのパーセント値を
越えた場合、あるいはこれ以下になつた場合、こ
の報告を行なう。これらロードレベルは中央処理
装置１１５によつて変更可能である。初期化に際
して、累算器５９０４並びにレジスタ５９０５及
び５９０６は０にセツトされ、レジスタ５９０３
及び５９０９は中央処理装置１１５によつて決定
される値にセツトされ、またカウンタ５９０２に
はレジスタ５９０３の内容がロードされる。中央
処理装置１１５はレジスタ５９０３及び５９０９
の値を保守書込みパケツトを介して保守レジスタ
３１０１をロードするのと同様な方法にてセツト
する。この保守書込みパケツトの内容はケーブル
３１２１を介して幾つかのレジスタに伝送され
る。レジスタ５９０３には時定数がロードされる
が、これはトラヒツクを測定する一定の時間を指
定する。レジスタ５９０５にはセツトのマスクビ
ツトがロードされる。マスクビツトを変更するこ
とによつて中央処理装置１１５はトラヒツク報告
に使用される増分値を変更できる。例えば、全て
でなく２個の最上位ビツトをマスクすることによ
つて、トラヒツク回路３１２０は25パーセント、
50パーセント、75パーセント、及び100パーセン
トの通信レベルの変化を報告する。異なるビツト
をマスクすることによつて、異なる通信レベル変
化のパーセントが報告される。

トラヒツク回路３１２０は導線５０２０上にデ
ータ存在信号を受信し、導線５９１２上にプサイ
クロツクパルスを受信する。各クロツクパルスは
カウンタ５９０２を１だけ減分し、これに加え
て、トランクコントローラが使用中（導線５０２
０上のパルスによつて示される）であるクロツク
パルスに対して、累算器５９０４が１ビツト位置
右にシフトされ、これはこのレジスタ内に含まれ
る値を基本的に２で割り、統計的平均効果を与え
る。カウンタ５９０２は次にレジスタ５９０３内
に格納される時定数値にリセツトされる。同時
に、累算器５９０４の内容がレジスタ５９０５及
び５９１４にロードされる。レジスタ５９１４内
の値は保守読出しパケツトを使用して中央処理装
置１１５によつて読出される。レジスタ５９０５
の内容は次にプサイクロツク速度にてレジスタ５
９０６にロードされる。次のプサイパルスの前に
比較器５９１０によるレジスタ５９０５及び５９
０６の比較がなされる。カウンタ５９０２が再度
０に到達すると、累算器５９０４の内容がレジス
タ５９０５にロードされる。この時点で、レジス
タ５９０５は最も最近の時間期間のトランクの活
動を含み、一方、レジスタ５９０６は前の時間期
間のトランクの活動を含む。レジスタ５９０５か
らの値はマスク回路５９０７に送られ、レジスタ
５９０６からの値はマスク回路５９０８に送られ
る。マスク回路５９０７及び５９０８は比較器５
９１０にマスクレジスタ５９０９の内容によつて
マスクされなかつたビツトのみを送る。比較器５
９１０は次にマスク回路５９０７及び５９０８か
ら受信されるビツトを比較し、この値が等しくな
い場合は導線３１１７上に１つの報告信号を生成
する。

第６０図にパケツト交換システムの保守チヤネ
ル２００を示す。保守チヤネル２００は中央処理
装置が、該装置の制御下において１つあるいは全
てのトランクコントローラに保守情報を送受信す
ることを可能にする。保守チヤネル情報は交換ネ
ツトワークを通過せず、従つて、交換ネツトワー
クがサービス中でない時にもトランクコントロー
ラとの通信が可能である。

保守チヤネル２００は数個のトランクコントロ
ーラ盤保守回路（TCBMC）、例えば、TCBMC
６００１及びTCBMC６００２を含むが、これら
は最大８個のトランクコントローラ、例えば、ト
ランクコントローラ１３１あるいは１４０を収容
できる。保守チヤネル２００はバスタイミング回
路６００３の制御下で動作するが、該バスタイミ
ング回路は合衆国特許第3749845によつて説明さ
れる仲裁スキームを使用する。各TCBMCは１つ
のケーブルを介して保守バス６００６に接続され
る。例えば、TCBMCはケーブル６００４を介し
て保守バス６００４に接続される。各トランクコ
ントローラは、一方、他の１つのケーブルを介し
てTCBMCに接続される。例えば、トランクコン
トローラ１３１はケーブル６００５を介して
TCBMC６００１に接続される。

トランクチヤネル２００内の通信は第６１図に
示すパケツトによつて提供される。このパケツト
内において、発信側欄（SRC）はパケツトの発
信元であり、着信先欄（DST）はパケツトの着
信先である。指令欄（CMD）はパケツトの形式
を指定する。パケツトには８個の形式があるがこ
れらには、単一トランクコントローラリセツトパ
ケツト、単一トランクコントローラ保守レジスタ
読出しパケツト、単一トランクコントローラ保守
レジスタ書込みパケツト、全トランクコントロー
ラ保守レジスタ書込みパケツト、単一TCBMC保
守レジスタ読出しパケツト、単一TCBMC保守レ
ジスタ書込みパケツト及び全TCBMC保守レジス
タ書込みパケツトが含まれる。このデータ欄は適
当な保守レジスタに書込まれるべき、あるいは該
レジスタから読出された情報を含む。

第６２図にトランクコントローラ盤保守回路６
００１の詳細を示す。データ及びタイミング信号
は導線６２０４から６２０６を経てバスから
TCBMC６００１に通過する。これに加えて、こ
のバスはグローバルリセツト導線６２０７を介し
て全てのトランクコントローラをリセツトする。
各トランクコントローラは５個の導線を介して
TCBMCに接続される。例えば、トランクコント
ローラ１３１はリセツト６２０７、MRD６２１
０、MWR６２１１、MREG６２１２、及び割り
込み６２１３を介してTCBMCに接続される。リ
セツト６０２７は初期化の際に保守レジスタをリ
セツトするのに使用される。割り込み入力６２１
３は保守レジスタ３１０１によつて中央処理装置
１１５に保守レジスタ内に重大な状態を示す情報
が存在することを知らせるのに使用される。割り
込みを起こさせる状態の詳細な説明についてを第
３１図の保守レジスタ３１０１の説明と関連して
述べる。MRD６２１０は保守レジスタ３１０１
を読出すための要求リードであり、MWR６２１
１は保守レジスタ３１０１の書込みをするための
要求リードであり、MREG６２１２はデータを
保守レジスタ３１０１に書込みするためあるいは
これよりデータを読出すためのリードである。

バスインタフエース６２０１は保守バス６００
６からのパケツトをケーブル６２０４上に受信す
る。このパケツトは制御器６２０２に送信される
が、該制御器はパケツトの制御欄を読出し適当な
動作をする。例えば、指令欄が読出し指令を含む
場合は、制御器６２０２はマルチプレクサ６２０
３にMRDO信号を導線６２１０上に送信させる。
トランクコントローラ１３１の保守レジスタ３１
０１はMRDO信号に応答して導線６０１２を介
してその内容を直列にTCBMC６００１に伝送す
る。制御器６２０２はマルチプレクサ６２０３を
介して導線６２１２上に受信したデータに応答し
てこの情報を含むパケツトを形成し、このパケツ
トを中央処理装置１１５に送信する。この指令欄
がトランクコントローラ１３１の保守レジスタ３
１０１への書込み動作を指定する場合は、制御器
６２０２は最初に導線６２１１を介してMWRO
信号を、次に受信パケツトのデータ欄の内容を保
守レジスタ３１０１に送信する。保守レジスタ３
１０１はMWRO信号に応答して導線６２１２を
介して受信された情報を格納する。TCBMC６０
０１はこれと類似する手順をトランクコントロー
ラ１３１に対する他の指令の遂行、及びTCBMC
６００１の制御下の他のトランクコントローラに
対する指令についても遂行する。