JPS59501851A

JPS59501851A - トランク　コントロ−ラによるパケット負荷監視

Info

Publication number: JPS59501851A
Application number: JP58503656A
Authority: JP
Inventors: タ−ナ−・ジヨナサン・シ−ルズ
Original assignee: ウエスタ−ン　エレクトリツク　カムパニ−，インコ−ポレ−テツド
Priority date: 1982-11-04
Filing date: 1983-10-26
Publication date: 1984-11-01
Also published as: WO1984001869A1; US4484326A; EP0124591A1; EP0108554A1; CA1208749A; JPH0223109B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】トランクコントローラによるパケット負荷監視技術分野本発明は音声及びデータ信号の統合通信方式及びパケット交換装量に関する。より詳細には、本方式及びパケット交換装置は交換ネットワークを相互接続する伝送う交換ネットワーク自体が高速デジタル伝送リンクによって相互に接続されている多数の交換ネットワークによって相互接瞬される無数の端末を持つ大規模パケット交換システムにおいては、各デジタル伝送ラインによって搬送されているトラヒック量を正確及び効率的に監視する必要がある。伝送リンクによって相互接続された汎用コンピュータから構築される先行技術におけるパケット交換システムでは、トラヒック負荷量の監視はパケット交換を遂行するのと同一のコンピュータによって遂行される。パケット交換及び負荷監視機能の両方を遂行する必要性から生じるこのコンピュータに対する実時間性制約のため負荷を測定するだめの正確なアルゴリズムを提供することは困難で、このため従来技術においては特定の伝送リンクの負荷を近似するアルゴリズムが使用され−できた。このアルゴリズムは伝送リンク間にパケットを送信するのに必要な実時間を測定するのでなく、一定の時間内に伝送されるパケットの数を計算し、この数を既定の負荷の値と比較する。各パケットの長さが異なるためこれらアルゴリズムは負荷の正確庁測定ｆ直を与えるものではない。

パケット交換システム内の正確がトラヒック量の監視が必要なのは多くの理由の中でも特にこのシステム内の２点の間に複数の潜在的な経路が存在するためである。

つまり、負荷を正確に知ることによ２てシステムを通じて負荷のバランスを保つことが可能である。さらに、相互接続リンクなどのような高速デジタル伝送装置を使用するシステムにおいては、トラヒック負荷の測定はこの測定がパケットの伝送に遅れを生じさせないような方法にて実施されることが望ましい。

発明の要約本発明の説明のための方式及び装置においては、先行技術におけるこの問題は、経路内のパケットのトラヒック負荷測定を伝送リンクとパケット交換ネットワークとの間の複数のインタフェース装置によって独立的及び正確に遂行することによって解決される。この測定は基本的にこのインタフェース装置によって遂行され、中央処理装置の関与は最小限にとどまる。

正確度は各インタフェース装置によって一定の期間内にパケットの通信に必要な実時間を繰り返し測定し、この測定値に関して統計的平滑機能を遂行することによって達成される。この統計的平滑動作は前期間のデータを現測定の開始点として利用するが、これによって短期間の急速なトラヒック変動の影響が最小限に押えられる。

個々のパケットに要求される実時間を測定することはパケットの長さが異なるために必要である。この監視は基本的にインタフェース装置によって実行され、中央処理装置はトラヒック過負荷状態の処理及び測゛定機能の初期化にのみ必要である。

好ましくは、各インタフェース装置はトラヒック量の変動が負荷の複数の既定のパーセントより増減すると中央処理装置にこれを通知する。この機能によって中央処理装置はシステム内のトラヒック負荷の重大な増減を自動的に知らされる。

初期化時及びシステム動作の必要々時点において、中央処理装置はインタフェース装置によって基準として使用される負荷の即定のパーセントを任意に決定する。こうして、中央処理装置はそのシステム内のトラヒック負荷をそのシステム動作の必要性に応じて監視できる。インタフェース装置は、例えば、トランクコントローラであり、伝送リンクは、例えば、高速デジタルトランクである。

トランクコントローラは関連するトランクにパケットが送信されている時間を反復して計算するだめの累算器を持つ。トランクコントローラはこの計算の反復速度を決定するだめの一定の期間を生成するだめのタイマ回路を持つ。トランクコントローラはさらに計算された算出した現時間及び算出した前時間を格納するだめの現時間レジスタ及び前時間レジスタを含む。一定の期間の終端において、現在の算出時間を表わすビット信号が累算器から現時間レジスタに送信される。次に現時間レジスタ内に格納されたビット信号と前時間レジスタ内に格納されたサブセットのビット信号が比較器によって比較される。２個のサブセットのビット信号が等しくない場合は、報告信号が生成され、例えば、中央処理装置に送信される。この比較の後、現時間レジスタ内に格納されているビット信号が前時間レジスタ内に格納され、前時間レジスタが次の比較のために更新される。このサブセットはマスクレジスタ内に格納されるビット信号によって制御される２個のマスク回路を使用してこの２個のレジスタの内容から選択される。このマスクレジスタの内容は中央処理装置によって初期化の際にロードされる。中央処理装置はまた初期化の際に一定の固定期間を表わすビット信号をタイマ回路に提供する。

従って、本発明の大まかな特徴はトラヒック負荷の複数の変動のチェックが２つの連続する期間に関するトラヒック測定値を選択的に比較することによって達成されることである。

本発明のもう１２の特徴は通信チャネルをパケット交換ネットワークと相互接続するためのインタフェース回路にある。このインタフェース回路は以下の回路を含みまた以下の方法にて動作する。送信回路による通信チャネルへのパケットの実際の伝送において、この送信回路は１つのパケット送信信号を生成する。すると、累算器がこのパケット存在信号に応答してこのパケットのチャネルへの実際の伝送に消費される現時間の量を表わす第１のセットのビット信号を生成する。

基準時間を表わす第２のセットのビット信号を格納するのに１つの記憶回路が使用される。最後に、別の回路が第１及び第２のセットのビット信号を代表するサブセットのビット信号に応答して算出された現時間が基準時間から外れていることを示す報告信号が生成される。好ましくは、このサブセットのビット信号は第１及び第２のサブセットのビット信号を含むが、これらはマスクレジスタの内容によって制御されるマスキング回路によって第１及び第２のセットのビット信号から選択される。マスクレジスタは最初、中央処理装置によってロードされる。

トランクコントローラによって交換ネットワークに相互接続された少なくとも１つのトランクを持つパケット交換システム内の負荷を監視するだめの本方式は、一定の期間内にトランクにパケットが送信されている実際の時間を反復計算することによって遂行される。次に、現算出時間が前算出時間と選択的に比較される。この現算出時間と前算出時間の選択的な比較はこれら時間の各々ｅ［わす第１及び第２のセットのビット信号を使用することＫよって達成される。第３のセットのビット信号がされ前算出時間を表わす該第２のセットのビット信号７５−ラ同様に選択された第４のセットのビット信号と比較される。こうして選択されたビット信号のセットが等しくない場合は、例えば、交換ネットワークを制御する中央処理装置に１つの報告信号が送信される。比較のためセットのビット信号を選択することによって、単一でなく複数のトラヒック負荷の変動をチェックすることが可能図面は第１図から６３図までを含む。第１図及び第２図は本発明の基本構築ブロックを強調するため太線によって交換ネットワーク及びトランクコントローラを示す。

第２Ａ図、３１図、及び５９図から６２図までは特にトランクコントローラによるトラヒック負荷監視を実現するだめの構成を示す。他の図面において示される要素は前述した特許明細書にて開示するものと類似するものである。一般的に、システム要素には、それが図面に始めて示される場合、その要素の番号の最上位の数字に図面の番号に使用される数字が使用されている。

第１図及び第２図は、ブロック図の形式にて、本発明の交換アーキテクチャ−を使用する通信システムを示し；第２Ａ図はトラヒック負荷監視回路の動作を機能的に図解し；第３図はこの交換ネットワークを通じて発信側顧客端末から着信先顧客端末に送られる呼設定パケットの内容を図示し；第４図は呼設定パケットの受信に応答して着信先顧客７端末から発信側顧客端末に伝送される呼応答パケットの内容を図解し：第５図は交換アレイ１７０の詳細なブロック図であり、第６図は第３図の呼設定パケットを交換ネットワーク１１６及びトランクコントローラー２９を介してトランクコントローラー３０から中央処理装置１１５に経、隆指定するだめのスイッチパケットを図解シ；第７図から９図は第４図の呼応答パケットを交換ネットワーク１１６を通じてトランクコントローラー３１がらトランクコントローラー３０までの各種の段階を経て伝送するために使用されるスイッチパケットの内容を図解し、第１０図は交換ネットワーク１１６の交換節点５０〇−１５の詳細なブロック図であり；第１１図は交換節点５００−１５の入力制御器１０００の詳細なブロック図であシ：第１２図は入力制御器１０００のアドレス回転回路１１０６の詳細なブロック図であシ：第１３図は交換節点５００−１５の出力制御器１００７の詳細なブロック図であり；第１４図は、ブロック図形式にて、トランクコントローラー３１を図解し；第１５図はトランクコントローラー３１のメモリー４ｏ１の論理構造を図解し；第１６図から第２６図はトランクコントローラー３１の受信機１４０２を構成するサブシステムの詳細なブロック図であり：第２７図はトランクコントローラ１３１のアドレス制御器１４０４の詳細なブロック図であり；１２８図ハメーＥＩＪ　１４０１と関連してのアドレス制御器１４０４の論理動作を図解し；第２９図はアドレス制御器１４ｏ４の受信インタフェース２７０１内に使用されるポインタ装置の詳細なブロック図であり；第３０図は受信インタフェース２７ｏ１の詳細なブロック図であり：第３１図はトランクコントローラ１３１のスイッチインタフェース１４１８の詳細なブロック図であり：第３２図から第４０図はトランクコントローラ１３１の入力回路１４ｏ６を構成するサブシステムの詳細なブロック図であり：第４１図はトランクコントローラ１３１の出力回路１４０５のブロック図であり；第４２図から第４４図はトランクコントローラ１３１の出力回路１４ｏ５のサブシステムによってトランクコントローラ１３１のメモリ１４ｏ１がら読出されたパケットに関して遂行されるパケット変換を図解し；第４５図から第４９図はトランクコントローラ１３１の出力回路１４ｏ５を構成するサブシステムの詳細なブロック図であり；第５０図から５３図はトランクコントローラ１３１の送信機１−４０３を構成するサブシステムの詳細なブロック図であり：第５４図はタイミング図であり；第５５図はスイッチ　インタフェース１４１８の出力制御器３１０６の詳細なブロック図であり；第５６図はスイッチ　インタフェース１４１８の入力制御器３１０７の詳細なブロック図であり；第５７図は入力制御器３１０７０入力制御器５６ｏ２の詳細なブロック図であり；第５８図は入力制御器３１０７の出力制御器５６ｏ１の詳細なブロック図であり；第５９図は本発明を構成するスイッチインタフェース１４１８のトラヒック負荷監視回路（通信量監視回路）３１２０の詳細なブロック図であり；第６０図はシステム保守チャネル２００の図であり；第６１図は保守チャネルパケットの内容を図解し；第６２図はシステム保守チャネル２００のトランクコントローラ盤保守回路６００１の詳細なブロック図であり；そして第６３図は本発明の説明のだめの特定の実施態様を図解するのに２個の図面がいかに構成されているかを示す。

詳細な説明第１図及び第２図は複数の顧客、例えば顧客１００あるいは１１０にサービスを提供する複数の市内局１０２．１０３．１０８及び１０９、並びに複数の市外局１０４−１０７を持つ１つの説明のためのパケット交換システムを示す。以下の説明においては第１図及び第２図のパケット交換システムを構成するサブシステムの一般的な説明を行なう。次にトランクコントローラに使用される負荷監視回路の簡単な説明に戻り本発明に焦点を合せる。

次に顧客１００のレジデンスインタフェースから顧客１１０のレジデンスインタフェースに伝送されるパケットにパケット交換システムを通じての経路内において各トランクコントローラによって必要な自己経路指定情報がいかにして挿入されるかその方法について述べる。全ての顧客は顧客１１０のレジデンスインタフェース１５５に類似のレジデンスインタフェースを持つ。交換システムを通じてのパケットの経路指定について説明を終えたら、経路指定情報の編集手順について述べ、次に、この情報をその経路内の各トランクコントローラに格納する方法について述べる。最後に、第１図及び第２図の各々のブロックの詳細な説明を行なう。

第１図に示すごとく、市内局１０２は重複交換アレイ１７０及び１７１を含む交換ネットワーク１１６から構成される。交換ネットワーク１１６は複数のトランクコントローラを終端し、中央処理装置トランクコントローラ１２９を介して中央処理装置１１５と協力するが、該トランクコントローラ１２９も交換ネットワークに接続されている。トランクコントローラ１３１−ｊ：、例えば、導線１３２を介して交換ネットワーク１１６から情報を受信し、導線１３３を介して交換ネットワーク１１６に情報を送信する。各々のトランクコントローラはシステム負荷を監視するのに必要な回路を含み、システム負荷が即定のパーセントを越えたあるいは下回った場合、そく報告をする。さらに、関連する中央処理装置は負荷のこのパーセントを変更することが可能である。例えば、トランクコントローラ１３１はトランク１１８の負荷量を監視し、この負荷を中央処理装置１１５に報告する。

各々のトランクコントローラは片方向伝送媒体によってこのネットワークに結合される。

交換ネットワーク１１６はさらに２個の同一であるが別個の交換アレイ１７０及び１７１を持つ。各々のトランクコントローラはいずれかの交換アレイにあるいは該アレイからの情報の送信あるいは受信が可能である。例えば、トランクコントローラ１３１は交換アレイ１７０から導線１７７を介して情報を受信し、また交換アレイ１７１から導線１７８を介して情報を受信する。トランクコントローラ１３１は交換アレイ１７０に導線１７３を介して情報を送信し、交換アレイ１７１に導線１７５を介して情報を送信する。

市内局１０２の顧客側においては、市内局は集合機を介して顧客に接続されており、該集合機は交換ネットワークとトランクコントローラを介して相互接続される。

集合機は後に詳述する交換ネットワーク１１６の内部交換アーキテクチャ−と類似のアーキテクチャ−を持ち、捷だ自蔵トランクコントローラを持つが、該トランクコントローラはこの集合機を関連するトランクとインタフェースさせる。集合機のトランクコントローラは後に詳述するトランクコントローラ１３１と類似する。各々の集合機はこれに接続されたマイクロプロセッサを持つが、これは関連するアクセスラインコントローラとともに初期起呼シーケンスの遂行並びにパケット交換システム内を伝送されるパケットの固有の自己経路指定機能の補足としての呼監視機能を提供するのに使用される。顧客装置はアクセスラインコントローラによって集合機と接続される。各々のアクセスラインコントローラは論理アドレス及び制御情報を格納するが、これらは制御マイクロプロセッサによってこのアクセスラインコントローラ内に格納される。この論理アドレス情報は相互接続コントローラを介して関連する交換ネットワーク内を伝送されるパケットによって取られる経路の最初の部分を制御するのに使用される。各々のアクセスラインコントローラは各々の顧客装置内に含まれるレジデンスインタフェースに標準双方向伝送媒体によって接続される。パケットはアクセスラインコントローラとレジデンスインタフェースとの間を標準パケットプロトコールを使用して伝送されるが、該プロトコールはこのレジデンスインタフェースとアクセスラインコントローラとの間の通信のために３個の仮想チャネルを定義する。

各々のトランクコントローラは論理アドレスをスイッチアドレスに変換するだめの翻訳テーブルを含むが、該アドレスは交換ネットワークによってパケットを着信先トランクコントローラに経路指定するために使用される。

保守チャネル２００は中央処理装置１１５とこれと関連スるトランクコントローラとの間の保守通信を提供する。交換ネットワーク１１６は市外局、例えば、市外局１０４に高速トランクによって相互接続されているが、該トランクの両端はトランクコントローラによって終端される。第２図の事項は概ね第１図の事項と重複する。

第２Ａ図はトランクコントローラ１３１内の通信負荷監視回路１７９の基本的、機能的要素の機能図である。

この監視回路の詳細は第５９図の説明と関連して示されており、データ回路の詳細は第１４図から第５８図に示される。負荷監視回路はコントローラ１３１からトランク１１８への実伝送負荷を測定する。統計的平滑化機能は前の期間の測定値を２で割り、これを次の期間の初期値として使用することによって実行される。前の連続する期間における負荷測定値が通信負荷が負荷のパーセントのどれかの規模より増加あるいは減少したことを示す場合、監視回路１７９によってデータ回路１８０及び保守チャネル２００を介して中央処理装置１１５に１つの報告信号が送信される。この決定は最初に特定のビットマスクした後の連続期間に関しての負荷測定値を表わす番号を比較することによって遂行される。

第２Ａ図に詳細に示すごとく、測定を実施すべき期間はタイマ回路２０２によって決定される。中央処理装置１１５は最初に交換ネットワーク１１６及びデータ回路１８０を介して保守書込みパケット内に含まれるこの情報を伝送することによってこの期間をタイマ回路２０２に、またマスクビットをマスクレジデンス２１１にロードする。累算器２０１は一定の期間内にトランクコントローラ１３１によってトランク１１８にパケットが送信されている時間を計算するのに丈用される。トランク、例えば、トランク１１８は通信チャネルとも呼ばれる。

現時間レジスタ２０３は最も新しく計算された時間を格納し、一方、前時間２０４は前に計算された時間を格納する。マスキング動作はマスクレジスタ２１１の制御下においてマスキング回路２０５及び２０６によって遂行される。計算時間の比較は比較器２０７によって遂行されるが、該比較器は不一致が生じた場合、報告信号を生成し導線２１２上に送信する。回期間の終端において、累算器２０１の内容は通信負荷レジスタ２１３にロードされる。とれてよって、中央処理装置１１５が交換ネットワーク１１６及びデータ回路１８０を通じて伝送される保守読出し回路を使用して実負荷レベルを得ることが可能となる。

パケットがトランクに伝送されている間、データ回路１８０はデータ存在信号を負荷監視回路１７９に導線２１３を介して連続的に伝送する。データ存在信号を受信すると、累算器２０１は一定速度にて連続的に増分される。タイマ回路２０２は連続的にタイミングを刻ざむ。

前時間レジスタ２０４は前の期間に対する計算時間を含む。その期間が終了すると、タイマ回路２０２は導線２０９上にタイムアウトパルスを送信する。現時間レジスタ２０３は導線２０９上のタイムアウトパルスに応答して累算器２０１の最上位ビットを格納するが、この格納されるビットは計算された現時間を表わす。累算器２゜１はタイムアウトパルスに応答し、その内容に関して右２進シフトを遂行するが、この結果これが２で割られることとなる。マスク回路２０５及び２０６はマスクレジスタ２１１の内容をマスキングビットとして使用し、レジスタ２０３及び２０４の内容に関して２進ＡＮＤ動作を遂行する。マスク回路２０５及び２０６の出力が等しくない場合、比較器２０７はデータ回路１８０に導線２１２を介して１つの報告信号を伝送する。一方、回路１８０はこの信号を保守チャネル２００を介して中央処理装置１１５に送信する。タイムアウトパルスを生成後まもなく、レジスタ２０４はレジスタ２０３の内容を格納し、これを比較器２０７による次の比較のだめの前時間測定値として提供する。

通じ負荷監視機能及び構成の説明はこの位にして、次に自己経路指定情報を得てこれを適当なアドレスラインコントローラ及びトランクコントローラのアドレスメモリに格納する手順について説明する。この情報は呼セットアツプパケットから得られるが、該パケットは発信側顧客装置に接続された適当なアクセスラインコントローラから、この呼セットアツプパケットが着信先顧客装置に到来するのに通過しなければならない経路を形成する各種の集合機並びに市内及び市外局と関連する各種マイクロプロセッサ及び中央処理装置に送信される。呼セットアツプパケットがこの経路を進む過程において、各処理装置はこのパケットに新論理アドレスを挿入し、また適当なアクセスラインコントローラあるいはトランクコントローラ内に必要な論理及びスイッチアドレス情報を格納する。アクセスラインコントローラを介して着信先顧客装置に接続されている集合機と関連するマイクロプロセッサにてこの呼セットアツプパケットが受信されると、これを受信したマイクロプロセッサは接続されたアクセスラインコントローラに適当な論理及びスイッチアドレス情報を送信し、該コートローラはこれをそのアドレスメモリ内に格納する。これを受信したマイクロプロセッサは次に呼応答パケットの生成及び送信を行なうが、該パケットは呼が正しくセットアツプされたことを示す。

発信側顧客アクセスラインコントローラによってこの呼応答パケットが受信されると、パケットの経路を形成するアクセスラインコントローラ及びトランクコントロール内に必要な全ての経路情報がセットアツプされ、パケットを関連する処理装置によって処理されることなくパケットを交換ネットワークを通じて直接伝送できる。

ここで顧客１００と１１０との間の電話呼の確立について説明することによってこの呼セットアツプパケットの用途を詳細に説明する。顧客１００は顧客１１０の電話番号をダイアリイブすることによって顧客１１０を呼出す。顧客１００に関連するレジデンスインタフェースは従来の方法によってダイアルされた数字を集める。レジデンスインタフェースがダイアルされた数字を集め終えたら、これはパケット形式にてこのダイアルされた数字をライン１２２を通じてアクセスラインコントローラ１１２ａに送信する。顧客１００と関連するレジデンスインタフェースからパケットを受信すると、アクセスラインコントローラ１１２ａは第３図に示すパケットをアセンブルし導線１２２を介してマイクロプロセッサ１１１に送信する。このパケット識別子欄はこのパケットを信号法パケットとして同定し、またデータ欄の最上位バイト内の１１１〃はこのパケットが呼セットアツプパケットであることを示す。データ欄の残りの部分はダイアルされた電話番号を含む。

第３図のパケットを受信すると、マイクロプロセッサ１１１は詳細な電話番号を調べ交換ネットワーク１１６を通じての接続が必要であることを知る。最初に、マイクロプロセッサ１１１はアクセスラインコントローラに後続のパケットによって使用されるべき新だなアドレス及びトランク１１７を集合機１１２に接続する集合機１１２のトランクコントローラを定義するスイッチアドレスを送信する。このスイッチアドレスは集合機１１２によって後続のパケットをトランク１１７に経路指定するのに使用される。次に、マイクロプロセッサ１１１は集合機１１２のトランクコントローラ内にアクセスラインコントローラ１１２ａを同定するスイッチアドレス及び顧客１００と関連するレジデンスインタフェースとの通信においてアクセスラインコントローラ１１２ａによって使用されるべき仮想回路を定義する情報を格納する。

最後に、マイクロプロセッサ１１１は第３図に示すのと類似するが、論理アドレス欄にアクセスラインコントローラ１１２ａのアドレスメモリ内て格納された論理アドレスを持つパケットをアセンブルする。この新パケットは集合機１１２、下ランク１１７、トランクコントローラ１３０、交換ネットワーク１１６、及びトランクコントローラ１２９を経て中央処理装置１１５に送信される。

マイクロプロセッサ１１１からのパケットを受信すると、中央処理装置１１５はテーブル検索動作を遂行することＫよってダイアルされた電話番号よりこの呼が局１０４に接続されるべきであることを知る。中央処理装置１１５は最初にパケットに含まれた論理アドレスとトランクコントローラ１３０を同定するスイッチアドレスをトランクコントローラ１３１に送信する。トランクコントローラ１３１はこのアドレス情報を内部メモリ内に格納しまだこの情報をセットアツプされたこの呼と関連する後続パケットに関して必要な論理アドレスからスイツチアドレスへの翻訳、を遂行する。中央処理装置１１５は次にトランクコントローラ１３０に新だな論理アドレス及び制御器１３１を同定するスイッチアドレスを送信する。このアドレス情報はパケットをトランクコントローラ１３０から交換ネットワーク１１６にセットアツプされたこの呼と関連するトランクコントローラ１３１に送信するために必要な論理アドレスからスイッチアドレスへの翻訳を遂行するために使用される。中央処理装置１１５によって遂行される最後の動作は第３図に示すのと類似の起呼パケットを交換ネットワーク１３１、トランク１１８、トランクコントローラ１４０及び交換ネットワーク１４６を経て中央処理装置１３１に送信することである。中央処理装置１１３に送信されるパケット情報はその論理アドレス欄だ先にトランクコントローラ１３０内に格納されたのと同一の論理アドレス情報を含む。

トランク１１８からパケットを受信すると、中央処理装置１１３はこのパケットに応答して前述の中央処理装置１１５によって起呼パケットと関連して遂行された動作と類似の動作を遂行する。中央処理装置１１３は次に１つの起呼パケットを交換ネットワーク１４６、トランクコントローラ１４２、トランク１１９、トランクコントローラ１４７、及び交換ネットワーク１４８を経て中央処理装置１１３に送信する。中央処理装置１２３は中央処理装＃１１３によって遂行されたのと類似の動作を遂行し１つの新たな起呼パケットを交換ネットワーク１４８、トランクコントローラ１４９、トランク１２０、トランクコントローラ１５０及び交換ネットワーク１５１を経て中央処理装置１１４に送信する。中央処理装置１２３から起呼パケットを受信すると、中央処理装置１１４はトランクコントローラ１４１にこのパケットの論理アドレス情報及びトランクコントローラ１５０を同定するスイッチアドレスを格納する。中央処理装置１１４は次に新たな論理アドレス及びトランクコントローラ１４１を同定するスイッチアドレスをトランクコントローラ１５０に送信し、該トランクコントローラ１５０はこの情報を格納する。トランクコントローラ１４１及び１５０内に必要な情報の格納を−終えると、中央処理装置１１４はその論理アドレス欄にトランクコントローラ１５０内に先に格納された論理アドレスを持つ新たな起呼パケットヲアセンブルし、この起呼パケットを交換ネットワーク１５１、トランクコントローラ１４１、トランク１２４、及び集合機１２６を経てマイクロプロセッサ１２５に送信する。

中央処理装置１１４からこの起呼パケットを受信すると、マイクロプロセッサ１２５はその論理欄内に含まれる論理アドレス情報を読出し、この論理アドレス情報をアクセスライン制御器１２６ａのアドレスメモリ１５２内に格納する。マイクロプロセッサ１２５は次に第４図に示す呼応答パケットを第１図及び第２図のパケット交換システムへの先に定義された経路を経てマイクロプロセッサ１１１に送、信する。第４図のパケットの論理アドレス欄はマイクロプロセッサ１２５が中央処理装置１１４からの起呼パケット内に受信した論理アドレスを含む。

トランクコントローラ１４１は第４図のパケットを受信すると先に格納した論理アドレスからスイッチアドレスへの翻訳情報を使用して論理アドレス内の内容を翻訳し、この呼応答パケットにこの先に格納された論理アドレスを挿入する。トランクコントローラ１４１によるこの翻訳からの結果はトランクコントローラ１５０を同定する。

このスイッチアドレスは交換ネットワーク１５１によってこの呼応答パケットをトランクコントローラ１５０に経路指定するのに使用される。この呼応答パケットは同様に各種のトランクコントローラに経路指定され最終的にマイクロプロセッサ１１１によって受信される。マイクロプロセッサ１１１によってこの呼応答パケットが受信されると、呼を各種交換ネットワークを経て経路指定するのに必要な全ての情報がその経路内のトランクコントローラ及びアクセスライン制御器に格納される。

交換ネットワークの交換アレイ１７０の詳細を第５図に示す。交換アレイ１７０への全ての接続は第１図に示ストランクコントローラを介して実行される。トランクコントローラは１．５４　Ｍｂ／ｓ　の速度にて情報を受信し、この情報をネットワークに８Ｍｂ／ｓの速度にて送信する。

各々のトランクは関連するトランクからの５パケツトの情報を緩衝することが可能である。トランクからの入力の所でのパケットの緩衝はこれらをネットワークに送信する前に一時的に送信を遅らせるために必要である。緩衝はまたネットワークから受信される情報をトランクコントローラが関連するトランクに再送信する前に一時的に保持するだめにも必要である。各々のトランクコントローラはトランクに再送信する前にネットワークからの最高４０パケツトまでの情報を緩衝することが可能である。各々のトランクコントローラは交換アレイ１７０への１つの入力接続及び１つの出力接続を持つ。例えば、第５図に示すごとくトランクコントローラ１３０は交換アレイ１７０に導線１７２を経て情報を送信し、また交換アレイ１７０から導線１７６を経てデータを受信する。

交換アレイ１７０は３つの段階の交換節点を含む。第１の段階は節点５ｏｏ−ｏから５００−１５までから構成され、第２の段階は交換節点５０１−０から５０１−１５寸でから構成され、そして第３の段階は交換節点５０２−０から５０２ −１５までから構成される。アレイへの送信は左から右に行なわれる。各々の交換節点はパケットスイッチである。各々のパケットスイッチは４つの入力を持ち、各入力について１つのパケットを緩衝することが可能である。任意の入力にて受信されたパケットはパケットスイッチの４つの出力端子の任意の１つから送信可能である。入力端子にパケットが受信されると、このパケット内に含まれるアドレスを使用してパケットを再送信するのにどの出力端子を使用すべきが決定される。出力端子を特定の卒換節点に指定するにはアドレスの２つの最上位ビットのみが使用される。例えば、交換節点５００−１２は最上位ビットが０であるときはリンク５０５に、最上位ビットが１であるときはリンク５０６に、最上位ビットが２であるときはリンク５０７に、そして最上位ビットが３であるときはリンク５０８にパケットを送信する。

各々の節点は次の段階の受信交換節点がその段階からのパケットの送信にどの出力端子を使用するかを指定できるように最上位ビット位置が正しいビットを持つようにアドレスビットを正しく配列させる必要がある。

第５図に示す交換アレイ１７０の動作は第３図に示すパケットをこのアレイから中央処理装置１１５に交換する例を説明することによってトランク１１７を経テ交換アレイ１７０に送信される。第３図に示すパケットを受信すると、トランクコントローラ１３０は第６図に示す新たなパケットを形成する。

新たなパケットはトランク１１７から受信された元のパケットを取り、フラッグ及び挿入ビットを除去し、開始ビット欄、パケット置部、着信先トランクコントローラ欄、発信側トランクコントローラ欄、制御器部、着時間の新たな欄並びに新たなＣＲＴ欄を加えることによって形成される。トランクコントローラ１３０は′ｈＱｆｆを含むパケット識別子に応答して着信先トランクコントローラ欄に０“を挿入する。これは中央処理装置１１５がこれに接続されているトランクコントローラ１２９に対するトランク番号である。トランクコントローラ１３０は交換ネットワーク１１６の白木の出力接続番号（この例では４８）を発信側トランクコントローラ欄に挿入する。開始ビットはネットワークパケットの開始を定義しまたパケット長はネットワークパケットの長さを定義する。トランクコントローラ１３０は着時開梱にその日の時間を挿入する。第６図のパケットが形成され、節点５００−１２の入力５１３が空いていると、トランクコントローラ１３０はこのパケットを制御器５００−１２に送信する。

節点５００−１２はアドレス欄の最上位ビットを調べ、このビットが０であるためリンク５０５を選択する。出力リンク５０５を経てこのパケットを節点５０１ −１２に送信する前に、節点５００−１２はアドレス欄を２ビツト左に回転させる。この結果、この２個の最上位ビットが最下位ビットとなり、第６図に示すアドレス欄の２個の中位ビットが２個の最上位ビットとなる。

節点５０１−１２はこれを受信するとアドレス欄を調べ、最上位ビットがＯであるため出力５１２を選択する。

節点５０１−１２もアドレス欄を２ビツト左に回転する。

節点５０１−１２はパケットを出方端子５１２を経て節点５０２−０に送信する。このパケットを受信すると、節点５０２−０はアドレス欄を調べ、このアドレスの２つの最上位ビットがＯであるため出力端子５１４を選択する。トランクコントローラ１２９はこのパケットを受信すると、開始ビットネットワークアドレス欄、及びネットワークパケット長を除去し、中央処理装置１１５にパケット識別子、論理アドレス、時間スタンプ、及びデータ欄並びに再計算したＣＲＴ欄を送信する。

第２の例を使用して第５図に示す交換アレイ１７０の動作の説明をする。この動作は第４図に示すパケットが交換アレイ１７０を経てトランク１１８に送信されるのに続いて起こる。第４図に示すパケットを受信すると、トランクコントローラ１３１は第７図に示すパケットを形成する。このパケットの形成を終えると、トランクコントローラ１３１はこのパケットを入力端子５１５を経て交換節点５００−１５に送信する。交換節点５０ｏ−１５はこのネットワークアドレス欄の２個の最上位ビットを調べ（この場合は２進の３）、ライン５１６を選択して第７図に示すパケットを送信する。交換節点５００−１５はリンク５１６を経てのパケットの送信を開始する前に、ネットワークアドレス欄の左回転動作をし、この結果第８図に示すパケットを得る。このパケットを交換節点５００−１５から受信すると、交換節点５０１−１５は第８図に示すネットワークアドレス欄の２個の最上位ビットを調べ、パケットを送信するため出力５１７を選択する。パケットを送信する前に交換節点５０１−１５はパケットの左回転動作を実行し、その結果第９図に示すパケットを得る。第９図に示すパケットを受信すると、交換節点５０２−１２ｕこのネットワークアドレス欄に応答して導線１３５を経てパケットをトランクコントローラ１３０に送信する。交換節点５０２−１２もネットワークアドレス欄の左回転動作を遂行する。導線１３５を経てトランクコントローラ１３０に送信されるパケットは第９図に示すパケットのネットワークアドレス欄を回転したものである。トランクコントローラ１３０は新だなパケットを形成するが、このパケットは第９図に示すパケットと類似するが開始ビット、ネットワークパケット長、着信先トランクコントローラ、発信側トランクコントローラ、制御器、及び着時開梱が削除されており、新たなＣＲＴ欄が計算及び挿入されており、また時間スタンプ欄が更新されている点が異なる。トランクコントローラ１３０は次にこの新たなパケットをトランク１１７に送信する。

当業者にとって、第５図に示すネットワーク１１６の交換アレイ１７０を拡張して追加の交換節点を加えることによってこれ以上のトランクを終端することが可能であることが理解できよう。さらに当業者てとって、このような交換アレイを使用してコンピュータや端末などの数似のデジタル装置が接続可能であることも理解できょう。第１図及び第２図の他の交換ネットワーク及び集合機の設計は交換ネットワーク１１６の設計と類似したものである。

２７交換節点５００−１５の詳、細を第１０図に示す。第１０図の交換節点も交換節点５００−１５の設計と類似の設計である。交換節点は４つの入力制御器を持つが、該制御器は４つの出力制御器の任意の１つに情報を送信できる。入力制御器１０００から１００３まではケーブルを経て出力制御器１００４から１００７までに接続される。例えば、入力制御器１０００はケーブル１００Ｂを経て出力制御器１００７に接続される。ケーブル１００８は３つの導線１００９．１０１０、及び１０１１を含む。第１０図の他の相互接続ケーブルもケーブル１００８と同一の設計を持つ。

入力制御器１０００が出力制御器１００７に送信すべきパケットを持つ時、これは導線１０１０を経て要求信号を送信する。入力制御器１０００はこの信号を全パケットが出力制御器１００７に送信し終るまで連続して送信する。出力制御器１００７が入力制御器１０ｏＯから情報を受信できる状態にある時は、出力制御器１００７は導線１０１１を経て入力制御器１０００に了解信号を送信する。乙の了解信号を受信すると、入力制御器１０００は導線１００９を経て出力制御器１００７へのパケットの送信を開始する。

例えば、第７図に示すパケットは第１０図に示す交換節点５００−１５間を以下の方法によって送信される。

入力制御器１０００が開始ビットを認知した時には、これは開始ビットだけでなくそのネットワークアドレスの２つの最上位ビットを既に受信している。入力制御器１０００はネットワークアドレス欄の２つの最上位ビットを復号してパケットがケーブル１００８を経て出力制御器１００７に送信されるべきであることを知る。入力制御器１０００は導線１０１０を経て送信開始の許可を要求し、出力制御器１００７が導線１ｏ１１を経て了解信号をリターンすると、入力制御器１０００はケーブル１００８を経て信号制御器１００７へのパケットの送信を開始する。入力制御器１０００はネットワークアドレス欄の送信を行なう前にこのアドレスを左に２ビット回転して送信されるべきネットワークアドレスが第８図に示すアドレスと同一になるようにする。このパケット開始ビットを受信すると、出力制御器１００７はこのパケットのリンク５１６に向けての送信を開始する。

第１０図の入力制御器１０００の詳細を第１１図に示す。入力回路１１１ｏは入力端子５１５より情報を受信してまたリンク解放信号を第１１図のトランクコントローラ１３０にコントローラ１１ｏ４の制御下において入力端子５１５を経て送信する。リンク解放信号の機能については出力制御器Ｉ　ＱＯ７の説明の所でより詳細に述べる。入力権送りレジスタ１１００は開始ビットを検出するのに使用されるが、該ビットはパケットの開始を示す。これに加えて、桁送りレジスタ１１００はネットワークパケット長欄を抽出しこれを長さレジスタ１１ｏ２に保存し、１だネットワークアドレス欄の２つの最上位ビットを抽出しこれをアドレスレジスタ１１０１に保存する。バッファ桁送りレジスタ１１０３は各６４ビツトの記録毎に１つの出力を生成する。この出力はコントローラ１１０４０制御下においてデータセレクタ１１０５によってバッファ桁送りレジスタ１１０３の未使用の部分をバイパスするのに使用される。このバイパスは出力回路にパケットを送信すえ前に全パケットを緩衝する必要がない時に行なわれ、入力制御器１０００間のパケットの伝送速度を高める。アドレス回転回路１１０６はこのアドレスがパケットの残りの部分と共に選択された出力制御量に送信される前に前述のネットワークアドレス欄の左回転動作を遂行する。マルチプレクサ１１０７はコントローラ１１０４０制御下においてデータをケーブル１００８．１０１２．１０１３あるいは１０１４のどれに送信すべきかを選択する。

ここで入力制御器１０００の動作を先の第７図のパケットの送信を例に説明する。入力権送りレジスタ１１００は導１１１１１を介してシステムクロック１６１によって連続的にクロックされる。データが入力端子５１５を経て受信されると、これはクロックに合わせて入力権送りレジスタ１１００に送信される。入力権送りレジスタ１１００のビット位置１０に開始ビットが到達すると、コントローラ１１０４はこのビットを検出し、導線１１１３上に１つのパルスを送信する。

このパルスは長さレジスタ１１０２にネットワークパルス長唄を格納させ、またアドレスレジスタ１１０１にネットワークアドレス欄の２つの最上位ビットを格納させるが、これらは入力権送りレジスタ１１００のビット位置０及び１に含まれる。

コントローラ１１０４はこの２つの最上位アドレスビットがパケットが出力制御器１ＱＯ７１ｃ送信されるべきであることを示すため導線１０１０を介して１つの要求（信号）を送信する。この要求がなされている間、データは入力権送りレジスタ１１００からバッファ桁送りレジスタ１１０３にシフトされるが、該バッファ桁送すレジスタは数個の出力端子を持つ。これら出力端子はバッファ桁送りレジスタ１１０３内の異なるビット位置に接続される。コントローラ１１０４が導線１０１１を経て出力制御器１００７から了解信号を受信すると、コントローラ１１０４はバッファ桁送りレジスタ１１０３内のバッファ桁送りレジスタ１１０３の出力のどの位置にこのパケットの開始ビットが送られているのかを計算する。

これは出力制御器１００７へのパケットの送信をできるだけ速く開始するだめに実行される。この計算に基ずいて、コントローラ１１０４はデータセレクタ１１０５を制御して、これにバッファ桁送りレジスタ１１０３の指定の出力を選択させる。この制御情報はケーブル１１１７を経てデータセレクタ１１０５に送信される。データセレクタ１１０５はデータを選択された出力からアドレス回転回路１１０６に送信する。データを送信する前にコントローラ１１０４は導線１１１９を経てパケット開始信号を送信することによってアドレス回転回路１１０６をリセットする。コントローラ１１０４は次に長さレジスタ１１０２内に格納されたパケット長情報をケーブル１１２０を介して読出し、これから入力権送りレジスタにパケットの終端が入力されたかを調べる。パケットが終端し、桁送りレジスタ１１０３からの送信が開始される２、コントローラ１１０４は導線１１１５を介してリンク解放信号を送信する。この信号は３状態ドライバ１１０９及び入力端子５１５を経て入力ポート５０３−６０に送信される。このリンク解放信号は入力制御器１０００が他のパケットを受信できる状態であることを示す。

第１２図にアドレス回転回路１１０６の詳細を示す。

回路１１０６の目的はアドレス欄を左に２ビット回転させることによって２つの最上位ビットを最下位ビットにすることである。この回転は各々の入力制御器が２個の最上位ビットのみを復号することから必要である。桁送りレジスタ１２００及び１２０３は２ビット桁送りレジスタであり、データ制御器１２０２は桁送りレジスタ１２００あるいは桁送りレジスタ１２０３のいずれかの出力を選択するのに使用される。制御回路１２０９はアドレス回転回路の動作を制御する。制御回路１２０９は導線１１１９を経てコントローラ１１０４からパケット開始信号を受信すると、導線１２０７を経て桁送りレジスタ１２００に、また導線１２０５を経て桁送りレジスタ１２０３にクロック信号を送信する。このクロック信号は導線１２１０を経てシステムクロック１６１から受信される信号から派生される。制御器１２０９は導線１２０８を介してデータセレクタ１２０２に桁送りレジスタ１２０３の出力が導線１１１８上に送信されるように選択させる。制御回路１２０９は次に導線１１１８を通じて伝送中のビットの数をカウントし、ネットワークアドレス欄の２つの最上位ビットが桁送りレジスタ１２０３内に含まれている時は、制御回路１２０９は導線１２０５を経ての桁送りレジスタ１２０３へのクロック信号の送信を中止し、そしてデータセレクタ１２０２に桁送りレジスタ１２００の出力を選択させる。制御回路１２０９はここで導線１１１８を経てネットワークアドレス欄の残りのビットが送信されてしまうまで待つ。終了した時点において、制御回路１２０９は桁送りレジスタ１２０３へのクロック信号を開始して、データセレクタ１２０２に桁送りレジスタ１２０３の出力を選択させる。この動作の結果ネットワークアドレス欄の最上位ビットが回転する。

第１３図に出力制御器１００７を詳細に示す。制御回路１３００は入力制御器１０００から１００３までからの要求に応答するが、これら要求はケーブル１００８．１０１５．１０１６、及び１ｏ１７を経て送信される。

フリップフロップ１３ｏ１がセットされている時は、制御回路１３００はこの要求に応答して１つの了解信号をそれを要求する入力制御器に上記のケーブルの１つを経て送信する。要求に対する了解を終えると、コントローラ１３００はデータセレクタ１３０３に適当なケーブル１００８．１０１５．１０１６、あるいは１０１７からのデータ導線を選択させる。制御回路１３００はケーブル１３０８を経て適当な制御情報をデータセレクタ１３０３に送信する。データセレクタ１３０３は選択された入力端子より受信したデータ情報を導線１０３７に伝送する。

３状態装置１３０２は導線１３０７上のこの情報を受信しこのデータをリンク５１６を経て入力回路１３０５に送信するが、該入力回路１３０５は交換節点５０１−１５の１部を構成する。制御回路１３００は導線１３０９を介して３状態装置１３０２の出力を制御する。

第１３図に示す出力制御器１００７の動作の詳細をデータのパケットをケーブル１００８を経て出力制御器１００７に送信する入力制御器１０００の先の例に従って述べる。入力制御器１０００が導線１０１０を経て要求信号を送信すると、制御回路１３００はリンク５１６が他の入力制御回路によって使用されていすまたフリップフロップ１３０１がセットされている場合、導線１０１１を経て人力制御器１０１１に了解信号を送信する。フリップフロップ１３０１がセットされている場合、制御回路１３００はこの了解信号を入力制御器１０００に送信し、そしてケーブル１３０８を介してデータセレクタ１３０３に導線１００９上に伝送されるデータを選択させこのデータを導線１３０７上に送信させる。これに加えて、制御回路１３００は３状態装置１３０２を起動し導線１３０７上のこの情報をリンク５１６に送信させる。

入力制御器１０００は全パケットの送信を終えると、導線１０１０からの要求信号を除去する。導線１０１０からの要求信号の除去を終えたら、制御回路１３００は導線１３１０を経てフリップフロップ１３１０にリセット信号を送信し、ケーブル１３０８及び導線１３０９を経ての信号の送信を停止させる。交換節点５０１−１５の入力制御器が他のパケットを受信できる状態になるとこれは導線１３０６．３状態装置１３１１、及びリンク５１６を経てリンク解放信号を送信する。このリンク解放信号はＳ入力を経てフリップフロップ１３１０をセットする。フリップフロップ１３０１がセットされると、制御回路１３００は入力制御器からの要求信号に応答することが再度可能となる。

トランクコントローラ１３１の詳細を第１４図に示す。

他のトランクコントローラもトランクコントローラ１３１と類似したものである。トランクコントローラ１３１はトランク１１８と交換ネットワーク１１６の交換アレイ１７０及び１７１の間のインタフェース機能を持つ。トランクコントローラ１３１は中央処理装置１１５からのスイッチ選択情報を受信し、この情報を使用してパケット交換アレイ１７０か交換アレイ１７１の適当な方に送信し、また交換アレイ１７０あるいは１７１の適当な方からパケットを受信する。トランクコントローラ１３１はトランク１１８からのパケットを受信機１４０２を介して受信し、また送信機１４０３を介してパケットをトランク１１８に送信する。

トランク１１８はここでボイル（Ｂｏｙｌｅ　）、カルトン（Ｃｏ１ｔｏｎ　）、ダマン（Ｄａｍｍａｎｎ　）、カラフィン（Ｋａｒ’ａｆｉｎ　）、及びマン（Ｍａ、ｎｎ）による゛伝送／交換インタフェース及び市外ターミナル装置“、５６ベルシステム　テクニカルジャーナル（Ｔｈｅ　Ｂｅ１ｌ　Ｓｙｓｔｅｍ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎａｌ　）　１０５７．１０５８ページ（１９７７年）に記載の１．ｓ４４Ｍｂ／ｓのデータ伝送速度を持つ電話デジタル伝送装置を使用する。受信機１４０２及び送信機１４０３は上記雑誌の１０５８ページに示すＤＳＸ−１装置にインタフェースされる。トランクコントローラ１３１はパケットを交換ネットワーク１１６に出力回路１４０５を経て送信し、また交換ネットワーク１１６から入力回路１４０６を経てパケットを受信する。交換インタフェース１４１８は中央処理装置１１５からの情報を受信してこれに基づいてパケットを交換ネットワーク１１６の交換アレイ１７０及び１７１のどちらから受信あるいは送信すべきかを判断する。パケットはアドレス制御器１４０４を介してメモリ１４０１内の４つの循環バッファの１つに送信あるいはこれらの１つから受信される。アドレス制御器１４ｏ４はこの循環バッファに対するポインタを含むが、入力回路１４０６、出力回路１４０５、送信機１４０３、及び受信機１４０２はされらポインタを使用してメモリ１４０１からの読出し及びこれへの書込みを行なう。

通常のデータパケットがトランク１１８から交換ネットワーク１１６に伝送される例を説明する。第３・図に示すのと類似の入りパケットは受信機１４０２によって直列にて１．５４４　Ｍｂ／ｓの速度にて受信され、る。受信機１４０２はパケットに到着時間を加え、この直列情報を１つのバイトに変換する。バイトのアセンブルを完了したら、これは制御バス１４０８を経て書込み要求をアドレス制御器１４０４に送信する。受信機１４０２は次にこのバイトをデータバス１４０７及びアドレス制御器１４０４を経てメモリ１４０４に書込む。メモリ１４０１内に書込まれたこのバイトの位置は受信機１４０２と関連するアドレスポインタによって指定される。この過程が受信機がメモリ１４０１に全パケットを伝送し終えるまで続けられる。受信機１４０２が全パケットの送信を完了すると、これは制御バス１４０８を経てアドレス制御器１４０４にパケット終端信号を送信する。アドレス制御器１４０４は次に制御バス１４１２を経て出力回路１４０５にパケット存在信号を送信する。このパケット存在信号はメモリ１４０１内に１つの完全なパケットが存在する限り送信される。

出力回路１４０５は制御バス１４１２を経てアドレス制御器１４０４に順次読出し要求をすることによってメモリ１４０１内に格納されたパケットを読み出す。

アドレス制御器１４０４は１つのポインタを保持するが、このポインタはメモリ１４０１内のどの語が出力回路１４０５を経てネットワークに伝送されるべきパケットと関連するかを指定する。出力回路１４０５は８ｍｂ／ｓの速度にてパケットの呼出し及び送信を行なう。パケットを交換ネットワーク１１６に送信するためには、出力回路１４０５は第６図て示すのと類似のパケットを形成する。この形成は元パケットからの論理アドレス欄を使用して論理翻訳テーブルの位置を指定し、またパケット長唄を計算することによってなされる。これに加えて、出力回路１４０５は新たなＣＲＣ欄を計算し、制御器を更新し、そして開始ビットを加える。これら動作は直列形式によってなされるが、全パケットを緩衝する必要はない。

ここでパケットが交換ネットワーク１１６からトランク１１８に伝送される別の例について考慮する。交換ネットワーク１１６からのパケットは交換インタフェース１４１８を経て入力緩衝１４０６によって受信される。

入力回路１４０６はこのデータをバイト形式にする。入力回路１４０６は次に制御バス１４１４を経て書込み要求を送信し、そしてデータバス１４１３を経てアドレス制御器１４０４にこのパケットを送信する。アドレス制御器１４０４はこの情報をメモリアドレスバス１４１７、メモリデータバス１４１５、及びメモリ制御バス１４１６を経てメモリ１４０１に書込む。全パケットがメモリ１４０１内に格納されたら、入力回路１４０６は制御バス１４１４を経てパケット終端信号をアドレス−制御器１４０４に送信する。アドレス制御器１４０４はここで制御バス１４１０を経てパケット存在信号を送信機１４０３に送信する。送信機１４０３はアドレス制御器１４０４に読出し要求をし、データバス１４０９を経てパケットを受信する。送信機１４０３はこのパケットを第４図に示すのと類似のパケットに変換し、これを１．５４４　Ｍｂ／Ｓの速度ててトランク１１８に送信する。送信機１４０３はさらにエラーチェック、及びＣＲＣ欄の再計算をする。

これに加えて、送信機１４０３はパケットの時間スタンプ欄の更新を行なう。これらは現在の時間から到着時間を引き、この差を時間スタンプ欄に加ることによって行なう。

トランクコントローラ１３１は各種の目的に使用される各種パケットを処理する。これらパケットは大まかに通常データパケット、トランク及びスイッチテストパケット、保守読出し及び書込みパケット、並びにメモリ読出し及び書込みパケットに分類できる。パケットの種類はパケット識別子あるいは制御欄内の値によって判別される。通常データパケットはトランク及び交換ネットワーク間を通じてデータ及び信号法情報を搬送する。これは最も一般的なパケットである。トランクテストパケットは２個のトランクコントローラを含むトランク、及び稼働のトランク装置をテストするのに使用される。このテストは以下のように実施すゐ。つまり、このテストパケットは関連する中央処理装置によって形成され、交換ネットワークを経て第１のトランクコントローラに送られる。この第１のトランクコントローラはこのパケットのＣＲＣ欄のチェックをし送信の間にエラーが発生したかを調べる。エラーが発生した場合には、この第１のトランクコントローラはテストパケットを打ち切り、一方、エラーが発生しなかった時はこの第１のトランクコントローラはトランク装置を経て第２のトランクコントローラにこのテストパケットを送る。第２のトランクコントローラはこのテストパケットを受信すると、同様のＣＲＣチェックを実行し、エラーが発生しなかった場合にはこのパケットを第１のトランクコントローラにループ式に送り戻し、該制御器は次にこのパケットを交換ネットワークを経て中央処理装置に送り戻す。中央処理装置は送信エラーが発生したことを一定の時間が経過してもテストパケットがループ式に送り戻されて来ないことによって知る。スイッチテストパケットは交換ネットワーク内の経路をテストするのに使用される。スイッチテストパケットは中央処理装置によって交換ネットワークを通じてトランクコントローラに送られる。トランクコントローラはこのパケットを（そのパケット内に指定の）第２のトランクコントローラに交換し、この第２のトランクコントローラは次にこのパケットを中央処理装置に送シ戻す。

保守パケットは保守情報をトランクコントローラと関連する中央処理装置との間に送信するのに使用される。

例えば、保守パケットは中央処理装置１１４によってトランクコントローラ１３１にパケットの送信及び受信に交換ネットワーク１１６のどの交換アレイを使用するかを指定するのに使用されるが、これに関しては第５５図と関連して述べる。保守パケットは−また、後に第５９図と関連して述べるごとくトラヒック報告の程度に関してのパラメータをセットするのにも使用される。保守読出し動作においては、中央処理装置は保守読出しパケットをトランクコントローラに送る。

トランクコントローラはこの情報を読出しこれをそのパケットに書込み、次にそのパケットを中央処理装置にリターンする。保守書込み動作においては、中央処理装置は保守書込みパケットをトランクコントローラに送る。トランクコントローラはパケットからの情報を保守レジスタに書込み、そして次に同じ情報を保守レジスタから読み出す。読出された情報は保守書込みパケット内に置かれ中央処理装置に送シ戻される。メモリパケットは中央処理装置が指定のメモリ位置からの情報の読出し及び指定メモリ位置への情報の書込みを可能とする。これらパヶッナは読出し及び書込みされるのが保守レジスタで万くメモリ位置であることを除き保守パケットと類似する。

第１５図はメモリ１４ｏ１内に含まれる４つのパケットバッファ、及び論理チャネル翻訳テーブルを示す。受信機１４０２から到着するパケットは受信バッファ１５０１あるいはトランクテストバッファ１５０２のどちらかに書込まれる。トランクテストバッファ１５０２はトランクにループ式に送り戻されるテストパケットのために確保される。他の全ての到着パケットは受信バッファ１５０１に送られる。入力回路１４０６から到着するパケットは送信パケット１５０３かスイッチテストバッファ１５０４のいずれかに書込まれる。送信バッファ１５０３は送信機１４０３を経てトランク上に送信されるパケットによって使用される。スイッチテストバッファ１５０４はスイッチテストパケット、及びメモリ読出し及び書込みパケットによって使用される。論理翻訳テーブル１５０５は中央処理装置からメモリ書込みパケットを介して受信された論理アドレスから物理アドレスへの翻訳情報を含む。

メモリ１４０１内の循環バッファの読出し及び書込みはアドレス制御器１４０４内て位置する読出し及び書込みポインタによって制御される。これら読出し及び書込みポインタは各種バッファ内の特定のメモリ位置を指す。

読出し及び書込みポインタは受信機１４０２、送信機１４０３、入力回路１４０６及び出力回路１４０５に提供される。これらポインタは回路によって異なる各種循環バッファの読出しあるいは書込みに使用される。この構造は以下のごとくである。つまり、受信回路−一受信バツファ及びトランクテストバッファ書込みポインタ；出力回路−一受信バツファ及びスイッチテストバッファ読出しポインター入力回路−一送信バツファ及びスイッチテストバッファ書込みポインタ；送信回路−一送信バツファ及びトランクテストバッファ読出しポインタである。

各種読出し及び書込みポインタに加えて、アドレス制御−器１４０１はさらに一時ポインタを含む。受信機１４０４は１つの一時ポインタを持つが、このポインタは書込みポインタの値を保存するのに使用される。各々のパケット書込み動作の開始において、このポインタはその書込みポインタと同一アドレスにセットされる。パケットが書込まれている間にエラーが発見された時は、この書込みポインタがこの一時ポインタのアドレスに送り戻される。このようにして、エラーを含むパケットが重複書込みされることによって、これが効果的に放棄される。入力回路１４０６は２つの一時ポインタを持つ。１つはその書込みポインタの匝を保存するのに使用される。もう１つの一時ポインタはメモリ書込み動作の際に使用されるが、これについては後に述べる。出力回路１４０５は１つの一時ポインタを持つがこれはメモリ読出し動作の際に使用される。

以下の説明はトランクからスイッチネットワークへの通常のデータパケットのパケットの流れを示す。受信機１４０２はトランクパケットを受信し、このトランクパケットに複数個のＯを挿入して、パケット内にこのトランクパケットをスイッチパケ・ットに変換する領域を提供する。この変換が完了すると、受信機１４０２はこのパケットをメモリ１４０１内の受信バッファ１５０１に書込むためにアドレス制御器１４０４に書込み要求を行なう。アドレス制御器１４０４はこの書込み要求を受信し受信バッファ書込みポインタ金提供する。受信機１４０２はここで受信バッファ１５０１のこの書込みポインタによって指定されるアドレスの所にこのパケットを書込む。

アドレス制御器１４０４は次に出力回路１４０５にパケット存在信号を送信して、出力回路１４０５にアドレス制御器１４“０４に読出し要求を送信させる。アドレス制御器１４０４は受信バッファ読出しポインタを提供し、出力回路１４０５がこの読出しバッファによって指定されるアドレスの所で受信バッファ１５０１を読出すことを可能にする。出力回路１４０５はこのパケットを読出し、必要な欄を修正することによってこのトランクパケットをスイッチパケットに変換し、必要な論理から物理アドレスへの翻訳を実行し、そしてそのパケットをスイッチインタフェース１４１８に送る。この論理から物理アドレスへの翻訳はメモリ１４０１内の論理翻訳テニブルを読出し、必要なパケット欄を更新することから成る。

パケットを受信すると、スイッチインタフェース１４１８はこのパケットを交換ネットワークの交換アレイ１７０あるいは１７１のどちらかに送信すべきかを判断する。

通常のデータパケットのスイッチネットワークからトランクへのパケットの流れは以下の通りである。パケットはスイッチインタフェース１４１８を経て交換ネットワーク１１６の交換アレイ１７０あるいは１７１のどちらかから受信され、入力回路１４０６に送られる。入力回路１４０６はこのパケットをメモリ１４０１内の送信バッファ１５０３に書込むために、アドレス制御器１４０４に書込み要求を行なう。アドレス制御器１４０４はこの書込み要求を受信すると送信バッファ書込みポインタを提供する。そこで、入力回路１４０６はこのパケットを送信バッファ１５０３のこの書込みポインタによって指定される位置に書込む。アドレス制御器１４０４は次に送信様１４０３にパケット存在信号を送り、送信機１４０３にアドレス制御器１４０４に読出し要求を送らせる。

アドレス制御器１４０４は送信バッファ読出しポインタを提供し、送信機１４０３が読出し送信バッファ１５０３のこの読出しポインタによって指定されるアドレスの所を読み出すことを可能にする。送信機１４０３はアドレス制御器１４０４に読出し要求を行ない、送信バッファ１５０３からのパケットを読出す。送信機１４０３はパケットの読出しを完了すると、パケットから見出し情報を除去し、このパケットをトランクパケットに変換する。

送信機１４０３は次にパケットを関連するトランクに送信する。

トランクテストパケットは受信機１４０２によってトランクよシ受信される。これらは、アドレス制御器１４ｏ４内のトランクテストバッファ書込みポインタを使用しメモリ１４０１内のトランクテストバッファ１５０２に書込まれる。この動作は受信バッファ書込みポインタの動作と類似する。送信機１４０３は次にアドレス制御器１４０４に読出し要求をし、トランクテストバッファ読出しポインタを使用し、トランクテストバッファ１５０２を読出す。送信機１４［１３ａテストパケツトを読出すと、これをトランクに送り戻す。スイッチテストパケットも同様に処理される。これらは入力回路１４０６によって受信され、該入力回路１４０６はスイッチテストバッファ書込みポインタを使用してメモリ１４０１内のスイッチテストバッファ１５０４内にこれを書込む。出力回路１４０５は次にアドレス制御器１４０４内のスイッチテストバッファ読出しポインタを使用して、スイッチテストバッファを読み出す。出力回路１４０５はパケットの読出しを終えると、そのパケットをスイッチネットワークを経て指定のトランクコントローラに送る。

メモリ書込みパケットはメモリ１４０１に情報を書込むのに使用される。この情報には論理アドレスから物理アドレスへの翻訳が含まれるが、該翻訳は論理翻訳テーブル１５０５に書込まれる。メモリ書込みパケットは中央処理装置によって送信され、これは入力回路１４０６に送られるが、該入力回路１４０６はこのパケットの部分をスイッチテストバッファ１５０４に書込み、またこのパケットの部分を論理翻訳テーブル１５０４に書込むが、これらは両方ともメモリ１４０１内に位置する。スイッチテストバッファ１５０４内に書込まれるメモリ書込みパケットの部分はスイッチテストバッファ書込みポインタを介して書込まれ、また論理翻訳テーブル１５０５に書込まれるパケットの部分は第２の入力回゛蕗一時ポインタを介して書込まれるが、これらは両方ともアドレス制御器１４０４内に位置する。出力口、路１４０５は次にスイッチテストバッファ１５０４内に格納された情報を読出し論理翻訳情報を読み出す。これは次にデータのこの２つの部分を元のメモリ書込みパケットと同一のパケットにアセンブルし、そしてこのパケットを中央処理装置に送り戻す。

メモリ読出しパケットは中央処理装置から発信され、中央処理装置がメモリ１４０１の部分を読み出すのに使用される。入りメモリ読出しパケットはメモリアドレス、及び読み出すべきバイト数を含む。出力回路１４０５はメモリ１０４１のパケット内に指定のアドレスの所を読出し、指定のバイト数をメモリ読出しパケットに挿入する。これは次に（要求データを含む）そのパケットを中央処理装置にリターンする。

トランク及びスイッチパケットについては、これら２つの形式のパケットの各々に含まれる欄と関連して後に詳しく述べる。実際のパケット操作及び変換の詳細についても後に述べる。トランクパケットはトランク装置とトランクコントローラの間をデータ及び保守情報を搬送する。典型的なトラン。クパケットの様式を第３図に示す。

以下の項目ではこれら欄の説明をする。

フラッグ欄は固有ビットパターン（０１１１１１１０）であシパケットの開始及び終端を同定するのに使用される。

パケット識別子（ＰＩＤ）欄はそのパケットが信号法、テスト通常データの伝送のいずれであるかを指定する。

この欄内の＊　Ｏｎは起呼に使用される信号法パケットで。

あることを示す。先に述べたごとく、このパケットはこの呼の間に後続の全てのパケットが通過する経路を確立するためその経路に沿う全ての中央処理装置に送られる。

ＰＩＤ欄の１〃は信号法パケットを示すが、該パケットを既に確立された経路に信号法情報を送るのに使用される。このパケット形式は着信先中央局によってのみ読まれる。

ＰＩＤ欄の′２“あるいは“３“はテストパケットを示し、これはネットワーク内のトランクをテストするのに使用される。発信側中央処理装置はテストパケットを交換ネットワークを経てそのトランクコントローラの１つ−に送る。このパケットはＰＩＤの１２“にょって示される。このパケットはこの第１のトランクコントローラによってトランクを経て第２のトランクコントローラに送信される。このＰＩＤ欄が“２“であるため、この第２のトランクコントローラはこの欄を１２“がら３“に変更し、このテストパケットをトランクを経て第１の制御器にループ式に戻す。この第１のトランクコントローラはこのパケットを受信し、そのＰＩＤ欄を読み出す。

このＰＩ］）欄が３′であるため、この第１のトランクコントローラはこのパケットを中央処理装置にリターンする。

ＰＩＤ欄の８“から“１１“はパケットが通常のデータを搬送することを同定する。この番号の大きさは流れ制御のレベルを示す。“８“は流れ制御がされていないことを示す。番号１９〃がら１１１“は流れ制御のレベルの増加を示す。流れ制御が増加すると、発信局はますます大きな時間間隔にてパケットの送信を行なう。これはトラヒックの増加によってシステムが過負荷されるのを防ぐ。

ＰＩＤ欄の“１２“はデータグラムを示す。これは完全なメツセージを搬送する単一パケットである。データグラムは以下の経路にて搬送される。データグラムはそのデータグラムを送信する端末装置と関連する中央処理装置によって生成される。データグラムは次にそのデータグラムが通過するネットワーク内の各中央処理装置に送られる。各中央処理装置はデータグラムの論理アドレス欄を読出し、データグラムが送られる次の中央処理装置を判定する。データグラムが着信先中央処理装置に到達すると、その着信先中央処理装置はデータグラムを顧客の端末装置に送る。追加のパケットを送信するだめの経路が必要でないためアドレス情報は保持されない。

論理アドレス欄は着信先トランクコントローラのアドレスを派生するのに使用される。これは現、トランクコントローラによって論理アドレスを使用しメモリ１４ｏ１内に含まれる論理翻訳テーブル１５０５を検索することによってなされる。論理翻訳テーブル１５０５は次のトランクコントローラの番号及び新たな論理アドレスを含む。現トランクコントローラはこの新たな論理アドレスをそのパケットの論理アドレス欄に挿入し、パケットを指定の経路に送る。時間フラツグ欄はパケットが交換システムを経て伝送されるのに必要な累積時間を含む。この欄は到着時開梱と関連して更新されるが、該到着時開梱はパケットが最初にトランクから受信された時に挿入される。着信先トランクコントローラがパケットを受信すると、これは到着時間と現時間の差を計算し、時間フラツグ欄を更新する。

データ欄はパケットによって搬送される実際のデータあるいは情報を含む。これに加え、この欄は幾つかの高レベルプロトコール情報を含む。巡回冗長コード（ＣＲＣ）欄はエラー検出に使用される。

この欄は送信トランクコントローラによって生成され、着信先トランクコントローラによってテスト、され、この結果パケットがエラーを含むかの判定がなされる。

スイッチパケットは交換ネットワーク内にてデータ及び保守情報を搬送する。典型的なスイッチパケットの様式を第６図に示す。データ型のスイッチパケットはトランクパケットによって含まれる全ての欄を同一の順番に含む。１つの例外は２つのフラッグ欄であるが、これはスイッチパケットには含まれない。ＣＲＣ欄もトランクパケットからスイッチパケットへの幾つかの変換過程において再計算及びチェックされる。スイッチパケットに固有の欄について以下に説明する。

パケット置部はバイトによって表わされたそのパケットの全長である。この欄は受信機１４ｏ２によって計算される。着信先トランクコントローラ（ＤＴＣ）欄及び発信側トランクコントローラ（ＳＴＣ）欄はパケットの経路指定に使用される。ＤＴＣ欄は着信先トランクコントローラのアドレスであり、これは論理翻訳テーブル１５０５から得られる。ＳＴＣ欄は現在そのパケットを処理中であるトランクコントローラのアドレスである。

表１に示すごとく、制御器、っまりＣＮＴＬはスイッチパケットの形式を示す。

スイッチパケット形式％式％０　標準データパケット１　保守読出しパケット２　保守書込みパケット３　メモリ読出しパケット４　メモリ書込みパケット５　テストパケット第１トランクコントローラに送信６　テストパケット第２トランクコントローラに送信標準データパケットはデ°−タ型トランクパケット（パケット識別子”８〃、ゝ９〃、”１ｏｑ１あるいはｖ′１１“）、並びに信号法及びデータグラムパケット（パケット識別子“０“、′１“、あるいは１１２“）内に含寸れる情報を交換ネットワーク間に搬送する。これらパケットはネットワーク内の次のトランクコントローラによってトランクパケットに戻され、続いて必要に応じてスイッチパケットに変換された後、後続スイッチネットワークに送信される。保守情報は保守書込みパケット及び保守読出しパケットとともにレステム間を送信される。

これらパケットは中央処理装置が保守情報をトランクコントローラに読出し及び書込みすることを可能にする。この保守情報はエラー及び制御情報を含む。保守書込みパケットは中央処理装置によって生成され適当なトランクコントローラに送られる。このパケットがトランクコントローラに到着すると、トランクコントローラは制御欄を調べこれがｔ＋　２“（保守書込みを示す）であることを判定し、このパケットのデータ部分をスイッチインタフェース１４１８内の保守レジスタ１３ｏ１内に書込む。

トランクコントローラは制御欄が＋１“を持っスイッチパケットを受信すると、保守読出し動作をする。保守レジスタ内のデータが読出され、パケットのデータ部に書込まれる。このパケットは次に発信側中央処理装置に送信される。

スイッチパケットはトランクコントローラのメモリ部の読出し及び書込みにも使用される。メモリ書込み動作においては、スイッチパケットの制御欄は“３〃である。

入力回路１４０６は中央処理装置からこのパケットを受信しこのデータ部をメモリ１　’４０１内の要求位置に書込み、このパケットの残りをスイッチテストバッファ１５ｏ４に書込む。出力回路１４０５はメモリ１４ｏ１内の指定の位置からデータを読出し、さらにスイッチテストバッファ１５０４からパケットの残りの部分を読出す。これは次にこの２つの部分から１つの新たなパケットをアセンブルし、この新たなパケットを交換ネットワーク１１６を経て中央処理装置１１５に送信する。

テストパケットはテストデータを２つのトランクコントローラに送った後に、そのパケットを中央処理装置に送り戻す形式のスイッチパケットである。第１のトランクコントローラにこのテストパケットが到着すると、その制御欄が１５“にセットされる。これはこのパケットが第２のトランクコントローラに送られた後に中央処理装置圧リターンされるべきであることを示す。第１のトランクコントローラを離れる前妃、出力回路１４ｏ５はセット欄をｔ１５“がらゝ６”に換え、その後パケットを第２のトランクコントローラに送る。第２のトランクコントローラのアドレスはデータ欄内に指定される。第２のトランクコントローラはこのテストパケットを受信すると、この制御欄を読出す。この欄は＋６〃であるため、この第２のトランクコントローラはこのパケットを直接に中央処理装置に送る。

受信機１４０２の主な機能はネットワークのトランク側から受信されたトランクパケットをスイッチパケットに変換し、これをネットワークの交換部に送信することである。この変換は（１）開始及び終端フラッグ欄の除去、及び（２）パケットの最初の所への欄の追加より成る。この変換にはまたＣＲＣ欄の再計算が必要である。追加欄は以下の通りである。第１の２個の追加欄は０によって満された着信先トランクコントローラ欄と発信側トランクコントローラ欄である。実際の発信側及び着信先トランクコントローラの値は出力回路１４０５によって、受信バッファ１５０１からこのパケットを読出しだ後に加えられる。次の追加欄は制御欄であり、最後の追加欄は到着時開梱である。この到着時開梱にはパケットが受信機１４０２に到着した実際の時間が挿入され、これは着信先トランクコントローラによって時間スタンプ欄を更新するのに使用される。

パケット変換に際して、着信先トランクコントローラ欄、発信側トランクコントローラ欄及び制御欄は０に初期化される。到着時開梱はパケットの到着時間（負の数にて表現）Ｋ初期化される。パケット識別号器は１つの例外を除き変更されない。つまり、入りパケットのパケット識別号器が１１２“でありテストパケットであることを示す時は、これを１″３　“Ｋ変更し、リターンされるのがトランクテストパケットであることを示す。既に述べたごとく、ＣＲＣ欄も更新されるが、この更新過程は以下のように複雑である。つｔｆｉ、ＣＲＣ欄がパケット置部があたかも全て０を含み、実際のパケット長がデータ欄とＣＲＣ欄の間の別の欄に含まれているか−のように計算されるが、これはパケットの長さがパケットの受信とともに計算され、全パケットの受信が終了するまでこの長さが未知であるためである。

第１６図は受信機１４０２の詳細を示す。受信機１４ｏ２はフラッグ及びビット除去回路１６０１、パケット様式変換器１６０２、及び直列並列変換器１６ｏ３を含む。

フラッグ及びビット除去回路１６０１はトランクパケットの開始及び終端において、０１１１１１１０　フラッグパターンを除去する。これに加えて、この回路は送信機１４０３によってビット流に加えられたビットを除去する。この過程については後に述べる。パケット様式変換器１６０２はパケットに複数の０を加える。これら複数の０はパケット変換の際に加えられる欄に対する位置ホルダの機能を果す。これに加えて、この回路はパケットの到着時間を挿入し、必要に応じて、パケット識別号器を更新する。

トランクパケットは導線１６ｏ４からフラッグ及びビット除去回路１６０１によって受信される。この回路はパケット内に含まれる開始及び終端フラッグの存在を検出することによって各パケットの開始及び終端を検出する。これらフラッグは検出・されると除去される。これに加えて、この回路はビット除去を行なう。

ビット除去とは、このフラッグパターンがパケットの開始及び終端以外の所で発生しないようにするためにビット流内に挿入されたビットを除去する動作である。

フラッグ及びバット除去回路１６０１はこのパケットを導線１６０５を経てパケット様式変換１６０２に送る。

パケットが最初にパケット様式変換器１６０２に到着すると導線上に１つの信号が置かれる。この信号はパケットが処理されている間とどまる。類似の信号がパケットがパケット様式変換器１６０２から直列並列変換器１６０３に伝送されている間に導線１６０９上に置かれる。導線１６０５がデータを含む間、導線１６Ｑ７上にクロックパルスの毎に１１“が置かれる。パケット様式変換器１６０２は導線１６０１から°トーランクパケットを受信し、スイッチパケットを形成するのに適当な欄を加える。これに加えて、この回路はエラー検出を行ない、また必要に応じてＰＩＤ欄の変更を行なう。

エラー検出は名人りパケットのＣＲＣ欄をチェックすることによって実行される。エラーが検出されると、パケット様式変換器１６０２は導線１６１２を経て直列並列変換器１６０３にエラー信号を送信するが、この信号はエラーを含むパケットを破棄させる。パケット様式変換器１６０２はさらにハードウェアエラーの検出も行なう。ハードウェアエラーが検出されると、これは導線６１６２６上の信号によって示される。

ＰＩＤ欄の変換はパケット様式変換器１６０２によってトランクテストパケットについて実行される。入りテストパケットのＰＩＤ欄は２“の値を持つＪ　、パケット様式変換器１６０２はこの欄を”３〃に変換する。これに加えて、テストパケットが受信された時、パケット様式変換器１６０２は導線１６１１を高値にする。これは直列並列変換器１６０３はテストパケットの内容をトランクテストバッファ１５０２に書込ませる。パケット様式変換器１６０２は完全に重複されており自己障害検出をすることが可能である。

第１７図にフラッグ及びビット除去回路１６０１の詳細を示す。この回路はフラッグ及びビット除去を行なう。

フラッグ除去は以下のようにして実行される。トランクが遊び状態である間、フラッグパターン０１１１１１１０が導線１６０４上に連続的に送られる。この８ビツトパターンはレジスタ１７０１に読出される。レジスタ１７０１がこのビットパターンを受信中に、レジスタ１７０２は同一のビット速度にて安定した複数の５１“から成るビット流を受信する。１つの完全な８ビツトフラツグパターンを受信すると、レジスタ１７０２はＡＮＤゲート１７０６の出力上の＋Ｉｎによって解除されるが、該ＡＮＤゲート１７０６はフラッグパターンの存在を復号する。これはレジスタ１７０２にクロックとともに送信されている複数の”１“がレジスタ１７０２から送信されるのを防ぐ。レジスタ、１７０２から送り出される複数の１“はＡＮＤゲー）−１７１４及びレジスタ１７０５に向けられる。複数の”１“が存在すると、実データがレジスタ１７０１から送られることになり、導線１６０７がこの実データを送信するために起動される。

実パケットからのフラッグパターンがレジスタ１７ｏ１にクロックに合わせそ読出された後の後続ビットはフラッグパターンでなく実パケツト内容となる。レジスタ１７０１に実データの８ビツトがクロックとともに読出された時は、ＡＮＤゲート１７ｏ６はＡＮＤゲートがフラッグパターンを検出しないためレジスタ１７ｏ２の解除を行なわない。この結果レジスタ１７０２はＡＮＤゲート１７１４の１つの入力に連続して複数の１“のビット流を送ることとなる。ＡＮＤゲート１７１４の他方の入力はレジスタ１７０１から実パケットの内容を受信する。ＡＮＤゲート１７１４はこうしてレジスタ１７０２からの複数の１１１〃によって起動される。この起動信号によってレジスタ１７０１の内容がレジスタ１７３０にシフトされる。従って、ＡＮＤゲート１７１４の出力は実パケットの内容が１つの１１“を含む時にのみ１１〃となる。このようにしてパケット内容からフラッグが除去されたものがレジスタ１７０３にシフトされ、導線１７１０を経てパケット様式変換器１６０２に送られる。

ビット除去は送信機１４０３が５つの連続したＮ１〃必要と力る。これはパケットデータが絶対にフラッグパターンを含まないようにするために行なわれる。これら挿入された０はフラッグを除去した後にフラッグ及びビット除去回路１６０１によって除去される。ビット除去は以下のようにして実行される。ＡＮＤゲート１７１４からのパケットはまだ挿入された１ゝ０“を含む。レジスタ１７０３に１１１１１のパターンがクロックとともに読出された場合、次のビットは挿入されたビットであるはずであり、これは除去すべきである。この１１１１１のパターンはこの挿入されたＩＩＱ＋７がレジスタ１Ｔ０３の第１の位置にある１ビツトの間ＡＮＤケート１７１８の出力を”Ｏａてさせる。この１１　Ｑ　“は実パケツトデータがレジスタ１７０３にシフトされるのと同時にレジスタ１７０４にシフトされる。レジスタ１７０４内のゝゝ０“がＡＮＤゲート１７０８の入力に到達すると、導線１６０６はレジスタ１７０３内に挿入されたゝゝ０“が存在するその１クロツクパルスの間１１　Ｑ　“となる。導線１６０６はビット存在表示子であり、この信号はパケット様式変換器１６０２に送られる。レジスタ１７ｏ３内に挿入された５０“が存在するクロックパルスではビット存在信号が不在となり、この挿入されたゞゝｏ〃が除去される。

第１８図にパケット様式変換器１６０２の詳細を示す。

この回路は実パケツト変換を実行する。この回路はＣＲ６回路１８０１及び１８０４、パケット様式変換回路１８０２及び１８０５、並びに比較器１８ｏ３を含む。

ＣＲＣ及びパケット様式変換回路はパケット様式変換過程の際にＣＲＣが回路内のエラーを正しくチェックできないために２重になっている。ＣＲＣ回路は入りパケットのＣＲＣ欄をチェックしこれを除去する。パケット様式変換回路は実パケットの変換及び新たなＣＲＣ欄の計算を行なう。比較器１８０３はパケット様式変換回路１８０２と１８０５からの変換パケットを比較する。このパケットが一致しない時は、パケット内にエラーが存在し、これは導線１６２６上のＦＬＴＲ信号によって示される。とのＦＬＴＲ信号は交換インタフェースに送られ、次に中央処理装置に送られこれによって適切な処置が取られる。

第１９図にパケット様式変換回路１８ｏ２の詳細を示す。この回路は後続回路によって使用されるスイッチパケットを形成するために入りトランクパケットに空白欄を加えるのに使用されるパッド回路１９０１　：パケット到着時間を計算し挿入するだめの到着時間回路１９０２：必要に応じてＰＩＤ欄を更新するためのＰＩＤ回路１９０３；パケット長を計算し挿入するだめの長さ回路１９０４：及びパケットのＣＲＣ欄を計算するためのＣＲＣ回路１９０５を含む。

第２０図にパケット回路１９ｏ１の詳細を示す。この回路は入りパケットの最初に５６個の０を挿入し、またパケットの最後に２４個の０を挿入する。これら複数の０は後続回路によって加えられる欄のための位置ホルダとして機能する。パッド回路１９０１はシステムクロックからプサイクロックパルス及びファイクロックパルスの両方を受信する。第５４図に示すごとくファイバルスはプサイパルスの５倍の速度を持つ。ファイクロックパルスはパケットの最初に複数の０を置くのに使用される。

パッド回路１９０１は導線１８１４．１８１５、及び１８１６からデータ信号、データ存在信号、及びビット存在信号を受信する。これら信号は動作ＡＮＤゲート２００６から２００８まで送られ、これよりレジスタ２００１から２００３にシフトされる。レジスタ２００１から２００３はデータをプサイクロック速度にて動作ＡＮＤゲート２０１０あるいはＯＲゲート２０１１に送る。

導線１８１５上の最初のパルスは導線２０３１を介して制御器２００４を起動する。制御器２００４は起動されると、カウンタ２００５及びパッド導線２０２７を起動する。導線２０２７はＡＮＤゲート２０１９及びフリップフロップ２０２４を介してパケットの最初に５６個の０を挿入する。カウンタ２００５はクロックパルスをカウントしＡＮＤゲート２０３０を介して制御器２００４に信号を送り５６個のパルスの後、導線２０２７を不能にする。複数００がファイクロック速度にて挿入される。

これは実パケツトデータがレジスタ２００１からシフトされる前にパケットの最初に複数の０を挿入することを・可能にする。データ信号、データ存在信号及びビット存在信号がレジスタ２００１から２００３までからシフトされると、これらはゲート２０１３．２０１４．２０１６及び２０３４、並びにフリップフロップ２０１５を介して１．５４４から８　Ｍｂ／ａ　に変換される。このパケットの最後の１６ビツトがレジスタ２００１内に入ると（導線２０３１が不能にされることによって知らされる）、制御器２００４は導線２０３２を起動させる。これはレジスタ２００１から２００３内の最後の１６ビツトを動作ＡＮＤケート２０１２及びＯＲゲート２０１１を介してファイクロック速度にてシフトさせる。

これに加えて、この信号はインバータ２００９を介してＡＮＤゲート２００６から２００８を不能にする。この目的は現パケットのシフトが完了するまで次のパケットがパッド回路１９０１にシフトされるのを防ぐことにある。レジスタ２００１からパケットの終端がシフトアウトされると、制御器２００４は２４クロツクパルスの間、導線２０２７を動作し、パケットの終端に２４個のＯを挿入する。

第２１図に到着時間回路１９０２の詳細を示す。この回路はパケットの到着時間をその到着時開梱に挿入する。

到着時間は正の値でなく負の値として計算される。クロックを逆方向にランさせることによって、送信機１４０３の説明の所で後に詳述するごとく、補数を必要とすることなく到着時間を現時間に加えることができる。到着時間回路１９０２はカウンタ２１０１及び２１０３、桁送りレジスタ２１０２、制御器２１０４、及びフリップフロップ２１０９から２１１１を含む。カウンタ２１０１はシステムクロック１６１からの外部ＴＩＣＫ及び５ＹＮＣパルスによって現時間を保持する。カウンタ２１０３は入りパケット内のビット数をカウントし到着時開梱を検出する。パケットが到着すると、これは導線１９０７上の信号によって示されるが、この信号は導線２１０５を介して制御器２１０４に送られる。制御器２１０４がこのデータ存在信号を受信すると、これは導線２１１３を経てカウンタ２１０３に信号を送り、入りビットのカウントを開始する。これに加えて、制御器２１０４は導線２１１２上に１つの信号を置く。この信号はカウンタ２１０１の内容を桁送りレジスタ２１０２にロードさせる。この結果、パケットの到着時間が桁送りレジスタ２１０２にシフトされる。到着時開梱−はパケットのビット位置４８から５５である。この欄は先にパッド回路１９０１によってＯが挿入されている。カウンタ２１ｏ３が４８に達すると、これはＡＮＤゲート２１１８を経て制御器２１０４に信号を送る。制御器２１０４は次にＡＮＤゲート２１１５の入力て信号を置き、ＡＮＤゲート２１１５を動作させる。ＡＮＤゲート２１１５が動作すると、これはＡＮＤゲート２１１６及びＯＲケート２１１７を介して桁送りレジスタ２１０２にその内容をフリップフロップ２１０９にシフトアウトさせる。フリップフロップ２１０９から２１１１は次にこれらのＤ人カ上に受信された情報をファイクロック速度にて導線１９ｏ９がら１９１１に送信する。

第２２図にＰＩＤ回路１９０３の詳細を示す。ＰＩＤ回路１９０３は入りパケットのＰＩＤ欄を読出しパケットの形式を判定する。入りパケットがデータグラムであるときは、導線１９１８上に信号が置かれる。入りパケットがテストパケットである時は、Ｐより欄内にｖ′３　“が置かれ、導線１６１１上に信号が置かれる。入りパケットは導線１９０９上に到着する。導線１９１０はこのパケットが受信されている間、連続的な複数の２１′の流れを受信する。導線１９１１は導線１９０９上に妥当ビットが存在する各ビット時間の間″１′を受信する。

導線１９１０上の最初の１１“はカウンタ２２０３にＡＮＤゲート２２０４を介して導線１９１１上のビットをカウントすることによって妥当データビットカウントさせる。カウンタ２２０３が５９に到達すると、これはＡＮＤゲート２２１３を動作させ、ＡＮＤゲート２２１３は制御器２２０５に信号を送る。制御器２２０５は次に導線２２１４上に起動信号を置く。この５９番目のビット時間の間、ＰＩＤ欄の最下位ビットが導線１９０９上に置かれ、そしてＰＩＤ欄の３つの最上位ビットが桁送りレジスタ２２０１内に格納される。導線１９０９上及び桁送りレジスタ２２０１内のデータはＡＮＤゲート２２０７あるいは２２０６を動作させる。このデータが２進１１２′であり、データグラムであることを示す時は、ＡＮＤゲート２２０６が動作し、導線１９１８上に信号を置く。導線１９０９上及び桁送りレジスタ２２０１内のデータが２進″２“あるいは５３“であり、テストパケットであることを示す時は、ＡＮＤゲート２２０７が動作し、パケット識別号器に′Ｉ３〃を置く。導線１９０９上及び桁送りレジスタ２２０１内のデータが２進１２“である時も、ＡＮＤゲート２２０９が動作し、このパケットをトランクテストバッファ１５０２内に格納する。フリップフロップ２２１０から２２１２はシステムクロック１６１からのクロックパルスを介して導線１９１２から１９１４上の出力データを同期に保つ。

第２３図に長さ回路１９０４の詳細を示す。長さ回路１９０４は入りパケット内のバイト数をカウントし、パケットの終端にバイトカウントを置く。これに加えて、長さ回路１９０４は受信したパケットが１５０バイトを越える場合には導線１９１９上に長さエラー信号を置く。

入りデータ、データ存在表示、及びビット存在表示は導線１９１２から１９１４上に受信され、桁送りレジスタ２３０１から２３０３にシフトされる。導線１９１２１にデータが最初に出現すると、導線１９１３上にも複数の１１〃が出現し、データが存在することを示す。導線１９１３上の最初の１１“はＯＲゲート２３１０を介して制御器２３０７にカウンタ２３０４を始動させる。カウンタ２３０４は導線２３１５上の入りビット存在信号をカウントし、パケット内のバイト数を判定する。導線１９１３が５０“になると、カウンタ２３０４によって全パケットがカウントされたことを示す。導線１９１３上の１０“はカウンタ２３０４の内容を桁送りレジスタ２３０５内にロードさせる。１ビット時間の後、制御器２３０７はシフト導線２３１７を起動させ、桁送りレジスタ２３０５の内容（つまり、バイトカウント）をＡＮＤゲート２３１１及びＯＲゲート２３１８を経てパケットにシフトさせる。これはパケットの長さカウントをパケットの終端に置く。制御器２３０７がシフト導線２３１７を起動させる時、これはまたカウンタ２３０６を起動させる。カウンタ２３０６が８に到達すると、これは制御器２３０７に信号を送り、制御器２３０７はシフト導線２３１７を不能にする。カウンタ２３０６が２４に到達すると、全パケットが長さ回路１９０４にシフトされる。１５０バイトを越えるパケットは最大パケット長を越える。これら過多に長いパケットは比較器２３０８によって検出されるが、これはこのことを長さエラー導線１９１９上に信号を置くことによって示す。

この長さエラー指標はそのパケットを破棄させる。フリップフロップ２３１２から２３１４はＰＩＤ回路１９０３内のフリップフロップ２２１０から２２１２と同一の機能を遂行する。

第２４図に直列並列変換回路１６０３の詳細を示す。

直列並列変換回路１６０３はバッファ２４０１及びアドレス制御インタフェース２４０２を含む。バッファ２４０１はデータ存在指標及びビット存在指標をパケット様式変換器１６０２から受信する。バッファ２４０１は入りデー９をバイト形式に変換し、このバイトを導線２７２０を経てアドレス制御器１４０４に送る。アドレス制御インタフェース２４０２は導線２７２１から２７２７上の信号によってケーブル２７２０上の情報をどこに書込むかの信号を送る。導線２７２１から２７２３はそれぞれ受信バッファ１５０１、トランクチ°ストＩ＼ツファ１５０２、及び一時ポインタに対する書込み指令である。導線２７２６から２７２７は一時ポインタを受信ノ＼ツファあるいはトランクテストバッファ書込みポインタのどちらかに等しくセットし、また導線２７２４から２７２５は受信ノ〈ツファあるいはトランクテストバッファ書込みポインタを一時ポインタと等しくセットする。

第２５図にバッファ２４０１の詳細を示す。バッファ２４０１は実直列並列変換を遂行する。入りデータ、データ存在指標、及びビット存在指標は導線１６０８．１６０９、及び１６１０上に受信される。入りデータは桁送りレジスタ２５０１と２５０４によって緩衝され、データ存在指標は桁送りレジスタ２５０２と２５０５によって緩衝され、そしてビット存在指標は桁送りレジスタ２５０３と２５０６によって緩衝される。データビットがレジスタ２５０４にシフトされると、これらは桁送りレジスタ２５０７によってバイトにアセンブルされる。

カウンタ２５０９は入りビット存在信号をカウントし、完全カバイトがアセンブルされた時期を知る。１つのバイトがアセンブルされると、このバイトはＡＮＤゲート２５１０からの信号を介して出力レジスタ２５０８にロードされる。これに加えて、ＡＮＤゲート２５１０及び２５１１はフリップフロップ２５１２をセットするが、これはデータ存在信号を導線２４０４上に置く。このデータ存在信号はアドレス制御インタフェース２４０２にバイトの送信準備ができたことを知らせる指標である。

バイトが送信されると、アドレス制御インタフェース２４０２は導線２４０３上に１つの信号を置きバイトの受信を知らせる。この信号はフリップフロップ２５１２をリセットする。

第２６図にアドレス制御インタフェース２４０２の詳細を示す。アドレス制御インタフェース２４０２はメモリ１４０１内に位置する受信バッファ１５０１とトランクテストバッファ１５０２の書込みを制御する。フリップフロップ２６０５はエラーを含むパケットあるいはバッファが溢れだため破棄しなければならないパケットの破棄を制御する。フリップフロップ２６０８はデータが受信バッファ１５０１に書込まれるべきか、あるいはトランクテストバッファに書込まれるべきかの選択をする。

バッファ２４０１は導線２４０４上に信号を置くことによってこれがバイトをアセンブルしたことを知らせる。

この信号は導線２６３１上の信号を介して制御器２６０１にフリップフロップ２６０５をセットさせる。フリップフロップ２６０５が”１〃にセットされると、ＡＮＤゲート２６１０が動作し、これはＡＮＤゲート２６１１．２６１２．２６１４、及び２６１５を動作させる。バッファ２４０１がテストパケットを送信しているときは、パケット様式変換器１６０２は導線１６１１上に１つの信号を置く。この信号はフリップフロップ２６０８をセットするが、該フリップフロップはＡＮＤゲート２６２２から２６２５を動作させる。この動作はパケットをトランクテストバッファ１５０２に書込ませる。バッファ２４０１内のパケットがテストパケットでない時は、フリップフロップ２６０８はＩｔ、　Ｑ　“にリセットされる。これはインバータ２６２１を介してＡＮＤゲート２６１６から２６１９を動作させる。これらＡＮＤゲートが動作すると、パケットは受信バッファ１５０１内に書込まれる。

第２７図にアドレス制御器１４０４の詳細を示す。アドレス制御器１４０４は送信機１４０３、受信機１４０２、入力回路１４０６及び出力回路１４０５がメモリ１４０１の適当な部分の読出し及びそこへの書込みを行なうことを可能にする。アドレス制御器１４０４は受信インタフェース２７０１、出力インタフェース２７０３、送信インタフェース２７１１、入力インタフェース２７３１、及びメモリインタフェース２７０２を含む。これに加えて、この回路はフル／空き回路２７０４．２７ｏ７．２７０８、及び２７１２：並びにフリップフロップ２７０５．２７０６．２７ｏ９、及び２７１ｏを含む。

タイマ２７１４は受信機１４０２、送信機１４０３、出力回路１４０５及び入力回路１４０６がメモリ１４０１内のバッファにいつアクセスするかを導線２７６０から２７６３を順次起動させることによって制御する。フル／空き回路はバッファの溢れ及び空き状態を検出するのに使用され、フリップフロップは関連するバッファ内にデータが存在する時を示すのに使用される。アドレス制御器１４０４はシステムクロック１６１からのシータクロック速度にて動作する。

受信インタフェース２７０１は受信機１４０２からの書込み要求を導線２７２１から２７２７上て受信する。

つ捷り、これは受信機１４０２からのデータをケーブル２７２０上に受信する。

受信インタフェース２７０１はこれら書込み要求に応答して、データをメモリ１４０１内に書込むために、受信バッファ書込みポインタ、トランクテストバッファ書込みポインタ、あるいはど時ポインタのいずれかを提供する。例えば、導線２７２２上の信号は受信インタフェース２７０１にデータを受信バッファ書込みポインタによって示されるアドレスに書込ませる。データが書込まれると、受信バッファ書込みポインタが増分され、この新た々アドレス及びこのアドレスに１を加えたものが受信バッファフル／空き回路２７０４に送られる。受信バッファフル／空き回路２７ｏ４が受信バッファ１５０１が空であることを検出すると、これはフリップフロップ２７０５をリセットし、導線２７３８からデータ存在信号を除去させる。受信バッファフル／空き回路２７０４が受信バッファ１５０１が溢れ状態であることを検出すると、これは導線２７２８上に受信バッファ過ロード指標を送る。導線２７２２上の信号はケーブル２７２０上のデータをトランクテストバッファ１５０２に書込ませる。この回路は受信バッファ１５０１の書込みと類似の動作するが、トランクテストバッファのフル／空き回路２７０７がトランクテストバッファ１５０２が空の時フリップフロップ２７０６をリセットし、これはトランクテストバッファ１５０２が溢れたことを導線２７２９上の信号を介して示す点が異なる。

一時ポインタはパケット長を長さ欄に書込むため、またエラーを含むパケットを破棄するために使用される。

一時ポインタは、パケットの長さ欄、及びパケットの実長がパケットの殆がバッファ内に書込まれるまで未知であるために使用される。実長は以下の方法にてパケットに挿入される。一時ポインタが書込みポインタと等しくセットされ、書込みポインタがバッファへのパケットの書込みを開始する。パケット長（これはパケットの終端付近に置かれる）の書込み準備ができると、これは一時ポインタを使用して書込寸れる。一時ポインタは書込みポインタと等しくセットされているため、これは長さ欄の位置を指す。こうして、実パケット長がパケットの長さ欄に書込まれる。

パケット内知エラーが検出されると、パケットは破棄される。これは導線２４２７にパルスを送る受信機１４０２によって遂行されるが、これは受信−インタフェース２７０１に受信バッファに対する書込みポインタと等しくセットさせる。

出力インタフェース２７０３は導線２７３２から２７３６を介して出力回路１４０５からの読出し要求を受信する。出力回路１４０５はこの読出し要求に応答してメモリ１４０１からデータを読出すための適当なポインタを提供する。例えば、導線２７３２上の信号は出力インタフェース２７０３に受信バッファ１５０１の受信バッファ読出しポインタによって示されるアドレス位置からデータを読出させる。導線２７３３上の信号は出力インタフェース２７０３にスイッチテストバッファ１５０４のスイッチテストバッファ読出しポインタによって示されるアドレス位置を読出させる。出力インタフェース２７０３はデータの読出しを行なうと、このデータをケーブル２７３１を経て出力回路１４０５に送る。

溢れ状態は受信バッファフル／空き回路２７０４によって検出される。これは該回路２７０４によって読出しポインタに１を加えたものと比較することによって遂行される。これら２つが等しい時は、これは受信機が受信バッファ１５０１にもう１つのバッファを書込めば溢れが発生することを示す。

入力インタフェース２７１３の動作は受信インタフェース２７０１と類似する。

入りデータはケーブル２７４４を経て入力回路１４０６から受信され、送信ノ＜゛ソファ１５０３６るいはスイッチテストバッファ１５０４に書込まれる。入力回路１４０６からの書込み要求は導線２７４５から２７５２、及び導線２７６５を介して実行される。スイッチテストバッファのフル／空き回路２７０８及び送信バッファのフル／空き２７１２は入力インタフェース２７１３から書込みポインタアドレスを受信し、スイッチテストバッファ１５０４及び送信ノ〈゛ソファ１５０３のフル／空き状態を管理する。これらフＪし／空き回路はフリップフロップ２７０９及び２７１０をリセットし、導線２７４２及び２７４３を経てｌ＜ソファ溢れ状態を送信する。送信インタフェース２７１１の動作は出力インタフェース２７０３と類似する。データはメモリ１４０１内の送信バッファ１５０３あるいはトランクテストバッファ１５０２から読出される。データは読出されると、これはケーブル２７５５を経て送信機１４０３に送られる。読出し要求は導線２７５３及び２７５４を介して送信機１４０３から受信される。送信インタフェース２７１１は一時ポインタは含まない。

メモリ１４０１は以下の循環バッファ、つまり受信バッファ１５０１、トランクテストバッファ１５０２、送信バッファ１５０３、及びスイッチテストバッファ１５０４を含む。第２８図に循環バッファの詳細を示す。

循環バッファは読出しポインタ２８０１及び書込みポインタ２８０４がメモリ１４０１内の同一部を連続的に読出し及び書込みするのを可能にし、読出しポインタ２８０１が常に書込みポインタ２８０４の前にあり、書込みポインタ２８０４はまた読出しされていないメモリ１４０１の部分を書込むことはできない。各読出し及び書込み動作の後、適当なポインタ（読出しあるいは書込み）が１増分される。書込みポインタ２８０４が読出しポインタ２８０１より１小さい位置にある時は、バッファはフルである（つまり、次の書込み動作はバッファの読出しポインタ２８０１がまだ読出しを終えてない部分に重複して書込みを行なうことになる）。この状態が発生すると、フル／空き回路２８０３は導線２８０８上にバッファ満杯状態を示す。同様に、読出しポインタ２８０１が書込みポインタ２８０４より１小さい位置にある時は、バッファは空である。

一時ポインタは受信機１４０２、入力回路１４０６、及び出力回路１４０５によって各種用途に使用される。

例えば、受信回路においては、この一時ポインタは書込みポインタが書込みその後受信機１４０２がエラーを発見した場合、書込みポインタをバックアップするのに使用される。一時ポインタはパケットの第１のバイトを含むメモリ位置を指す。書込みポインタを一時ポインタと等しくセットすることによって、このパケットは効果的に破棄される。

第２９図に典型的なポインタを示す。ポインタはバッファの読出し及び書込みをするためバッファ内の現位置のアドレスを含む。このポインタ回路は以下の機能、つまり、ポインタのリセット；ポインタの増分（ラップアラウンドを含む）；外部源からのポインタのロード、例えば、読出しポインタを一時ポインタと等しくセット；並びにフル／空き回路によって使用され乙−だめの現アドレス、及び該アドレスに１を加えたアドレスの提供を行なう。現アドレスはレジスタ２９０１内に格納される。

このアドレスはケーブル２９１９上て提供され、該アドレスに１を加えたものはケーブル２９２１上に提供される。リセット動作はケーブル２９２０上の開始アドレスを以下のごとくレジスタ２９０１にロードさせる。リセットは導線２９１５上の信号によって起動される。この信号はＯＲゲート２９０２を介してレジスタ２９０１を起動させる。これに加えて、このリセット信号はＯＲケート２９０９を動作させるが、該ＯＲケートはＡＮＤケート２９１３を起動させる。ケーブル２９２０上の開始アドレスはＡＮＤゲート２９１３及びＯＲケート２９１２を通過しＡＮＤゲート２９０５の１つの入力に到達する。

ＡＮＤゲート２９０５の他方の入力はインバータ２９０６を介して起動され、こうして開始アドレスはレジスタ２９０１にロードされる。ポインタの増分はポインタに次のメモリアドレスの読出しあるいは書込みをさせる。

ポインタが限界アドレスに到達すると、この増分はラウンドアップを起こさせる。増分は導線２９１６上の信号によって始動される。この信号はＯＲゲー１−２９０２を介してレジスタ２９０１を起動させる。レジスタ２９ｏ１にロードされるアドレスはメモリ領域が限界に達っしたか否かによって左右される。限界に達つしてない場合は、比較器２９０７が動作し、これはＡＮＤゲート２９１１及びＯＲゲート２９１２を動作させる。ＯＲゲート２９１２が動作すると、現アドレスに１を加えたものがＡＮＤゲート２９０５及びＯＲゲート２９０４を経てレジスタ２９０１にロードされる。限界に達している時は、比較器２９０８が動作する。これはＯＲゲート２９ｏ９を動上の開、始アドレスをレジスタ２９０１にロードさせる。

これがラウンドアップである。外部源からのロードは導線２９１７上の信号によって始動される。この信号はＯＲゲートｚ９０２を介してレジスタ２９０１を起動させる。これに加えて、この信号はＡＮＤゲート２９０３を起動しインバータ２９０６を介してＡＮＤゲート２９０５を不能にする。ＡＮＤゲート２９０３が起動されると、ケーブル２９１８上の外部アドレスがＯＲゲート２９０４を経てレジスタ２９０１に入力される。

第３０図は受信インタフェース２７０１の詳細を示す。

受信インタフェース２７０１は受信バッファ書込みポインタ３００１、一時ポインタ３０，０２、及びトランクテストバッファポインタ３００３を含む。これらポインタは第２９図に説明のポインタと類似しており、受信機１４０２の受信バッファ１５０１及びトランクテストバッファ１５０２の読出しに使用される。データはバッファ２４０１からケーブル２７２０上に受信され、ケーブル３００４を介して、メモリインタフェース２７０２を。

経てメモリ１４０１に送られる。メモリ位置は、アドレスケーブル３００６を介して指定される。このアドレスはＯＲゲート３０１５及びＡＮＤゲート３０１１を介して対応するポインタ３００１．３０°０２、あるいは３００３のリードから受信される。ゲート３００９から３０１１は多重入力ＡＮＤ）ゲートであり、ケーブル３００４から３００６を介してデータの送信、指標の書込み、及びメモリ１４０１の読出しを行なう。出力イン９７１−ス２７０３、入力インタフェース２７１３、及び送信インタフェース２７１１は受信インタフェース２７０１と類似した設計である。

第３１図にスイッチインタフェース１４１８の詳細を示す。スイッチインタフェース１４１８は２つの主要、な機能を持つ。これは交換ネットワーク１１６の交換アレイ１７０あるいは１７１のどちらかへのパケットの送信あるいは該アレイのどちらかからパケットを受信し、またこれはトラヒック及びエラー統計の保持を行なう。エラー及び制御情報は保守レジスタ３１０１を介してスイッチインタフェース１４１８と中央処理装置１１５との間を通信される。スイッチインタフェース１４１８はパケットを出力制御器３１０６を介して交換ネットワーク１１６の交換アレイ１７０あるいは１７１のどちらかに送信する。通常のロードシェア動作においては、交換インタフェース１４１８は交換°アレイ１７０と１７１とに交互にロードする。しかし、中央処理装置１１５はスイッチインタフェース１４１８に全てのパケットを交換アレイ１７０あるいは１７１のどちらかのみに向けさせることも、またパケットをいずれのアレイにも送信させないようにすることも可能である。この最後のモードは効果的にトランクコントローラの機能を停止させる。第５５図に出力制御器３１０６の詳細を示す。スイッチインタフェース１４１８は入力制御器３１０７を介して交換アレイ１７０あるいは１７１のいずれかからパケットを受信す泡が、該入力制御器３１０７は入りパケットを入力回路１４０６あるいはＩＳＲに適切に経路指定する。

入力制御器３１０７は保守パケットを工Ｒ８３，１０５に送る。他の形式の全てのパケットは入力回路１４０６に送られる。第５６図に入力制御器３１０７の詳細を示す。

スイッチインタフェース１４８はさらにトランクコントローラ１３１と中央処理装置１１５０間に保守読出し及び書込み機能を提供する。これら保守機能は保守チャネル２００あるいは交換ネットワーク１１６を経て送信される保守読出し及び書込みパケットの使用によって提供される。保守チャネル２００を経て送信される保守パケットは保守レジスタ３１０１の読出し及び書込みのみが可能であり、一方、交換ネットワーク１１６を経て送信される保守パケットは保守レジスタ３１０１に加えてトラヒック回路３１２０及びエラー回路３１１９の読出し及び書込みが可能である。

以下は交換ネットワーク１１６から受信された保守パケットの処理について述べる。交換ネットワーク１１６を経て導線１３２上に入力制御器３１０７に１つてパケットが受信されると、該入力制御器３１０７はパケットの制御欄を読出しこれが保守パケットであるか否かを判定する。そのパケットが保守パケットでない時は、これは入力回路１４０６に送信される。そのパケットが保守パケットである時は、これはｌ５Ｒ３１０５を経てレジスタ３１０３に送信される。

保守パケットが受信された時は、保守制御器３１０２はレジスタ３１０３に受信されたパケットの制御欄を読出し、そのパケットが保守読出しパケットであるかあるいは保守書込みパケットであるか判定する。これが保守書込みパケットである時は、パケットからの情報がバス３１２１を経て保守制御器３１０２の制御下において保守レジスタ３１０１、トラヒック回路３１２０、及びエラー回路３１１９に送信される。この保守情報は次にこの着信先からレジスタ３−１０３に送り戻され、そして次に書式化器３１２５及び出力制御器３１０６を経て中央処理装置に送り戻され、着信先にその情報が正確に書込み及び格納されたか調べられる。パケットが保守読出しパケットである時は、保守レジスタ３１０１、エラー回路３１１９、及びトラヒック回路３１０２内に格納され７９た情報がレジスタ３１ｏ３に読出され、次に中央処理装置に送信される。パケットが中央処理装置に送り戻される前に、発信側及び着信先アドレスが交換され、ＣＲＣコードの再計算がなされる。これら機能はパケット書式化器３１０４によって実行される。

スイッチインタフェース１４１８はさらにトラヒック回路３１２０　を介してトランクコントローラのトラヒックロードを監視する。トラヒック回路３１２ｏによってトラヒックオーバロード報告及びトラヒックロードデータの両方が生成される。トラヒックオーバロード報告は保守レジスタ３１０１内に格納され、ケーブル６００５を経てトランクコントローラ盤保守回路（ＴＣＢＭＣ）に１つの信号を送信する。７０８ＭＣ６００１はこの信号に応答して保守チャネル２００を経て中央処理装置１１５に割り込みを送信する。中央処理装置１１５はトラヒック回路３１２ｏがらこのトラヒックロードデータを交換ネットワーク１１６から送信される保守読出しパケットを使用して読出す。このトラヒックロードデータはまた送信機１４０３に対する流れ制御指標を生成しこれをケーブル５０１２を経て送信機１４０３に送信するのにも使用される。第５９図はこのトラヒック回路３１２０の詳細を示す。これに加えて、エラー回路３１１９がトランク１１８上に受信されるパケットのエラー率を監視するのに使用される。エラー回路３１１９はエラー率が既定の最大エラー率を越えると、エラー信号を生成するとともにある一定の期間を通じての正確なエラー率を示すエラーデータを生成する。エラー信号は保守レジスタ３１０１に格納され、ケーブル６００５を経て７０８ＭＣ６００１に送信される。７０８ＭＣ６００１はこの信号に応答して保守チャネル２００を経て中央処理装置１１５に割り込みを送信する。このエラー率データは中央処理装置１１５によってエラーＴＣＢＭＣ３１１９より交換ネットワーク１１６を経て保守読出しパケットを送信することによって読出される。

保守レジスタ３１ｏ１はエラー回路３１１９がらのエラー報告を導線３１１６上に受信し、またトラヒック回路３１２０からのトラヒック報告を導線３１１７上に受信する。これに加えて、保守レジスタ３１ｏ１は他のエラー指標、例えば、受゛信機１４ｏ２、送信機１４ｏ３、入力回路１４０６、及び出力回路１４ｏ５がらのエラー信号及び論理障害信号などのパケットをケーブル３１１゜から３１１３を介して受信する。これら報告、エラー、及び障害指標信号が発生すると割り込みが７０８ＭＣ６００１及び保守チャネル２００を介して中央処理装置１１５に送られる。保守レジスタ３１ｏ１は保守チャネル２００を介して読出し及び書込みさ−れる。保守チャネル２００からの読出し書込み要求は７０８ＭＣ６００１によってケーブル６００５を介して制御される。保守チャネル２００については第６０図と関連して詳細に説明する。

第３２図に入力回路１４０６の詳細を示す。この回路はスイッチインタフェース１４１８を経て交換ネットワーク１１６からスイッチパケットを受信しこのパケットをメモリ１４０１内の適当な部分に書込む。入力回路１４０６はパケット書式変換器３２ｏ１及び直列並列変換器３２０２を含む。入りパケットは導線３２ｏ４上のデータ存在指標とともにスイッチインタフェース１４ｏ６から導線３２０３上に受信される。パケット書式変換器３２０１は入りパケットの制御欄から読出しパケットの形式を判定する。それがメモリ書込みパケットである時は、これは導線３２１２上の信号によって示される。それがテストパケットである時は、これは導線３２１ｏ上の信号によって示される。パケット書式変換器３２ｏ１はまたメモリ書込みパケットの長さ及びＣ’ＲＣ欄を更新する。パケットの書式変換が完了すると、このパケットは直列にて直列並列変換器３２０２に送られる。直列並列変換器３２０２はこの入り直列流をバイトに変換し、またこのバイトのメモリへの伝送を制御する。通常のデータパケットである時は、このデータは導線２７４５上の信号を介して送信バッファ１５０３に書込まれる。テストパケットである時は、このデータは導線２７４６上の信号を介してスイッチテストバッファ１５０４に書込まれる。メモリ書込みパケットである時は、データはそのパケット自体に指定されるメモリ位置に書込まれる。

導線２７４７から２７５２、及び導線２７６５は２つの一時ポインタの書込み及びセットを行なう。一時ポインタ１はエラーが検出されたパケットを破棄するのに使用され、一時ポインタ２はメモリ書込みパケットのデータ部を指定のメモリ位置に書込むのに使用される。

第３３図はパケット書式変換器３２０１の詳細を示す。

パケット書式変換器３２０１は重複ＣＲＣ回路３３０１及び３３０３、重複パケット書式変換回路３３０２及び３３０４、並びに比較器３３０５を含む。これら重複回路は書式変換過程においてＣＲＣコードがエラーの検出をできないためて必要である。入りパケットはパケット書式変換器３２０１によって導線３２０３上に受信される。ＣＲＣ回路３３０１及び３３０３は入りパケットのＣＲＣ欄をチェックする。両方のＣＲＣ回路が同一のエラーを検出した時は、ＡＮＤケート３３０６によってパケット受信エラー信号が生成され、導線３２０６を経てスイッチインタフェース１４１８に送られる。これに加えて、パケット受信エラーが発生すると導線３２１１上に１つの信号が置かれる。この信号は直列並列変換器３２０２にこのパケットを破棄させる。エラーが検出されなかったパケットは、次にパケット書式変換回路３３０２及び３３０４によって書式変換される。この書式変換過程は制御欄、長さ欄、及びＣＲＣ欄の更新を伴なう。

パケット書式変換器３３０２及び３３ｏ４による書式変換に不一致が存在する時は、この不一致は比較器３３ｏ５によって検出される。この不一致は比較器３３ｏ５にスィツチインタフェース１４１８に導線３２０５を経て１つの障害指標を送信させる。

第３４図はパケット書式変換回路３３０２の詳細を示す。パケット書式変換回路３３０２は書式制御器３４０１、書式長目路３４０２、及び書式ＣＲ６回路３４０３を含む。パケット書式変換回路３３０２はメモリ書込みパケットの制御欄、長さ欄、及びＣＲＣ欄のみを更新する。他のパケットはこの回路によって変更されることなく通過する。書式制御器３４０１はパケットをＣＲＣ回路３３０１より導線３３０７を経て受信する。導線３３０７上にデータが存在することを示すために導線３３０８上に１つの信号が置かれる。このデータ存在信号は導線３４０５を経て書式長目路３４０２に、また導線３４０８を経て書式ＣＲ６回路３４０３に送信される。書式制御器３４０１は入りパケットの制御欄を調べる。この欄か翳４〃（メモリ書込みパケットであることを示す）である時は、書式制御器３４０１は導線３２１２上に１つの信号を置くが、これは書式長目路３４０２及び書式ＣＲ６回路３４０３を起動する。入りパケットがメモリ書込みでない時は、書式制御器３４０１はパケットをシフトする。パケットがテストパケットである時は、書式制御器３４ｏ１はこれを導線３２１ｏ上に１つの信号を置くことによって示すが、この結果このパケットがスイッチテストバッファ１５０４に書込まれる。書式制御器３４０１がメモリ書込みパケットを受信した時は、書式長目路３４０２は導線３２１２からのメモリ書込みパケット信号に応答して長さ欄に定数長を書込み、書式ＣＲ６回路３４０３は新ＣＲＣを計算する。長さ欄に定数長が書込寸れるのは、スイッチテストバッファ１５０４に書込捷れるメモリ書込みパケットがパケット見出し欄を含むのみで、データを含まないため、これが同一長となるためである。書式変換されたパケ１ントは次に導線３２０８を経て直列並列変換器３２０２に送られる。

第３５図に書式制御器３４０１の詳細を示す。書式制御器３４０１は入りパケットの制御欄を読出す。入りパケットがメモリ書込みパケットである時は、導線３２１２上に１つの信号が置かれ、また入りパケットが通常のデータパケット以外のものである時は、導線３２１０上に１つの信号が置かれる。パケットは導線３３０７上に送られ、システムクロック１６１からのファイクロック速度にてレジスタ３５０１及び３５０２にシフトされる。

これはレジスタ３５０１内の制御欄を捕えるために行なわれる。同時に、データ存在信号がレジスタ３５０３内にシフトされる。パケットの４８ビツトがレジスタ３５０１及び３５０２にシフトされた時、レジスタ３５０１は制御欄、つまりビット４０から４８を含む。この制御欄内の値は導線３５１１を経て比較器３５０４及び３５０５に送られる。比較器３５０４及び３５０５は制御欄を読出しパケット形式を判定する。制御欄が＋４“（メモリ書込みパケットを示す）である時は、比較器３５０４が動作しＡＮＤゲート３５０８及び３５１０を介して導線３２１２上に１つの信号を置く。制御欄がｖ′Ｏ“で寿い時は、比較器３５０５が動作しＡＮＤゲート３５０９を介して導線３２１０上に１つの信号を置く。フリップフロップ３５０６及び３５０７はデータ及びデータ存在信号をファイ速度にてクロックさせる。

第３６図に書式長目路３４０２の詳細を示す。書式長目路３４０２は定数長をメモリ書込みパケットの長さ欄に置く。他の全てのパケットは変更を受けずシフトされる。入りデータ及びデータ存在信号は導線３４０４及び３４０５上に、到達する。入りパケットがメモリ書込みパケットでない時は、データはフリップフロップ３６０１、ゲート３６０８及び３６０９及びフリップフロップ３６０７へとシフトされる。データ存在信号はフリップフロップ３６０２及び３６１１を経てシフトされる。フリップフロップはシステムクロック１６１の制御下にてファイクロック速度にて動作する。入りパケットがメモリ書込みパケットである時は、これは導線３２１２上の信号によって示される。このメモリ書込み信号はフリップフロップ３６０５をセットする。フリップフロップ３６０５がセットされ、パケットの第１ビツトがフリップフロップ３６０１に開始されるその時、フリップフロップ３６０４がセットされ、この結果、定数１１８“が桁送りレジスタ３６０６からＡＮＤゲート３６１０及びＯＲゲ−４３６０９を経てパケットの長さ欄にシフトされる。

同時に、カウンタ３６０３が起動される。カウンタ３６０３が“７“に達すると、フリップフロップ３６０４がリセットされ、桁送りレジスタ３６０６がシフトを中止する。パケットの残りの部分がＡＮＤゲート３６０８及びＯＲゲート３６０９にシフトされる。

第３７図に書式ＣＲ６回路３４０３の詳細を示す。書式Ｃ，ＲＣ回路３４０３はメモリ書込みパケットのＣＲＣ欄を再計算する。他のパケットは変更を受けずにシフトされる。導線３４０８上の入りデータ存在信号は制御器３７０４にカウンタ３７０３を起動させる。カウンタ３７０３は導線３４０７上に出現し、フリップフロップ３７０１、データセレクタ３７０６、及びフリップフロップ３７０７を通過する入りパケットのビットをカウントする。データはこの回路を通過すると、これはＣＲＣ回路３７０５にも送られるが、該回路は新ＣＲＣを計算する。

これはパケットの最初の１２８ビツトがパケット見出しを含み、ＣＲＣの計算が必要なのはパケットのこの部分のみであるためである。１２８ビツトの後のパケットの残りの部分はデータを含む。このデータはメモリに書込まれパケットが伝送される時、そのパケット内には出現しない。データは論理翻訳テーブル１５０５に書込まれ、従って、ＣＲＣ欄はパケットのデータ部分までは計算されない。

データセレクタ３７０６からパケットの終端が去る時、制御器３７０４は再計算したＣＲＣ欄をデータセレクタからパケットの終端にシフトする。

第３８図に直列並列変換器３２０２の詳細を示す。直列並列変換器３２０２はバッファ３８０１及びアドレス制御インタフェース３８０２を含む。バッファ３８０１は導線３２０８上に入り直列情報を受信しこの情報をノくイトに変換しこれらケーブル２７４４を経てアドレス制御器１４０４に送信する。アドレス制御インタフェース３８０２はアドレス制御器１４０４にメモリ１４０１内のどこにデータを書込むかの信号を送る。この信号法は導線２７４５から２７５２、及び導線２７６５を介して提供される。この信号法は受信アドレス制御インタフェース回路２４０２と類似の方法によって達成される。

第３９図にバッファ３８０１の詳細を示す。バッファ３８０１は入り直列データをバイト形式に変換する。これに加えて、これはアドレス制御インタフェース３８０２にバッファ内にＣＲＣ欄が存在する時について信号を送る。これはメモリ書込みパケットにおいては、アドレス制御インタフェース３８０２ＣＲＣ欄をスイッチテストバッファ１５０４に書込み、またパケットのデータ部を別のメモリ位置に書込むために必要である。入りデータ及びデータ存在信号は導線３２０８及び３２０９上に出現し、これらはレジスタ３９０１及び３９０２にシフトされる。レジスタ３９０３内でバイトがアセンブルされると、これはレジスタ３９０４にロードされそしてケーブル２７４４を経てアドレス制御器１４０４に送られる。導線３８０５上の信号はアドレス制御インタフェース３８０２にＣＲＣ欄の送信準備が完了したことを知らせる。上記の点を除き、バッファ３８ｏ１の動作はバッファ２４０１の動作と類似する。

第４０図にアドレス制御インタフェース３８ｏ２の詳細を示す。アドレス制御インタフェース３８ｏ２は第６図に示すものと類似するパケットをメモリ１４０１内に書込む。このパケットはデータパケットメモリ読出しバケツｈ、　ｈるいはスイッチテストパケットであり得る。

データパケットである時は、パケットはメモリ１４ｏ１内の送信バッファ１５０３に書込まれる。バッファ３８０１内にて最初のバイトの準備が完了すると、これは導線３８０４上の信号によって知らされる。この信号は制御器４０２８に導線４０３０上に１つの信号を置かせる。

この信号はフリップフロップ４ｏ１３をセットし、該フリップフロップはＡＮＤゲート４ｏ１２の出力に１つのＪｌを置く。制御器４０２８は次に導線４ｏ３５上に１つの信号を置く。これは書込みバッファ指令である。

データパケットの場合には、データは送信バッファ１５０３に書込まれるが、これは導線４ｏ３５信号がＡＮＤゲ−４４０１６を１１１作し、該ゲート４ｏ１６がＡＮＤゲート４０１７を動作するためである。ＡＮＤゲート４゜１７が動作すると、導線２７４５上に１つの信号が置かれる。この信号はアドレス制御器１４ｏ４に送られ、これはバッファ３８ｏ１内に含まれるバイトをメモリ１４０１内の送信バッファ１５ｏ３内に書込ませる。コノ過程がバッファ３８０１から全パケットが読出され送信バッファ１５０３内に書込６まれるまで継続する。各バイトがバッファ３８０１から送信バッファ１５０３に伝送されると、制御器４０２８は導線３８０３を経てバッファ３８０１に受信確認信号を送る。テストパケットの場合の動作もデータパケットの場合の動作と類似するが、パケットが送信バッファ１５０３でなくスイッチテストバッファ１５０４に書込まれる点が異なる。これは導線３２１０上の信号によってフリップフロップ４００５がセットされることによって達成される。フリップフロップ４００５がセットされると、ＡＮＤゲート４０１７から４０２１が不能にされ、ＡＮＤゲート４０２３から４０２７が起動される。これはスイッチテストバッファ１５０４の書込みを起動し、一方、送信バッファ１５０３の書込みを不能にする。メモリ書込みパケットはパケット置部、発信側及び着信先トランクコントローラ欄、制御器部、到着時開梱、プロセス同定号器、論理アドレス欄、タイムスタンプ欄、及びＣＲＣ欄がスイッチテストバッファ１５０４がスイッチテストバッファ１５０４内に書込まれ、一方、データ欄がそのパケットによって指定される他のメモリ位置に書込まれることを要求する。これを達成するためには、制御器４０２８はパケットの書込みの殆どの間スイッチテストバッファ１５０４の書込みを起動する。これはデータ欄までの始めの欄を導線２７４６を介してスイッチテストバッファ１５０４に書込ます。パケットのデータ部の書込みが開始される時、制御器４０２８はスイッチテストバッファ１５０４の書込みを不能にし、一方、一時ポインタの書込みを起動し、パケットのデータ部を導線２７４７を経てポインタ２が指すメモリ位置に書込む。データ部の書込みが゛莞了したら、制御器４０２８は導線２７４６を介してＣＲＣ欄をスイッチテストバッファ１５０４に書込ませる。

バッファ３８０１内に格納されたパケットがエラーを含む時、あるいはパケットが書込まれているバッファが溢れを起こした時は、パケットは破棄される。エラーを含むパケットは導線３２１１上の信号によって示される。

送信バッファ１５１３の溢れは導線２７４３上の信号によって示され、またスイッチテストバッファ１５０４の溢れは導線２７４３上の信号によって示される。

パケットの破棄は一時ポインタ１によって達成されるが、これは書込み動作の開始において書込みポインタと同一にセットされる。エラーが発見されたり、バッファの溢れが発生した場合、導線２７４８あるいは２７６５上の信号を介して書込みポインタが一時ポインタと同一にセットされる。この結果書込みポインタがパケットの書込みを開始した時にその書込みポインタがあった位置に戻される。

次のパケットがエラーを持つパケットの上に書込１れ、こうしてエラーを持つパケットが破棄される。書込みポインタを一時ポインタ１と等しくセットする動作は、制御器４０２８によって導線４０３６上に１つの信号を置くことによって達成される。この動作は各書込み動作の終端においてなされる。しがし、パケットが破棄されない通常の書込み動作においては、ＡＮＤゲート４０１０の他方の入力が不能にされているため導線４ｏ３６上の信号はなんの変化も起こさせない。

破棄信号が受信されると、フリップフロップ４ｏ１３は１ｏ“にリセットされる。これはＡＮＤゲート４ｏ１２を切シ、この結果ＡＮＤゲー）４１０６が不能にされ、送信及びスイッチテストバッファの両方の書込みが不能にされる。これに加えて、フリップフロップ４０１３がη０＃にＩＪ　セットされると、ＡＮＤゲート４０１０が起動され、これは書込みポインタを一時ポインタ１と等しくセットし、この結果そのパケットを破棄する。

第４１図に出力回路１４ｏ５の詳細を示す。出力回路１４０５はメモリ１４０１からデータパケット、メモリ読出し及び書込みパケット、並びにスイッチテスト／タケブトを読出しこれらパケットをスイッチインタフェース１４１８を経てスイッチネットワークに送信する。出力回路１４０５は並列直列変換器４１ｏ１及びパケット書式変換器４１０２を含む。並列直列変換器４１ｏ１は導線２７３２から２７３８を使用して、アドレス制御器１４０４を介してメモリ１４０１からデータを読出す。データは並列形式にて読出され、ケーブル２７３１上に出現する。パケットの形式によって、並列直列変換器４１０１は導線２７３２．２７３３．２７３５、あるいは２７３６上に信号を置き、受信バッファ１５０１あるいはスイッチテストバッファ１５０４を読出し、また一時ポインタをロードする。

以下にデータパケットメモリ読出しあるいは書込みパケット、及びスイッチテストパケットに対する動作を説明する。並列直列変換器４１０１がメモリ１４０１を読出している間に、該変換器はデータを直列に変換し、該直列データをパケット書式変換器４１０２に送る。パケット書式変換器４１ｏ２は導線４１１５上にパケットを受信し、パケットのＣＲＣ欄をチェックし、このパケットをスイッチネットワークに送信するために新ＣＲＣ欄を計算する。パケットの形式によって、出力回路１４０５はさらに数個のパケット欄、例えば発信側トランクコントローラ欄、着信先トランクコントロール欄、長さ欄、及び制御欄を更新する。パケットの書式変換を終えると、スイッチインタフェース１４１８を経て導線４１１７上をスイッチネットワークに送信される。スイッチインタフェース１４１８は導線４１１４上に１つの信号を置くことによってこれがパケットを受信できる状態にあることを示す。入シパヶット内にあるいはパケットの書式変換の際にエラーが検出されると、これは導線４１１９がら４１２１の１つの上の信号によって示されるが、この信号はスイッチインタフェース１４１８に送信される。

並列直列変換器４１ｏ１は制御リードを含むが、該リードは該変換器がアドレス制御器１４ｏ４を介してメモリ１４０１の任意の部ＧＫアクセスすることを可能にする。受信バッファ１５０１へのアクセスは導線２７３２を介して提供される。スイッチテストバッファ１５０４へのアクセスは導線７２３３を介して提供される。これらアクセスリードは制御のみを提供し、メモリ内に含捷れる情報はケーブル２７３１を介して送信される。メモリ１４０１にアクセスするためには、導線２７６０上に１つの信号が存在しなければならない。この信号はアドレス制御器１４０４内に含まれるクイマ２７１４によって提供される。出力回路１４０５はまた一時ポインタに対する制御リードを含むが、該一時ポインタは導線２７３４から２７３７を介して提供される。一時ポインタはメモリ読出し及びメモリ書込みパケットによって指定されるメモリ読出し動作を遂行する。

パケット書式変換器４１０２は導線４１１５を経て並列直列変換器４１０１より情報を受信する。これはこの情報をスイッチネットワークに送信されたパケットをアセンブルするのに使用される。この回路はまた入りパケットのＣＲＣ欄をチェックして、エラーが検出された時はエラー指標を提供するち第４２図、第４３図、及び第４４図は出力回路４１０５によって提供されるパケットの変換を示す。並列直列変換器４１０１に入力されるパケット構成は出力回路１４０５に入力されるパケットである。パケット書式変換器４１０２に入力されるパケット構成は実パケットではなく、実パケツト変換の中間ステップを解説するだめのものである。パケット書式変換器４１０２から出力されるパケット構成は出力回路１４０５から送信される実パケットである。

第４２図はデータパケッｌ−（”０”値の制御欄）が受信バッファ１５０１から読出される時のパケットの変態を示す。つ捷り、第４２図は・出力回路１４０５がデータパケットを読出す時にパケットに何が起るかを示す。パケット４２０１は受信バッファ１５ｏ１内に存在するパケットである。並列直列変換器４１０１はアドレス制御器１４０４から導線２７６ｏ上に許可信号を、そして導線２７３８上にデータ存在信号を受信すると、これは受信バッファ１５０１を読出しできる状態となる。これは並列直列変換器４１０１が導線２７３２を介してアドレス制御器１４０４に受信バッファ読出し信号を送ることによって達成される。この信号はアドレス制御器１４０１にメモリ４１０１内の受信バッファ１５ｏ１を読出させそのデータをケーブル２７３１上の並列直列変換器４１０１に送らせる。

このデータは並列にて出現し、直列ビットａＫ変換される。パケットの論理アドレスが読出されると、これは導線２７５３がら２７３７上の信号を介して一時ポインタにロードされる。このアドレスは論理翻訳テーブル１５ｏ５の適切なエントリーにアクセスするために使用されるが、これは並列直列変換器４７０１からパケット書式変換器４１ｏ２に送られるパケット内に挿入される。この中間パケットの書式は第４２図に４２０２として示される。

並列直列変換器４１０１が受信バッファ１５０１を読出しその新論理アドレスの読出し終えると、これはその情報をパケット書式変換器４１０２に送る。パケット書式変換器４１０２は２つの主要な機能を遂行する。これは入り情報の幾つかの欄の順番を変更することによって発信側及び着信先トランクコントローラの番号をそれらの適当な欄に置き、まだ論理チャネル翻訳テーブル情報を論理アドレス欄に挿入する。これに加えて、パケット書式変換器４１０２は入り情報のＣＲＣ欄をチェックし、新長さ欄及びＣＲＣ欄を計算する。この動作の結果、実パケット４２０３が得られる。

第４３図はメモリ読出し動作（制御器がｖ　３　〃）あるいはメモリ書込み動作（制御器が４“）の際に起こるパケットの変態を示す。これら動作はデータパケット（第４２図）の読出しと類似するが、以下の点が異なる。

メモリ読出しあるいはメモリ書込みにおいては、データはメモリ読出しあるいはメモリ書込み内の指定のメモリ位置から読出され、このデータは出メモリ読出しあるいはメモリ書込みパケットに挿入される。同時に、パケットの残りがスイッチテストバッファ１５０４から読出される。パケット４３０１はスイッチテストバッファ１５０４内に存在するパケットである。アドレス欄はパケット内に挿入されるデータのメモリ位置である。カウント欄は読出されるべきデータのバイト数である。パケットは導線２７３３上の信号の制御下にてスイッチテストバッファ１５０４から読出される。アドレス欄４３０４が該バッファから読出される時、この値は一時ポインタ内にも保存される。これは第４２図と関連して前述したごとく、導線４２０９及び４２１０上の信号を介して実行される。カウント欄４３０５の読出しを終えたら、この一時ポインタを使用してメモリ１４０１から情報を読出す。次に、この情報がデータ欄に挿入される。パケット書式変換器４１０２は長さ欄、並びに着信先及び発信側トランクコントローラ欄を更新し、また新ＣＲＣ欄を再計算する。この結果、実パケット４３０３が形成される。

第４４図にスイッチテストパケット（制御器”５“あるいは晴６“）のパケット変態を示す。スイッチテストパケット変態においては、着信先トランクコントローラ欄を更新することが必要である。これはトランクコントローラ１欄あるいはトランクコントローラ２欄内のデータを使用して実行される。第１のホップスイッチ　テストパケット（制御器が１１５　“）では、トランクコントローラ１欄が使用される。第２のホップスイッチ　テストパケット（制御器が１６“）では、トランクコントローラ２欄が使用される。

第４５図に並列直列変換器４１ｏ１の詳細を示す。この回路はアドレス制御インタフェース４５０１、及びバッファ４５０２を含む。入りパケットはケーブル２７３１を経てアドレス制御インタフェース４５０１及びバッファ４５０２の両方に送られる。アドレス制御インタフェース４５０１は導線２７３８及び２７４０上のデータ存在信号を介して受信バッファ１５０１６るいはスイッチテストバッファ１５０４のどちらかにデータが存在することを知らされる。これは次にこれらパケットのバッファ４５０２への送信を制御するが、該バッファは並列直列変換を遂行する。アドレス制御インタフェース４５０１はまた一時ポインタを使用して論理チャネル翻訳テーブルエントリー及びメモリ読出し及びメモリ書込みパケットのデータ欄の読出しを制御する。

細を示す。アドレス制御インタフェース４５０１はパケットの受信バッファ１５０１あるいはスイッチテストバッファ１５０４からバッファ４５０２−、の伝送を制御する。パケットの伝送はケーブル２７３１を介して実行される。アドレス制御インタフェース４５０１はまた読出し中のパケットの制御器を復号して一時ポインタをロードするとともて、読出し中のパケットの長さ欄を読出すことによってパケット全体の読出しが完了する時期を判定する。アドレス制御器１４０４は導線２７３８上に１つの信号を置くことによって受信バッファ１５０１内にデータが存在することを示し、一方、導線２７４０上に１つの信号を置くことによってスイッチテストバッファ１５０４内にデータが存在することを示す。アドレス制御インタフェース４５０１はこのデータ存在信号に応答して導線２７３２あるいは２７３３上に１つの信号を置き、受信バッファ１ｓｏｉ６るいはスイッチテストバッファ１５０４のいずれかを読出す。これに加えて、アドレス制御器１４０４からのデータ存在信号は制御器４６０２にカウンタ４６０４を始動させる。カウンタ４６０４はケーブル２７３１から受信される各バイトをカウントする。このカウントは入りパケットの制御及び長さ欄が４線２７３１上にいつ存在するかを判定するのに必要でおる。

メモリ読出しあるいはメモリ書込みパケット（制御器が％　３　Ｉ＋あるいは１４“）の読出し動作も第４３図のパケット４３０１に基づいて説明できる。制御器４６０２は導線２７４０上Ｋ　１１スイツチテストバツフア内デ一タ存在信号 ″を受信し、前述のごとく、スイッチテストバッファ１５０４の読出しを開始する。ケーブル２７３１上に長さ欄が出現すると、これはカウンタ４６０３内に格納される。カウンタ４６０３はカウントダウンを開始し、カウントが０に達すると、全パケットの読出しが完了する。制御器がケーブル２７３１上に出現すると、これは復号器４６０１によって復号される。制御器が一旦復号されると、これはフリップフロップ４６０５及び４６０６に格納される。アドレス制御インタフェース４５０１はスイッチテストバッファ１５０４からのパケットの読出しを継続する。アドレス欄が導線２７３１上に出現すると、このアドレスは制御器４６ｏ２によって導線２７３５及び２７３６上に１つの信号を置くことによって一時ポインタにロードされる。ケーブル２７３１上にカウント欄が出現すると、これはカウンタ４６ｏ３にロードされる。カウンタ４６０３はそのアドレス欄内に指定されるメモリ位置から読出されるデータバイトの数を第４７図にバッファ４５ｏ２の詳細を示す。バッファ４５０２は実並列直列変換を遂行する。ケーブル２７３１上へのバイトの存在はアドレス制御インタフェース４５０１からの導線４５ｏ４上の信号によって示される。

ロード信号が導線４５ｏ３上に提供される。このロード信号はケーブル２７３１上の第１のバイトを入力レジスタ４７０１にロードさせる。制御器４７ｏ３は次にこのバイトを桁送シレジスタ４７０２にロードする。桁送りレジスタ４７０２は次にこのバイトを直列にて導線４２１５にシフトする。とのシフトは制御器４７ｏ３からの導線４７０６上の信号によって起動される。制御器４７０３はまたカウンタ４７ｏ４にカウントを開始させる。

カウンタ４７０４はビット時間をカウントし桁送りレジスタ４７０２がらビットが完全に読出される時を知らぜる。桁送りレジスタ４７ｏ２の内容が直列にてシフトされている間に、ケーブル２７３１上の次のバイトが入力レジスタ４７ｏ１にロードされるが、該レジスタは桁送りレジスタ４７０２内のデータが完全にシフトされるまでこのバイトを緩衝する。桁送りレジスタ４７ｏ２内のデータが完全にシフトアウトされると、制御器４７ｏ３はレジスタ４７０フの内容を導線４７ｏ５上の信号を介して桁送シレジスタ４７ｏ２に通過きせる。制御器４７０３は次にカウンタ４７ｏ４をリセットし、導線４５０５を介してアドレス制御インク、フェース４５ｏ１に了解信号を送り戻す。バッファ４５ｏ２はスイッチインタフェース１４１８から導線４１１４上に連続的な準備完了信号を受信する。スイッチインタフェース１４１８が溢れ状態にあり、パケットを受信できない時は、これはこの準備完了信号を除去する。これが発生すると、この準備完了信号が再度出現するまで桁送りレジスタ４７ｏ２からのデータのシフトアウトが抑制される。

第４８図にパケット書式変換器４１ｏ２の詳細を示す。

パケット書式変換器４１ｏ２はパケット書式変換回路４８０１及び４Ｂ０．２、並びに比較器４８ｏ３を含む。パケット書式変換器の重複は、前述したごとく、ハードウェアの障害を検出するために必要である。書式変換においてエラーが存在すると、比較器４８ｏ３がそのエラーを検出して導線４１２１上に１つの信号を置く。この障害信号はスイッチインタフェース１４１８を介シテ中央処理装置に送られる。入りパケットのＣＲＣチェックが受信パケットにエラーが存在することを示すと、導線４１１９上に１つの信号が置かれまた論理チャネル翻訳テ０１ −プルのエントリーチェックがエラーを示すと、導線４１２０上ＶＣ１つの信号が置かれる。両方の信号はスイッチインタフェース１４１８に送られる。

第４９図にパケット書式変換器４８０１の詳細を示す。

パケット書式変換回路４１０８は次の２つの基本的機能を遂行する。これは入ｂパケットのＣＲＣ欄をチェックしエラーの報告をし、また受信パケットの種類によっては幾つかの欄の書式変換を遂行する。エラーの報告はＣＲＣチェック回路１９０５によって実行されるが、該回路は入りパケットのＣＲＣ欄、及び論理チャネル翻訳テーブルのエントリーのチェック欄をチェックする。入りパケットがエラーを含む時は、これは前述のごとく導線４１９９あるいは４１２０上の信号を介して報告される。

この動作は受信パケットの種類に無関係に同一である。

パケット書式変換回路４８０１をパケット４２０２に類似の通常のパケット（制御欄が１１０　“）の処理と関連して説明する。入りパケットはパケット書式変換回路４８０１によって導線４１１５上に受信され直列にてレジスタ４９０１にシフトされる。ビットはシステムクロック１６１０制御下で連続流にてパケット書式変換回路４８０１に送られる。タイミング発生器４９０４が各ビットが桁送シレジスタ４９０１内のどこに存在するのかの形跡を保つ。これは制御器４９０３がデータセレクタ４９０２を介して桁送りレジスタ４９０１内の色々な領域にアクセスし、各種の欄を適切な書式変換回路４９ｏ６０２から４９０８．６るいは復号器４９０９にシフトすることを可能とする。制御欄とＰＩＤ欄が桁送りレジスタ４９０１内の適切な位置に存在すると、制御器４９０３はこれら欄を復号器４９０９にシフトさせる。復号器４９０９はこれら欄を復号し、復号された値を制御器４９０３に送る。２５６ビツトが桁送りレジスタ４９０１にシフトされると、現在レジスタ４９０．１内に格納されている長さ欄がデータセレクタ４９０２によって選択され、導線４９１２を経てデータセレクタ４９１０に送られる。

この特定の場合は、長さ欄は変更せず、従ってその出力に直接送られる。論理チャネル翻訳テーブルエントリー欄に位置するＤＴＣ欄は、次にデータセレクタ４９０２を介してレジスタ４９０１からシフトされ、データセレクタ４９１０に送られる。次に考慮すべき欄はＳＴＣ欄である。この欄の値は書式ＳＴＣ回路４９０６に送られる。制御器４９０３は書式ＳＴＣ回路４９０６にこの値をデータセレクタ４９１０にシフトさせる。制御欄、到着時開梱、及びパケット同定号器が次にデータセレクタ４９０２によって選択され、制御器４９０３の制御下においてデータセレクタ４９１０にシフトされる。レジスタ４９０１内に含まれる新論理アドレスを論理チャネル翻訳テーブルエントリー欄より移動することが必要である。これを実行するのには、制御器４９０３はデータセレクタ４９０２にこの欄を選択させ、この新論理アドレスをデータセレクタ４９１０に送らせる。各欄がデータ１０３セレクタ４９１０に送られると、制御器４９ｏ３はデータセレクタ４９１ｏにこれら欄（これは現在全パケットを構成する）を書式ＣＲＣ回路４９１１に送らせる。書式ＣＲＣ回路４９１１はパケットがシフトされるのに伴って新ＣＲＣ欄の再計算をする。全パケットが書式ＣＲＣ回路４９１１にシフトされると、書式ＣＲＣ回路４９１１は更新された欄捉基づいて新ＣＲＣ欄を計算し、パケットの終端に新ＣＲＣ欄を加える。書式変換パケットハ次に導線４１１７を経てスイッチインタフェース１４１８に送られる。制御器４９０３は導線４１１８上に所望やデータ存在信号を生成する。

第５０図に送信機１４ｏ３の詳細を示す。送信機１４０３はアドレス制御器１４０４を介してメモリ１４ｏ１からデータを読出し、このデータをトランクパケットに変換するが、該パケットは次のトランクコントローラあるいは終端局内の集合機に送られる。送信機１４ｏ３は並列直列変換器５００１、パケット書式変換器５００２、並びにフラッグ及びビット挿入回路５ｏ０３を含む。送信機１４０３は送信バッファ内データ存在信号及びトランクテストバッファ内データ存在信号をアドレス制御器１４０４から導線２７５６及び２７５８を介して受信する。

送信機１４０３が導線２７６６上に１つの信号を受信すると、これは導線２７５４上に１つの信号を置くことＫよってメモリ１４ｏ１内の送信バッファ１５ｏ３を読出す。この信号はアドレス制御器１４ｏ４に送信バッファ１５０３からデータを読出させ、そのデータをケーブル２７５５を介して送信機１４ｏ３に送らせる。同様に、送信機１４０３は導線２７５３上に信号を置くことによってメモリ１４０１内のトランクテストバッファ１５０２からデータを読出す。送信バッファ１５ｏ３あるいはトランクテストバッファ１５０２からデータを読出したら、このデータは並列から直列に変換され、導線５０１３を介してパケット書式変換器５００２に送られる。

パケット書式変換器５００２はこれがデータの受信状態にあることを導線５０１５上に１つの信号を置くことによって示す。パケット書式変換器５００２は時間ステップ欄を詰め、また必要に応じて、ＰＩＤ欄を更新することによって、流れ制御の変化を反映する。流れ制御情報はケーブル５０１２を介してスイッチインタフェース１４１８から受信される。これに加えて、パケット書式変換器５００２は入りパケットのＣＲＣ欄のエラーについてチェックし、また追加槽の情報に基づいて新ＣＲＣ欄を再計算する。パケット書式変換器５００２はこのパケットを導線５０１６を経てフラッグ及びビット挿入回路５００３に通過する。フラッグ及びビット挿入回路５゜０３はこのフラッグパターンを出パケットの開始及び終端に加え、全ての５つの１の連続の後に１つの０を挿入する。フラッグ及びビット挿入回路５００３は次にトランクパケットを導線５ｏ１９を介して１．５４４　Ｍｂ／ｓ　速。

度にてトランクに送信する。

０５パケット書式変換器５００２の詳細を第５１図に示す。

パケット書式変換器５００２はＣＲＣ回路５１ｏ１及び５１０４、パケット書式変換回路５１ｏ２及び５１ｏ５、並びに比較器５１０３を含む。この回路は重複するＣＲＣ及びパケット書式変換器を含むが、これは前述したごとく、ハードウェア障害を検出するのに使用される。エラーが検出された場合、これは導線５ｏ２１上の１つの信号によって示される。

第５２図にパケット書式変換回路５１０２の詳細を示す。この回路は時間スタンプ欄、Ｐより欄、及びＣＲＣ欄を更新する。書式時間スタンプ回路５２０１はパケットの時間スタンプ欄を既に到着時間欄内に含まれる到着時間と書式時間スタンプ回路５２０１によって保持される現時間との差を計算することてよって更新する。この計算については、受信機１４０２の詳細な説明と関連して述べる。書式時間スタンプ回路５２０１はまたパケットから見出し情報を除去することによってこれをスイッチパケットからトランクパケットに変換する。ＰＩＤ回路５２０２はスイッチインタフェース１４１８内に保持される現流れ制御に基づいてＰＩＤ欄を更新する。流れ制御情報はケーブル５０１２を介してＰＩＤ回路５２０２に送られる。ＣＲＣ回路５２０３は、更新された情報スタンプ欄、Ｐより欄、並びに他のパケット欄を使用して新ＣＲＣ欄を再計算する。パケット書式変換器５００２が全ての必要な欄の更新を終えると、該変換器はこの０６パケットをフラッグ及びビット挿入回路５００３に送る。

第５３図に書式時間スタンプ回路５２０１の詳細を示す、。書式時間スタンプ回路５２０１は到着時開梱から入りパケットの到着時間を読出し、到着時間と現時間との差を計算し、この差を時間スタンプ欄に加える。書式時間スタンプ回路５２０１はまた入りパケットから欄を除去して、これをスイッチパケットからトランクパケットに変換する。現時間はカウンタ５３０２によって保持されるが、該カウンタは導線５０１０及び５０１１上の外部タイミング信号によって制御される。導線５１０７上に第一のデータ存在信号が受信されるとこれは制御器５３０３に送られ、該制御器はカウンタ５３０２の内容を桁送りレジスタ５３０１に書込む。導線５１０７上の信号は捷た制御器５３０３にカウンタ５３１２を始動させる。カウンタ５３１２は導線５１０７上にデータ存在信号が受信されるのに伴ってこれらをカウントし、導線５１０６上に各種の欄がいつ存在するかを知る。

導線５１０６上にパケットの到着時開梱が存在すると、制御器５３０３は到着時間を直列加算器５３０４にシフトさせ、同時に、制御器５３０３は先に桁送りレジスタ５３０１内に格納されている現時間を直列加算器５３０４にシフトさせる。直列加算器５３０４はこの現時間を到着時開梱に加え、その合計を桁送りレジスタ５３０５内に置く。

到着時開梱は負数として復号化されているため、この計算は現時間と到着時間との差を与える。カウンタ５３１２１０７が入りパケットの時間スタンプ欄が導線５１０６上に存在することを示すと、制御器５３０３はこの時間スタンプ欄を直列加算器５３０６にシフトさせ、同時に、制御器５３０３は桁送りレジスタ５３０５の内容を直列加算器５３ｄ６に送らせる。直列加算器５３０６は次にこれら数を加算し、その合計を入りパケットの時間スタンプ欄に置き、こうして時間スタンプ欄を更新する。パケットをスイッチパケットからトランクパケットに変換するためにパケットから除去すべき欄は以下の通り除去する。

制御器５３０３は導線５１ｏ６上に除去すべき欄が存在する時、ＡＮＤゲート５３１０上の信号を除去する。これは除去されるべき欄が導線５１ｏ６上に存在するビット時間の間、導線５２０５からのデータ存在信号を除去する。このデータ存在信号の除去は、後続の・回路にデータ存在信号が除去されているビット時間の間、導線５２０４上に存在するデータを無視させる。

第５４図はシステムクロック１６１がらのクロック速度を示す。プサイクロック速度は入りデータが受信機１４０２に入力される速度である。ファイ速度はデータが受信機１４０２を去り、トランクコントローラ１３１内の各種の回路を通過し、交換ネットワークに送られる速度である。シータ速度はアドレス制御器１４ｏ４によってデータがメモリ１４ｏ１内にあるいはこれよシ伝送される速度である。

第５５図にスイッチインタフェース１４１８ノ出方制御器３１０６の詳細を示す。出力回路３１０６は導線４１１７及び４１１８を介しの出力回路１４０５からのデータ、あるいは導線５５３４及び５５３５を介してのパケット書式変換器３１２５からのデータのいずれかを選択する。出力回路３１０６は次にこのデータを導線１７３を介して交換アレイ１７０に送るか、あるいは導線１７５を介して交換アレイ１７１に送る。データの選択は制御回路５５０１の制御下において要素５５３０．５５１５．５５１６、及び５５１３によって遂行される。これら要素はデータを送信回路５５０２あるいは５５０３のいずれかに送る。制御回路５５０１はフリップフロップ５５１４の内容によって示される、どちらの送信回路が最後に使用されたかの情報、並びに送信回路、例えば送信回路５５０２のフリップ７０ツブ５５０５内の準備済フリップフロップによって示されるどの回路が他のパケットを送信することができるかの情報に基づいて送信回路の選択をする。制御器５５０１は出力回路１４０５あるいはパケット書式化器３１２５がどちらかがパケットを送信する準備状態にある時をマルチプレクサ５５３０を介して導線５５３−５及び４１１８上のデータ存在（ＤＰ）信号を標本することによって知る。制御器５５０１は導線４１１８の状態を導線５５３６を介して′０“を送信することによって調べる。マルチプレクサ５５３０は導線５５３６上の％　 □　ｌに応答して導線４１１８上の信号を選択し、この信号を制御器５５ｏ１が導線５５３１０９を介して標本を取ることが可能なフリップフロップ５５１６に送る。出力回路１４０５がデータ持ち送信を受けると、制御器５５０１はこのデータを受信することができ、制御器５５０１は導線４１１４を介して出力回路１４０５に出力準備信号を送信する。同様に１制御器５５０１は導線５５３１を介してパケット書式化器３１２５に該書式化器がパケット待ち送信を受けている時は保守準備信号を送信する。

第３１図の説明と関連して述べたごとく、中央処理装置１１５は保守レジスタ３１０１内に２ビツトを格納することによってアレイ１７０あるいは１７１のいずれかの使用を制御できる。これら２つのビットはケーブル３１１４を介してサブケーブル５５２１によって保守レジスタ３１０１から制御器５５０１に送信される。これらビットは出力制御器３１０６　を４モードの１つによって動作させる。サブケーブル５５２１上の１００〃は出力制御器３１０６をロード共有モードにて動作させる。このモードにおいては、該回路はパケットの送信を交換アレイ１７０と１７１の間で切り替え、パケットの半分が各交換アレイに送信されるようにする。サブケルプル５５２１上の−０１“は出力制御器３１０６をその全てのパケットを交換アレイ１７１に送信させる。サブケーブル５５２１上の“１１ “は出力制御器３１０６にパケットをスイッチアレイのいずれにも送信させないようにする。

このモードは関連するトランクコントローラをサービス１０から効果的に除外する。

以下の説明はトランクコントローラ１３１がロード共有モードにて動作しており、両方のアレイがパケットを受信できる状態にあるものとする。制御器５５０１はフリップフロップ５５１４をセット及びリセットすることによってどちらのアレイが最後に使用されたかを記録する。例えば、交換アレイ１７１が最後・に使用された時は、フリップフロップ５５１４がセットされ、交換アレイ１７０が最後に使用された時は、フリップフロップ５５１４がリセットされる。制御器５５０１は導線５５３２上ＫＸ１１　“をフリップフロップ５５１４のＤ入力に送信し、次に導線５５３３を介してフリップフロップ５５１４をクロックすることによってフリップフロップ５５１４をセットする。フリツプフロップ５５１４は導線５５３２上に翳Ｏ〃を送信することによって類似の方法にてリセットされる。

導線５５３８上にネットワーク１１６への送信待ちパケットを示す次データ存在信号は制御器５５０１にフリップフロップ５５１４の状態を変化させる。

フリップフロップ５５１４がセットされていると仮定すると、データ存在導線５５５８上のこの変化は制御器５５０１にフリップフロップ５５１４をリセットさせる。

フリップフロップ５５１４がリセットされると、ＡＮＤゲート５５１２が起動され、そしてＡＮＤゲート５５１３が不能にされる。これは導線５５３９上のデータを送信回路５５０２に送信させる。これに加えて、制御器１１１５５０１は導線５５２２を介して３状態装置を起動させる。これはＡＮＤゲート５５１２からのデータを導線５５０８上の交換アレイ１７０に送信させる。

各送信回路とそれと関連するアレイとの間に信号法プロトコールが存在する。一方のアレイが他のパケットを受信できる状態にある場合、これはリンク解放信号を送信して、これが他のパケットを受信可能であることを示す。例えば、交換アレイ１７０がパケットを解放されておりパケットを受信できる状態にある時は、これは導線５５０８を介してリンク解放信号を送信回路５５０２に送信する。このリンク解放信号はそのＳ入力（セット入力）を介してフリップフロップ５５０５をセットし、このリンク解放信号が受信された事実は導線５５２３を介して制御器５５０１に送信される。各パケットが送信されると、制御器５５０１が導線５５２４を介してフリップフロップ５５０５をリセットし、また導線５５２２を介して３状態装置５５０４を不能にする。交換アレイ１７０が一杯でパケットの受信が不可能な状態にある時は、これは導線５５０Ｂ上にリンク解放信号を送らない。これはフリップフロップ５５０５をリセットした状態に保つ。制御器５５０１はフリツ、プフロツプ５５０５がリセットされているのに応答してパケットの送信のために送信回路５５０３のみの選択をする。

一方のアレイが適当な時間内にリンク解放信号の送信をしなかった時は、この事実はそのアレイが極度にオーバロードされているか、あるいはそのアレイ内に障害が発生したことを示す。いずれかの状態が存在すると、中央処理装置１１５によって保守及びトラヒック分配戦略の両方を実行し、この状態の間、システムが正しく機能するようにする必要がある。この状態の検出は第２Ａ図のタイマ２３７を具体化するカウンタ５５０６及び比較器５５０７の使用によって遂行さ゛れる。アレイ１７０が即定の時間内にリンク解放信号の送信を怠った場合、比較器５５０７は導線５５０９を介してＦＬＴＯ（障害アレイ０）を保守レジスタ３１０１に送信する。これは割り込み信号が保守チャネル２００を介して中央処理装置１１５に送信される結果となる。ここでカウンタ５５０６及び比較器５５０７の動作のより詳細について説明すると、比較器５５０７はカウンタ５５０６内のカウントと中央処理装置１１５によって保守レジスタ３１０１内に先に格納されておりケーブル５５０７を介してサブケーブル５５０４内の比較器５５０７に送信された即定の数とを比較する。この数はトランクコントローラ１３１の初期化の際に保守パケットを使用して中央処理装置１１５によって保守レジスタにロードされたものである。

フリップフロップ５５０５がリセットされると、カウンタ５５０６がシステムクロック１６１によって決定される既定の速度にてカウンタ５５０６を増分させる。カウンタ５５０６が保守レジスタ３１０１内に含まれるタイムアウト値に達すると、比較器５５０７はこの事実を検１３出してＦＬＴＯ信号を生成し該信号はケーブル３１２７内の導線５５０９を経て保守レジスタ３１０１に送信される。

制御回路５５０１は好ましくは１つのプログラマブル論理アレイ（ＰＬＡ）及び１つのＶＬＳ１回路内のフリップフロップあるいは、１つのＰＬＡ、例えば、追加のフリップフロップ回路を持つシグネテイツクコーポレーション社（Ｓｉｇｎｅｔｉｃ　Ｃｏｒｐｏｒａｔｉｏｎ　）製８２Ｓ１００を含む。

第５６図に入力制御器３１０７の詳細を示す。入力制御器３１０７は交換アレイ１７０あるいは１７１のいずれかからパケットを受信して、入りパケットに関してＣＲＣチェックを遂行する。これはデータパケットを入力回路１４０６に、また保守パケットを■５Ｒ３１０５に伝送する。入力制御器３１０７は導線１７７上の交換アレイ１７１からのパケットあるいは導線１７８上の交換アレイ１７１からのパケットを受信する。この入りパケットはＣＲＣチェック回路５６１２あるいは５６１３のいずれかによってチェックされパケット交換の際に障害が発生しなかったことを検証する。障害信号はケーブル３１１５内の導線５６１６及び５６１７を経て保守レジスタ３１０１に送信される。交換アレイ１７０から導線１７７上てパケットの開始が受信されると、入力コントローラ５６０２は導線５６０５を介して１つの要求信号を送ることによって出力コントローラ５６０１にバケツ１４ト送信要求し、壕だパケットの最初の部分を格納する。

出力コントローラ５６０１はこの要求信号を受信し、コントローラ５６０１が入力コントローラ５６０３の処理をしてない場合、１つの了解信号を導線５６０４を経て入力コントローラ５６０２に送信する。入力コントローラ５６０２がこの了解信号を受信すると、これは導線５６０６を経て出力コントローラ５６０・１へのパケットの伝送を開始する。同様Ｋ、入力コントローラ５６０３はアレイ１７１に関して上記のステップを遂行する。出力コントローラ５６０１が入力コントローラ５６０２６るいは５６０３からのパケットの受信を開始すると、これはそのパケットのデータ並びにデータ存在信号を導線５６１９あるいは５６２０を介して蛇取り回路５６１８に送信する。パケットの開始を受信すると、蛇取り回路５６１８はパケット及び存在信号が導線３２０３及び３２０４を介して入力回路に伝送されるべきか、あるいはこれらが導線３１０８及び３１０９を介してＩ　ＳＲ３１０５に伝送されるべきかを判定する。蛇取り回路５６１８は入りパケットの制御器を復号しパケットの形式を判定することによってこれを遂行する。

第５７図に入力コントローラ５６０２を詳細に示す。

入力コントローラ５６０２は交換アレイ１７０からのパケットを導線１７７上に受信し、これらパケットを導線５６０６上の出力コントローラ５６ｏ１に伝送する。パケットが最初に受信されると、これはバッファ桁送りし１１５ジスタ５７０５に格納され、制御器５７０１は導線５６０５を介して１つの要求信号を出力コントローラ５６０１に送信する。出力コントローラ５６０１はこの要求信号に応答して、これが現在、入力コントローラ５６０３からの他のパケットを処理してない時は、導線５６０４を介して制御器５７０１に１つの了解信号を送り戻す。

この了解信号を受信すると、制御器５７０１はデータセレクタ５７０６がバッファ桁送りレジスタ５７０５内に格納されたパケットの部分を導線５６０６を介して出力コントローラ５６０１に送信を開始するように選択する。

これ９機能を詳細に説明すると、入りパケットは最初に入力権送りレジスタ５７０３にシフトされる。このパケットの開始ビットが桁送りレジスタ５７０３の最後のビット位置に最初に出現すると、これは導線５７０８上の信号を介して制御器５７０１に送信される。次に入りパケットの長さ欄がレジスタ５７０３内に出現し、レジスタ５７０４内に格納される。レジスタ５７０３内に格納された長さ欄の内容は、制御器５７０１によってアレイ１７０からの全パケットがいつ受信を終了したかを知のに使用される。開始ビットの出現はまた制御器５７０１に要求信号を導線５６０５上の出力コントローラ５６０１に送らせる。この要求信号が送信されると同時に、入力データがレジスタ５７０３を介してバッフ、ア桁送りレジスタ５７０５に送信されるが、これは１個の完全なパケットを緩衝できる容量持つ。制御器５７ｏ１が導線５６０４を介して出力コントローラ５６０１より了解信号を受信すると、制御器５７０１はレジスタ５７０５の適当なデータ選択リードを選択して、入りパケットからのデータを導線５６０６を介してデータセレクタ５７０６から出力コントローラ５６０１に伝送さぜ”る。これは入力コントローラ５６０２によって、これが了解信号を受信後直ちに、１つの全パケットを緩衝することなく、このパケットの伝送することを可能とする。全パケットが受信されると、制御器５７０１は交換アレイ１７０に導線１７７を経て１つのリンク解放信号を送る。これは制御器５７０１によって導線５７１１を介して３状態装置５７１２にパルスを送ることによって達成されるが、この結果、アレイ１７０にリンク解放信号が送信される。

制御器５７０１は好ましくは、１つのプログラマブル論理アレイ（ＰＬＡ）及びＶＬＳＩ回路内のフリップフロップ、あるいは１つのＰＬＡ、例えば、追加のフリッププロップ回路を持つシグネテイツク　コーポレーション類の８２３１００を使用する。

第５８図に出力コントローラ５６０１の詳細を示す。

出力コントローラ５６０１は入力コントローラ５６０１及び５６０３からのデータを選択し、このデータをデータ存在信号とともに蛇取り回路５６１８に送信する。制御器５８０１は入力コントローラ５６ｏ２がらの要求信号を導線５６０５上に受信し、また入力コントローラ５６０３からの要求信号を導線５６０８上に受信する。制御７御器５８０１が入力コント３０−ラの１つから１つの要求信号を受信すると、これは１つの了解信号を導線５６０４（入力コントローラ５６０２に対する）、あるいは５６０７上（入力コントローラ５６０３に対する）を経て適当な入力コントローラに送信する。この適当な入力コントローラは次にこのデータを導線５６０６あるいは５６０９を介してデータセレクタ５８０２に送信する。制御器５８０１はデータセレクタ５８０２に導線５８０３上の信号を介して適当な入力を選択させる。データは次に導線５６１９を介して蛇取り回路５６１８に送信される。制御器５８０１はまたデータ存在信号を生成し、これを導線５６１９を介して蛇取り回路５６１８に送信する。

第５９図にトラヒック回路３１２０の詳細を示す。トラヒック回路３１２０は一定の期間内にトランクコントローラがトランク１１８からのパケットを受信している実時間量に基づいてトランクコントローラ１３１の活動量を計算する。この回路はトラヒックが既定のロードのパーセント値を越えた場合、あるいはこれ以下になった場合、この報告を行なう。これらロードレベルは中央処理装置１１５によって変更可能である。初期化に際して、累算器５９０４並びにレジスタ５９０５及び５９０６は０にセットされ、レジスタ５９０３及び５９ｏ９は中央処理装置１１５によって決定される値にセットされ、またカウンタ５９０２にはレジスタ５９ｏ３の内容がロー１８ドされる。中央処理装置１１５はレジスタ５９０３及び５９０９の値を保守書込みパケットを介して保守レジスタ３１０１をロードするのと同様な方法にてセットする。

この保守書込みパケットの内容はケーブル３１２１を介して幾つかのレジスタに伝送される。レジスタ５９０３には時定数がロードされるが、これはトラヒックを測定する一定の時間を指定する。レジスタ５９０５にはセットのマスクビットがロードされる。マスクビットを変更することによって中央処理装置１１５はトラヒック報告に使用される増分値を変更できる。例えば、全てでなく２個の最上位ビットをマスクすることによって、トラヒック回路３１２０は２５パーセント、５０パーセント、７５パーセント、及び１００パーセントの通信レベルの変化を報告する。異なるビットをマスクすることによって、異なる通信レベル変化のパーセントが報告される。

トラヒック回路３１２０は導線５０２０上にデータ存在信号を受信し、導線５９１２上にプサイクロックパルスを受信する。各クロックパルスはカウンタ５９０２を１だけ減分、シ、これに加えて、トランクコントローラが使用中（導線５０２０上のパルスによって示される）であるクロックパルスに対して、累算器５９ｏ４が１ビット位置右にシフトされ、これはこのレジスタ内に含まれる値を基本的に２で割り、統計的平均効果を与える。カウンタ５９０２は次にレジスタ５９ｏ３内に格納される時定数値にリセットされる。同時に、累算器５９ｏ４の１１９内容がレジスタ５９ｏ５及び５９１４にロードされる。

レジスタ５９１４内の値は保守読出しパケットを使用して中央処理装置１１５によって読出される。レジスタ５９０５の内容は次にプサイクロック速度にてレジスタ５９０６にロードされる。次のプサイパルスの前に比較器５９１０によるレジスタ５９ｏ５及び５９ｏ６の比較がなされる。カウンタ５９ｏ２が再度０に到達すると、累算器５９０４の内容がレジスタ５９０５にロードされる。

この時点で、レジスタ５９ｏ５は最も最近の時間期間のトランクの活動を含み、一方、レジスタ５９０６ｉ１：前の時間期間のトランクの活動を含む。レジスタ５９ｏ５がらの値はマスク回路５９ｏ７に送られ、レジスタ５９０６からの値はマスク回路５９ｏ８に送られる。マスク回路５９０７及び５９ｏ８は比較器５９１ｏにマスクレジスタ５９０９の内容によってマスクされなかったビットのみを送る。比較器５９１ｏは次にマスク回路５９ｏ７及び５９０８から受信されるビットを比較し、この値が等しくない場合は導線３１１７上に１つの報告信号を生成する。

第６０図にパケット交換システムの保守チャネル２゜Ｏを示す。保守チャネル２００は中央処理装置が、該装置の制御下において１つあるいは全てのトランクコントローラに保守情報を送受信することを可能にする。保守チャネル情報は交換ネットワークを通過せず、従って、交換ネットワークがサービス中でない時にもトランクコントローラとの通信が可能である。

保守チャネル２００は数個のトランクコントローラ盤保守回路（ＴＣＢＭＣ）、例えば、ＴＣＢＭｃ６００１及びＴＣＢＭＣ６００２を含むが、これらは最大８個のトランクコントローラ、例えば、トランクコントローラ１３１あるいは１４０を収容できる。保守チャネル２゜Ｏはバスタイミング回路６００３の制御下で動作するが、該バスタイミング回路は合衆国特許第３．７４９．８４５によって説明される仲裁スキームを使用する。各ＴＣＢＭＣは１つのケーブルを介して保守バス６００６に接続される。例えば、ＴｃＢＭｃはケーブル６００４を介して保守バス６００４に接続される。各トランクコントローラは、一方、他の１つのケーブルを介してＴＣＢＭＣに妾続される。例えば、トランクコントローラ１３１はケープｎ　６００５を介してＴｃＢＭｃ６００１に接続される。

トランクチャネル２００内の通信は第６１図に示すパケットによって提供される。このパケット内において、発信側欄（ＳＲＣ）はパケットの発信元であり、着信光器（ＤＳＴ）はパケットの着信先である。指令欄（ＣＭＤ）はパケットの形式を指定する。パケットには８個の形式があるがこれらには、単一トランクコントローラリセットパケット単一トランクコントローラ保守レジスタ読出しパケット単一トランクコントローラ保守レジスタ書込みパケット、全トランクコントローラ保守レジ２１スタ書込みパケット、単−ＴＣＢＭＣ保守レジスタ読出しパケット、単−ＴＣＢＭＣ保守レジスタ書込みパケット及び全ＴＣＢＭＣ保守レジスタ書込みパケットが含まれる。このデータ欄は適当な保守レジスタに書込まれるべき、あるいは該レジスタから読出された情報を含む。

第６２図てトランクコントローラ盤保守回路６００１の詳細を示す。データ及びタイミング信号は導線６２０４から６２０６を経てバスからＴＣＢＭＣ６００１に通過する。これに加えて、このバスはグローバルリセット導線６２０７を介して全てのトランクコントローラをリセットする。各トランクコントローラは５個の導線を介してＴＣＢＭＣに接続される。例えば、トランクコントローラ１３１はリセット６２０７、ＭＲＤ６２１０、ＭＷＲ６２１１、ＭＲＥＧ６２１２、及び割り込み６２１３を介してＴＣＢＭＣに接続される。リセット６０２７は初期化の際に保守レジスタをリセットするのに使用される。割り込み人力６２１３は保守レジスタ３１０１によって中央処理装置１１５に保守レジスタ内に重大な状態を示す情報が存在することを知らせるのに使用される。

割り込みを起こさせる状態の詳細な説明についてを第３１図の保守レジスタ３１０１の説明と関連して述べる。

ＭＲＤ６２１０は保守レジスタ３１０１を読出すだめの要求リードであり、ＭＷＲ６２’ｊ１は保守レジスタ３１０１の書込みをするだめの要求リードであり、ＭＲＥＧ６２１２はデータを保守レジスタ３１ｏ１に書込みする１２まためあるいはこれよりデータを読出すためのリードである。

バスインタフェース６２０１は保守バス６００６からのパケットをケーブル６２０４上に受信する。このパケットは制御器６２０２に送信されるが、該愉御器はパケットの制御器を読出し適当な動作をする。例えば、指令欄が読出し指令を含む場合は、制御器６２０２はマルチ信させる。トランクコントローラ１３１の保守レジスタ３１０１はＭＲＤＯ信号に応答して導線６０１２を介してその内容を直列にＴＣＢＭＣ６００１に伝送する。制御器６２０２はマルチプレクサ６２０３を介して導線６２１２上だ受信したデータに応答してこの情報を含むパケットを形成し、このパケットを中央処理装置１１５に送信する。この指令欄がトランクコントローラ１３１の保守レジスタ３１０１への書込み動作を指定する場合は、制御器６２０２は最初に導線６２１１を介してＭＷＲＯ信号を、次て受信パケットのデータ欄の内容を保守レジスタ３１０１に送信する。保守レジスタ３１０１はＭＷＲＯ信号に応答して導線６２１２を介して受信された情報を格納する。

ＴＣＢＭＣ６００１はこれと類似する手順をトランクコントローラ１３１に対する他の指令の遂行、及びＴＣＢＭＣ６００１の制御下の他のトランクコントローラに対する指令についても遂行する。

ＦＩＧ、　２θ ＦＩＧ、　２９Ｓａ′ρ さ−９国際調査報告

Claims

【特許請求の範囲】１、　通信チャネルとパケット交換ネッ、トヮークとをインタフェースする回路を通過するパケットトラヒックを測定するだめのトラヒック監視装置において：複数のパケットの各々の通信の際にパケット存在信号を生成するだめの手段；該信号に応答して該パケットの全ての通信に費される現時間の量を表わす第１のセットのビット信号を計算するだめの手段：基準時間を表わす第２のセットのビット信号を格納するへめの手段；及び該第１及び第２のセットのビット信号のサブセットのビット信号に応答して該基準時間からの該現時間の偏位を示す報告信号を生成するための手段を含むことを特徴とするトラヒック監視装置。ブセットのビット信号を含みまた該報告信号生成のだめの手段が該第１及び第２のセットのビット信号から該第１及び第２のサブセットのビット信号を選択するための手段を含むことを特徴とするトラヒック監視装置。３、請求の範囲第２項に記載のトラヒック監視装置において、該報告信号生成手段がさらに複数の所定の偏位量を表わすセットのマスクビット２４信号を格納するためのマスクレジスタ；該第１及び第２のセットのビット信号並びに該マスクレジスタの格納されたマスクビット信号に応答して該第１及び第２のサブセットのビット信号を論理的に生成するだめのマスク回路手段；及び該第１及び第２のサブセットのビット信号に応答して該サブセットのビット信号が等しズない場合に該報告信号を生成するための比較器回路を含むことを特徴とするトラヒック監視装置。４、　請求の範囲第１項に記載のトラヒック監視装置において、該ビット信号を計算するだめの装置が該パケット存在信号に応答して制御速度信号下において増分される累算器を含み：該インタフェース回路がさらに一定の時間が経過すると制御信号を生成するだめのタイマ手段を含み；また該ビット信号計算手段がさらに該制御信号に応答して該累算器の最上位ビット信号を該第１のセットのビット信号として格納するための現時間レジスタを含むことを特徴とするトラヒック監視装置。５、請求の範囲第４項に記載のトラヒック監視装置において、該累算器がさらに該制御信号に応答して該累算器の内容を２で割ることによって順次期間における別のパケット存在信号の受信に備えることを特徴とする１２５トラヒック監視装置。６、請求の範囲第４項に記載のトラヒック監視装置において、該タイマ手段が該速度信号に応答して該一定期間の秤過を計算するためのカウンタ回路のゼロへの減分に応答して該制御信号を生成するだめの手段：該一定の期間を表わす信号を格納するため定レジスタ手段：及び該制御信号に応答して該定レジスタ手段の内容を伝送し該カウンタ回路を初期化することによって該一定の期間を計算するだめの手段を含むことを特徴とするトラヒック監視装置。７、　請求の範囲第１項に記載のトラヒック監視装置において、該ビット信号計算手段がさらに現一定期間に関する該第１のセットのビット信号を生成するための手段を含み；また該格納手段が前の一定期間について算出された時間量を表わす該第２のセットのビット信号を格納するための前時間レジスタを含むことを特徴とするトラヒック監視装置。８、　請求の範囲第７項に記載のトラヒック監視装置において、該インタフェース回路がさらに：速度信号に応答して該現一定期間が満了した際に制御信号を生成するだめのタイマ手段：及び該制御信号に応答して該累算器手段の最上位ビットを該第１のセラゲット信号として格納するための現時間レジスタを含み；そして該前時間レジスタが該制御信号及び既定の１つの該速度信号に応答して該現時間レジスタの内容を該第２のセットのビット信号として格納するための手段を含むことを特徴とするトラヒック監視装置。９、　請求の範囲第８項に記載のトラヒック監視回路において、該サブセットのビット信号が第１及び第２のサブセットのビット信号を含みまた該制御信号生成手段が：複数の所定の偏位量を表わすセットのマスクビット信号を格納するだめのマスクレジスタ；及び該第１及び第２のセットのビット信号並びに該マスクレジスタの格納されたマスクビット信号に応答して該第１応答第２のサブセットのビット信号を論理的に生成するためのマスク回路手段；及び該第１及び第２のサブセットのビット信号に応答して該複数の外れ量を示す報告信号を生成するための比較器回路手段を含むことを特徴とするトラヒック監視装置。