JPS59502130A

JPS59502130A - 分散自動制御器によるパケツトエラ−率の測定

Info

Publication number: JPS59502130A
Application number: JP59500562A
Authority: JP
Inventors: タ−ナ−・ジヨナサン・シ−ルズ
Original assignee: ウエスタ−ン　エレクトリツク　カムパニ−，インコ−ポレ−テツド
Priority date: 1982-12-13
Filing date: 1983-12-07
Publication date: 1984-12-20
Also published as: JPH0257386B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】分散自動制御器によるパケットエラー率の測定技術分身本発明は統合音声及びデータ信号通信システムのエラー率測定方法及びパケット交換装置に関する。より詳細には本方法及びパケット交換装置は関連伝送リンクのエラー率の測定を遂行するインタフェース装置を提供する。

発明の背景パケット交換に対する各種用途か増大するにつれて、パケット交換システムのエラーの監視及び検出に閏んする要件は一層きびしいものが要求される。パケット交換システム内での検出エラーのエラー回復は複合プロトコールを使用して処理される。このようなプロトコールはパケット交換システムのエツジの所、あるいはシステム内の各節点間で実現される。節点間エラー回復プロトコールを採用するシステムにおいては、通常、節点は複雑なソフトウェアバケッジを使用してパケット交換機能を遂行する汎用コンピュータによって実現される。この交換機能を遂行するのに加えて、コンピュータはまたエラー率監視及びエラー回復プロトコールを遂行する。これら全ての機能を遂行するために要求される実時間制約のためエラー率を正確に測定するだめのアルゴリズム、を実現することは困難であり、このため特定の伝送リンクのエラー率の概算をめるアルゴリズムが使用されるのが通常である。

システムのエツジの所でエラー回復プロトコールが実現されるパケット交換システムにおいては、交換節点間のエラー発生の検出及びエラー率の監視のみが必要である。

高速パケット交換システムを通じての通信経路は最初に発端末からの着端末への経路内の交換節点を制御する呼設定パケットを各中央処理装置に送くることによって設定される。このパケットはそのパケット呼のメツセージに対する他の全てのパケットに先行する。各中央処理装置はこの設定パケットを受信するとその関連するインタフェース装置のメモリ内に論理から物理アドレスへの翻訳情報を格納する。その後、該呼のメツセージに対する全ての後続パケットの通信に関しての該中央処理装置の関与が事実上排除される。物理アドレスは交換節点の交換ネットワーク間の着端末への通信経路内の出力インタフェース装置への経路を定義する。

各インタフェース装置はそのメモリ情報を使用してその物理情報に元の受信メツセージパケットを加えた新たなパケットを組み立てる。インタフェース装置は次にこの新パケットを交換ネットワークに送くる。交換ネットワークは各種交換要素を含むがこれら要素はこの新ｌ＜ケラト内の物理アドレスに応答して出力インタフェース装置への物理経路を確立する。

エラー回復プロトコールは高速パケット交換システムのエツジの所で実現されるが、交換ネットワークを相互接続する各伝送リンクのエラー監視を遂行することが必要であり、またこの監視はリンクの伝送能力を減少させないような方法にて遂行することが必要である。関連する中央処理装置は各個別パケットの処理をしないために、必要な監視機能を正確に遂行する技法が要求される。これに加えて、この監視によるパケット交換への追加の遅れを最小限にとどめることが要求される。

発明の要約本発明の説明のための方式及び装置実施態様においては、先行技術の問題点の改良は複数のインタフェース装置及びパケット交換ネットワークを通じて送くられるパケットのエラー検出及びエラー率監視を自律的及び正確に遂行することによって達成される。この監視は基本的にインタフェース装置内で実行され中央処理装置の関与は最小限にとどめられる。重要な特徴はインタフェース装置がエラー率の複数の所定のパーセントからエラー率のずれが増加あるいは減少した時これを関連する中央処理装置に知らせることである。この能力によって中央処理装置はシステム内のモラー率の重要な増減を自動的に知らされる。初期化時及び動作中必要な時、中央処理装置はインタフェース装置によって使用されるエラー率の所定のパーセントを制定する。

精度は測定値に対して統計的平滑化機能を遂行するインタフェース装置によって増強される。この統計化は先のエラー測定からのデータを現測定の開始て使用することによって短期間の急激なエラー率影響を最小限にする。測定は過剰のエラー率に対ため並びにエラー率機能を初期化するために必要処理装置を除き全てインタフェース装置によってれる。インタフェース装置は例えばトランク自慰であり、また伝送リンクは例えば高速デシタルトである。

各トランク自動制御器は所定のパケット数に対信パケットのエラー率を表わすビット信号を反彷るための累算器を含む。トランク自動制御器はさ正に受信されたパケットを検出するためのエラー及び正当に受信されたパケットを検出するためのケラト検出器を含む。カウンタ回路がこの両方のび不当パケットの受信に応答して所定のパケット信の完了時匍を決定する。現エラーレジスタ及び−レジスタはそれぞれ算出現エラー率及び算出電率を表わすビット信号を格納する。所定数の／（ケ受信されると、現算出エラー率を表わすビ・ソトイハ上位ビット信号が累算器から現エラー率レジスタれる。次に現エラー率レジスタ及び前エラー率して比較される。この２つの信号サブセットが等しくない場合は、報告が生成され例えば中央処理装置に伝送され的平滑　る。比較の後、累算器の内容は好ましくは次の所定点トシット数の間についての計算のための開始点を提供す変動の　めに２で割られる。前エラーレジスタの内容は、比応する　後現エラー率レジスタの内容を前エラー率レジスタな中央　送することによって更新される。好ましくはマスク実行さ　スタ内に格納されたマスクビット信号及び２つのマ制御器　回路を使用してビット信号のサブセットの選択を行ランク　う。初期化時において、中央処理装置はトランク自御器にこのマスクビット信号を供給しマスフレジスする受　にこれを格納させる。中央処理装置はまた初期化時計算す　いて所定のパケット数を表わすビット信号をトランらに不　動制御器に供給する。

検出器　本発明の１つの特徴は伝送リンクを／＜ケラト交換正当バ　トワークと相互接続するためのインタフェース装置正当及　ラー監視装置が提供されることである。エラー監視数の受　は以下の回路を含みまた以下の方法にて動作する。

前エラ　ットの伝送において、エラー検出回路は不正ｌｆケツエラー　検出するとエラー信号を生成し、累算器はこのエラットが　号に応答して所定のパケット数の受信の間に発生し号の最　シー率を表わす現エラー信号を計算する。カウンタに移さ　は所定のパケット数の受信を完了すると制御信号をジスタ　する。記憶回路を使用して基準エラー率信号が格納シー率いき値を定義する２セツトの信号を生成する。比較器回路はエラー率いき値を定義するセットの信号及び制御信号に応答して定義いき値を現エラー率だけ越えるエラー率外れを示す。好ましくは選択回路はマスク信号を格納するためのマスクレジスタ、現エラー率信号、基準エラー率信号、及びマスク信号に応答してエラー率いき値信号を定義する２セツトの信号を論理的に生成するためのマスク回路を含む。

トランク自動制御器によって交換ネットワークに相互接続されたトランクのエラーの検出及びエラー率の監視はトランクからトランク自動制御器によって受信される所定のパケット数グループに対するエラー率を反復検出及び計算することによって遂行される。現算出エラー率が前算出エラー率と選択的に比較される。この２個のエラー率の選択的比較は現算出エラー率を表わすビットから第１のビットサブセットをそして前算出エラー率を表わすビットから第２のビットサブセットを選択することによって達成される。この２個のビットサブセットが比較され、これらか等しくない場合は、例えば、交換ネットワークを制御する中央処理装置に１つの報告が送信される。比較のためエラー率を表わすビットサブセットセットを選択することによって、単一でなく複数のエラー率ずれについてチェックすることが可能である。

図面の簡単な説明図面ハ第１図から第６３図までを含む。第１図及び第２図は本発明の基本構築ブロックを強調するため太線によって交換ネットワーク及びトランク自動制御器を示す。

第２Ａ図、第３１図、及び第５９図から第６２図までは特にトランク自動制御器によるエラー率監視を実現するための構成を示す。他の図面において示めされる要素は前述した特許明細書にて開示するものと類似するものである。

一般的に、システム要素には、それか図面に始めて示めされる場合、その要素の番号の最上位の数字に図面の番号に使用される数字が使用されている。

第１図及び第２図は、ブロック図の形式にて、本発明の交換アーキテクヂャーを使用する通信システムを示し：第２Ａ図はエラー率監視回路を機能的に図解し：第３図はこの交換ネットワークを通じて発信−ＱＩＪ顧客端末から着信先顧客端末に送くられる呼設定パケットの内容を図示し：第４図は呼設定パケットの受信に応答して着信先顧客端末から発信側顧客端末に伝送される呼応答パケットの内容を図解し；第５図は交換アレ付７０の詳細なブロック図であり　：第６図は第３図の呼設定パケットを交換ネットワーク１１６及びトランク自動制御器１２９を介してトランク自動制御器１３０から中央処理装置１１５に経路指定ず５るためのスイッチパケットを図解し：第７図から第９図は第４図の呼応答パケットを交換ネットワーク１１６を通じてトランク自動制御器１３１からトランク自動制御器１３０までの各種の段階を経て伝送するために使用されるスイッチパケットの内容を図解し：第１０図は交換ネットワーク１１６の交換節点５００−１５の詳細なブロック図であり；第１１図は交換節点５００−１５の人力制御器１０００の詳細なブロック図であり：第１２図は入力制御器１０００のアドレス回転回路１１０６の詳細なブロック図であり；第１３図は交換節点５００−１５の出力制御器１００７の詳細なブロック図であり：第１４図は、ブロック図形式にて、トランク自動制御器１３１を図解し：第１５図はトランク自動制御器１３１のメモリ１４０１の論理構造を図解し：第１６図から第２６図はトランク自動制御器１３１の受信機１４０２を構成するサブシステムの詳細なプロ、ツク図であり；第２７図はトランク自動制御器１３１のアドレス制御器１４０４の詳細なブロック図であり：第２８図はメモリ１４０１と関連してのアドレス制御器１４０４の論理動作を図解し；第２９図はアドレス制御器１４０４の受信インタフェース２７０１内に使用されるポインタ装置の詳細なブロック図であり；第３０図は受信インタフェース２７０１の詳細なブロック図であり；第３１図はトランク自動制御器１３１のスイッチ　インタフェース１４１８の詳細なブロック図であり；第３２図から第４０図はトランク自動制御器１３１の入力回路１４０６を構成するサブシステムの詳細なブロック図であり；第４１図はトランク自動制御器１３１の出力回路１４０５のブロック図であり；第４２図から第４４図はトランク自動制御器１３１の出力回路１４０５のサブシステムによってトランク自動制御器１３１のメモリ１４０１から読出されたパケットに関して遂行されるパケット変換を図解し；第４５図から第４９図はトランク自動制御器１３１の出力回路１４０５を構成するサブシステムの詳細なブロック図であり：第５０図から第５３図はトランク自動制御器１３１の送信機１４０３を構成するザブシステムの詳細なブロック図であり；第５４図はタイミング図であり：第５５図はスイッチ　インタフェース１４１８（ｌＤ出力制御器３１０６の詳細なブロック図であり：第５６図はスイッチ　インタフェース１４１８の人力制御器３１０７の詳細なブロック図であり：第５７図は入力制御器３１０７の入力制御器５６０２の詳細なブロック図であり：第５８図は人力制御器３１０７の出力制御器５６０１の詳細なブロック図であり：第５９図はスイッチインタフェース１４１８のエラー回路３１１９詳細なブロック図であり：第６０図はシステム保守チャネル２００の図であり；第６１図は保守チャネルパケットの内容を図解し：第６２図はシステム保守チャネル２００のトランク自動制御器盤保守回路６００１の詳細なブロック図であり：そして第６３図は本発明の説明のための特定の実施態様を図解するのに２個の図面がいかに構成されているかを示ず。

詳細な説明第１図及び第２図は複数の顧客、例えば顧客１００あるいは１１０にサービスを提供する複数の市内局１０２．１０３．１０８及び１０９、並びに複数の市外局１０４−１０７を持つ１つの説明のためのパケット交換システムを示す。以下の説明においては第１図及び第２図のパケット交換システムを構成するサブシステムの一般的な説明を行なう。次にトランク自動制御器に使用されるエラー率監視回路の簡単な説明に戻り本発明に焦点を合せる。次に顧客１００のレジデンスインタフェースから顧客１１０のレジデンスインタフェースに伝送されるパケットにパケット交換システムを通じての・経路内において各トランク自動制御器によって必要な自己経路指定情報がいかにして挿入されるかその方法について述べる。交換システムを通じてのパケットの経路指定について説明を終えたら、経路指定情報の編集手順について述べ、次に、この情報をその経路内の各トランク自動制御器に格納する方法について述べる。最後に、第１図及び第２図の各々のブロックの詳細な説明を行なう。

第１図に示すごとく、市内局１０２は重複交換アレイ１７０及び１７１を含む交換ネットワーク１１６から構成される。交換ネットワーク１１６は複数のトランク自動制御器を終端し、中央処理装置トランク自動制御器１２９を介して中央処理装置１１５と協力するが、該トランク自動制御器１２９も交換ネットワークに接続されている。トランク自動制御器１３１は、例えば、導線１３２を介して交換ネットワーク１１６から情報を受信し、導線１３３を介して交換ネットワーク１１６に情報を送信する。各々のトランク自動制御器は関連トランクのエラー率を監視するのに必要な回路を含み、エラー率が所定のパーセントを越えたあるいは下回った場合、その報告をする。さらに、関連する中央処理装置はエラー率のパーセントを変更することが可能である。例えば、トランク゛自動制御器１３１はトランク１１８のエラー率を監視し、このエラー率を中央処理装置１１５に報告する。

２各々のトランク自動制御器は片方向伝送媒体によってこのネットワークに結合される。

交換ネットワーク１１６はさらに２個の同一であるが別個の交換アレイ１７０及び１７１を持つ。各々のトランク自動制御器はいずれかの交換アレイにあるいは該アレイからの情報の送信あるいは受信か可能である。例えば、トランク自動制御器１３１は交換アレイ１７０から導線１７７を介して情報を受信し、また交換アレイ１７１から導線１７８を介して情報を受信する。トランク自動制御器１３１は交換アレイ１７０に導線１７３を介して情報を送信し、交換アレイ１７１に導線１７５を介して情報を送信する。

市内局１０２の顧客側においては、市内局は集中装置を介して顧客に接続されており、該集中装置は交換ネツトワークとトランク自動制御器を介して相互接続される。集中装置は後に詳述する交換ネットワーク１１６の内部交換アーキテクチャ−と類似のアーキテクチャ−を持ち、また自蔵トランク自動制御器を持つが、該トランク自動制御器はこの集中装置を関連するトランクとインタフェースさせる。集中装置のトランク自動制御器は後に詳述するトランク自動制御器１３１と類似する。各々の集中装置はこれに接続されたマイクロプロセッサを持つが、これは関連するアクセスライン自動制御器とともに初期起呼シーケンスの遂行並びに／＜ケラト交換システム内を伝送されるパケットの固有の自己経路指定機能の３補足としての呼監視機能を提供するのに使用される。顧客装置はアクセスライン自動制御器によって集中装置と接続される。各々のアクセスライン自動制御器は論理アドレス及び制御情報をを格納するが、これらは制御マイクロプロセッサによってこのアクセスライン自動制御器内に格納される。この論理アドレス情報は相互接続トランク自動制御器を介して関連する交換ネットワーク内を伝送されるパケットによって取られる経路の最初の部分を制御するのに使用される。各々のアクセスライン自動制御器は各々の顧客装置内に含まれるレジデンスインタフェースに標準双方向伝送媒体によって接続される。全ての顧客は顧客１１０のレジデンスインタフェース１５５と類似のレジデンスインタフェースを持つ。パケットはアクセスライン自動制御器とレジデンスインタフェースとの間を標準パケットプロトコールを使用して伝送されるが、該プロトコールはこのレジデンスインタフェースとアクセスライン自動制御器との間の通信のために３個の仮想チャネルを定義する。

各々のトランク自動制御器は論理アドレスをスイッチアドレスに変換するたφの翻訳テーブルを含むが、該アドレスは交換ネットワークによってパケットを着信先トランク自動制御器に経路指定するために使用される。

保守チャネル２００は中央処理装置１１５とこれと関連するトランク自動制御器との間の保守通信を提供する。交換ネットワーク１１６は市外局、例えば、市外局１０４に高速トランクによって相互接続されているが、該トランクの両端はトランク自動制御器によって終端される。第２図の事項は概むね第１図の事項と重複する。

第２Ａ図はトランク自動制御器１３１内のエラー監視回路１７９の基本的要素の機能図である。エラー監視回路１７９の詳細は第５９図の説明と関連して示されており、データ回路１８０の詳細は第１４図から第５８図に示めされる。エラー監視回路はトランク１１８から受信される一定数のパケットに対して自動制御器１１３が経験するエラー率を測定する。それに関して測定が遂行されるパケットの数は初期化時において中央処理装置１１５によって決定される。統計的平滑化機能は前の期間のエラー率を２で割り、これを次の期間の初期値として使用することによって実行される。連続する２つのグループのパケットに対するエラー率測定値が複数のエラー率のパーセントの任意の規模より増加あるいは減少したことを示す場合、エラー監視回路１７９によってデータ回路１８０及び保守チャネル２００を介して中央処理装置１１５に１つの報告信号が送信される。この決定は最初に特定のビットをマスクした後の連続するグループのパケットに対するエラー率を表わす番号を比較することによって遂行される。

第２Ａ図に詳細に示すごとく、エラー測定を実施ずべきグループ内のパケット数はパケットカウンタ２０２によって決定される。中央処理装置１１５は最初に１グループ内のパケット数をバケットカウンタ２０２に、またマスクビットをマスクレジデンス２１１に口・−ドする。

累算器２０１はトランク１１８からトランク自動制御器１３１によって受信される一定のパケットグループ対するエラーパケット数を３１算するのに使用される。現エラーレジスタ２０３は最も最新グループのエラー率を格納し、一方、前エラーレジスタ２０４は先のパケットグルー　７’　ニ対ｔ　７．＞エラー率を格納する。マスキング動作ＬＬ　？スフレジスフ２１１の制御下においてマスキング回路２０５及び２０６によって遂行される。計算エラー率の比較は比較器２０７によって遂行されるが、該比較器は不一致が生じた場合、報告信号を生成し導線２１２上に送信する。各パケットグループの終端において、累算器２０１の内容はエラー率レジスタ２１３にロードされる。

これによって、中央処理装置１１５か交換ネットワーク１１６及びデータ回路１８０を通じて伝送される保守読出しパケットを使用して実エラー率情報を得ることが可能となる。

パケットがトランクから受信されると、データ回路１８０はエラー監視回路」７９に向けそのパケットがエラーを含む場合は導線２１３上にパケットエラー信号を、またパケットがエラーを含まない時はｇｌｉ１２ｔｏ上にパケット正常信号を連続的に伝送する。パケットエラー信号を受信すると、累算器２０１は１増分される。パケット正常信号あるいはパケットエラー信号のいずれかを受信すると、バケットカウンタは２０２は１減分される。

前エラーレジスタ２０４は前のパケットグループに対して計算されたエラー率を含む。１グループの全てのパケットが受信されると、バケットカウンタ２０２は導線２０９上に制御信号を送くる。現エラーレジスタ２０３は導線２０９１の制御信号に応答して累算器２０１の最上位ビットを格納するが、この格納されるビットは計算されたエラー率を表わす。累算器２０１は制御信号に応答し、その内容に関して右２進シフトを遂行するが、この結果これが２で割られることとなる。マスク回路２０５及び２０６はマスクレジスタ２冊の内容をマスキングビットとして使用し、レジスタ２０３及び２０４の内容に関して２進ＡＮＤ動作を遂行する。マスク回路２０５及び２０６の出力が等しくない場合、比較器２０７はデータ回路１８０に導ｔａ２１２を介して１つの報告信号を伝送する。一方、回路１８０はこの信号を保守チャネル２００を介して中央処理装置１１５に送信する。制御信号を生成後まもなく、レジスタ２０４はレジスタ２０３の内容を格納し、これを比較器２０７による次の比較のための前エラー測定率として提供する。

エラー率監視機能及び構成の説明はこの位にして、次に自己経路指定情報を得てこれを適当なアドレスライン自動制御器及びトランク自動制御器のアドレスメモリに格納する手順について説明する。この情報は呼セットアツプパケットから得られるが、該パケットは発信側顧客装置に接続された適当なアクセスライン自動制御器から、この呼セットアツプパケットが着信先顧客装置に到達するのに通過しなければならない経路を形成する各種の集中装置並びに市内及び市外局と関連する各種マイクロプロセッサ及び中央処理装置に送信される。呼セットアツプパケットがこの経路を進む過程において、各処理装置はこのパケットに新論理アドレスを挿入し、また適当なアクセスライン自動制御器あるいはトランク自動制御器内に必要な論理及びスイッチアドレス情報を格納する。アクセスライン自動制御器を介して着信先顧客装置に接続されている集中装置と関連するマイクロプロセッサにてこの呼セットアツプパケットが受信されると、これを受信したマイクロプロセッサは接続されたアクセスライン自動制御器に適当な論理及びスイッチアドレス情報を送信し、該自動制御器はこれをそのアドレスメモリ内に格納する。これを受信したマイクロプロセッサは次に呼応答パケットの生成及び送信を行なうが、該パケットは呼か正しくセットアツプされたことを示す。発信側顧客アクセスライン自動制御器によってこの呼応答バケットが受信されると、パケットの経路を形成するアクセスライン自動制御器及びトランク自動制御器内に必要な全ての経路情報がセットアツプされ、パケットを関連する処理装置によって処理されることなくパケットを交換ネットワークを通じて直接伝送できる。

ここで顧客１００と１１０との間の電話呼の確立について説明することによってこの呼セットアツプパケットの用途を詳細に説明する。顧客１００は顧客１１０の電話番号をダイアリイブすることによって顧客１１０を呼出す。顧客１００に関連するレジデンスインタフェースは従来の方法によってダイアルされた数字を集める。レジデンスインタフェースがダイアルされた数字を集め終えたら、これはパケット形式にてこのダイアルされた数字をライン１２２を通じてアクセスライン自動制御器１１２ａに送信する。顧客１００と関連するレジデンスインタフェースからパケットを受信すると、アクセスライン自動制御器１１２ａは第３図に示すパケットをアセンブルしＩＪ’腺１２２を介してマイクロプロセッサ１１１に送信する。このパケット識別子種はこのパケットを信号法パケットとして同定し、またデータ欄の最上位バイト内の１”はこのパケットが呼セットアツプパケットであることを示す。データ欄の残りの部分はダイアルされた電話番号を含む。

第３図のパケットを受信すると、マイクロプロセッサ１１１は詳細な電話番号を調べ交換ネットワーク１１６を通じての接続が必要であることを知る。最初に、マイクロプロセッサ１１１はアクセスライン自動制御器に後続のパケットによって使用されるべき新たなアドレス及びトランク１１７を集中装置１１２に接続する集中装置１１２のトランク自動制御器を定義するスイッチアドレスを送信する。このスイッチアドレスは集中装置１１２によって後続のパケットをトランク１１７に経路指定するのに使用される。次に、マイクロプロセッサ１１１は集中装置１１２のトランク自動制御器内にアクセスライン自動制御器１１２ａを同定するスイッチアドレス及び顧客１００と関連するレジデンスインタフェースとの通信においてアクセスライン自動制御器１１２ａによって使用されるべき仮想回路を定義する情報を格納する。最後に、マイクロプロセッサ１１１は第３図に示すのと類似するが、論理アドレス欄にアクセスライン自動制御器１１２ａのアドレスメモリ内に格納された論理アドレスを持つパケットをアセンブルする。この新パケットは集中装置１１２、）ランク１１７、）ランク自動制御器１３０、交換ネットワーク１１６、及びトランク自動制御器１２９を経て中央処理装置１１５に送信される・。

マイクロプロセッサ１１１からのパケットを受信すると、中央処理装置１１５はテーブル検索動作を遂行することによってダイアルされた電話番号よりこの呼が局１０４に接続されるべきであることを知る。中央処理装置１１５は最初にバケツ・トに含まれた論理アドレスとトランク自動制御器１３０を゛同定するスイッチアドレスをトランク自動制御器１３１に送信する。トランク自動制御器１３１はこのアドレス情報を内部メモリ内に格納しまたこの情報をセットアツプブされたこの呼と関連する後続パケットに関して必要な論理アドレスからスイッチアドレスへの翻訳を遂行する。中央処理装置１１５は次にトランク自動制御器１３０に新たな論理アドレス及び制御器１３１を同定するスイッチアドレスを送信する。このアドレス情報はパケットをトランク自動制御器１３０から交換ネットワーク１１６にセットアツプされたこの呼と関連するトランク自動制御器１３１に送信するために必要な論理アドレスからスイッチアドレスへの翻訳を遂行するために使用される。中央処理装置１１５によって遂行される最後の動作は第３図に示すのと類似の起呼パケットを交換ネットワーク１３１、トランク１１８、トランク自動制御器１４０及び交換ネットワーク１４６を経て中央処理装置１３１に送信することである。中央処理装置１１３に送信されるパケット情報はその論理アドレス欄に先にトランク自動制御器１３０内に格納されたのと同一の論理アドレス情報を含む。

トランク１１８からパケットを受信すると、中央処理装置１１３はこのパケットに応答して前述の中央処理装置１１５によって起呼パケットと関連して遂行された動作と類似の動作を遂行する。中央処理装置１１３は次に１つの起呼パケットを交換ネットワーク１４６、トランク自動制御器１４２、トランク１１９、）ランク自動制御器１４７、及び交換ネットワーク１４８を経て中央処理装置１１３に送信する。中央処理装置１２３は中央処理装置１１３によって遂行されたのと類似の動作を遂行し１つの新たな起呼パケットを交換ネツトワーク１４８、トランク自動制御器１４９、トランク１２０、トランク自動制御器１５０及び交換ネットワーク１５１を経て中央処理装置１１４に送信する。中央処理°装置１２３から起呼パケットを受信すると、中央処理装置１１４はトランク自動制御器１４１にこのパケットの論理アドレス情報及びトランク自動制御器１５０を同定するスイッチアドレスを格納する。中央処理装置１１４は次に新たな論理アドレス及びトランク自動制御器１４１を同定するスイッチアドレスをトランク自動制御器１５０に送信し、該トランク自動制御器１５０はこの情報を格納する。トランク自動制御器１４１及び１５０内に必要な情報の格納を終えると、中央処理装置１１４はその論理アドレス欄にトランク自動制御器１５０内に先に格納された論理アドレスを持つ新たな・起呼パケットをアセンブルし、との起呼パケットを交換ネットワーク１５１、）ランク自動制御器１４１、）ランク１２４、及び集中装置１２６を経てマイクロプロセッサ１２５に送信する。

中央処理装置１１４からこの起呼パケットを受信すると、マイクロプロセッサ１２５はその論理欄内に含まれる論理アドレス情報を読出し、この論理アドレス情報をアクセスライン制御器゛１２６　ａのアドレスメモリ１５２内に格納する。

マイクロプロセッサ１２５は次に第４図に示す呼応答パケットを第１図及び第２図のパケット交換システムへの先に定義された経路を経てマイクロプロセッサ１１１に送信する。第４図のパケットの論理アドレス欄はマイクロプロセッサ１２５が中央処理装置１１４からの起呼パケット内に受信した論理アドレスを含む。

トランク自動制御器１４１は第４図のパケットを受信すると先に格納した論理アドレスからスイッチアドレスへの翻訳情報を使用して論理アドレス内の内容を翻訳し、この呼応答パケットにこの先に格納された論理アドレスを挿入する。トランク自動制御器１４１によるこの翻訳からの結果はトランク自動制御器１５０を同定する。このスイッチアドレスは交換ネットワーク１５１によってこの呼応答パケットをトランク自動制御器１５０に経路指定するのに使用される。この呼応答パケットは同様に各種のトランク自動制御器に経路指定され最終的にマイクロプロセッサ１１１によって受信される。マイクロプロセッサ１１１によってこの呼応答パケットが受信されると、呼を各種交換ネットワークを経て経路指定するのに必要な全ての情報がその経路内のトランク自動制御器及びアクセスライン制御器に格納される。

交換ネットワークの交換アレイ１７０の詳細を第５図に示ず。交換アレイ１７０への全ての接続は第１図に示すトランク自動制御器を介して実行される。トランク自動制御器はｆ、５４Ｍｂ／ｓの速度にて情報を受信し、この情報をネットワークに８　Ｍ　ｂ　／　ｓの速度にて送信する。各々のトランクは関連するトランクからの５パケツトの情報を緩衝することが可能である。トランクからの入力の所でのパケットの緩衝はこれらをネットワークに送信する前に一時的に送信を遅らせるために必要である。緩衝はまたネットワークから受信される情報をトランク自動制御器が関連するトランクに再送信する前に一時的に保持するためにも必要である。各々のトランク自動制御器はトランクに再送信する前にネットワークからの最高４０パケツトまでの情報を緩衝することが可能である。各々のトランク自動制御器は交換アレイ１７０への１つの入力接続及び１つの出力接続を持つ。例えば、第５図に示すごとくトランク自動制御器１３０は交換アレイ１７０に導線１７２を経て情報を送信し、また交換アレイ１７０から導線１７６を経てデータを受信する。

交換アレイ１７０は３つの段階の交換節点を含む。第１の段階は節点５００−０から５００−１５までから構成され、第２の段階は交換節点５０１−０から５０１−１５までから構成され、そして第３の段階は交換節点５０２−０から５０２ −１５までから構成される。アレイへの送信は左から右に行なわれる。各々の交換節点はパケットスイッチである。各々のパケットスイッチは４つの人力を持ち、各入力について１つのパケットを緩衝することが可能である。任意の入力にて受信されたパケットはパケットスイッチめ４つの出力端子の任意の１つから送信可能である。入力端子にパケットが受信されると、このパケット内に含まれるアドレスを使用してパケットを再送信するのにどの出力端子を使用すべきか決定される。出力端子を特定の交換節点に指定するにはアドレスの２つの最上位ビットのみが使用される。例えば、交換節点５００−１２は最上位ビットが０であるときはリンク５０５に、最上位ビットが１であるときはリンク５０６に、最上位ビットが２であるときはリンク５０７に、そして最上位ビットが３であるときはリンク５０８にパケットを送信する。

各々の節点は次の段階の受信交換節点がその段階からのパケットの送信にどの出力端子を使用するかを指定できるように最」二位ビット位置が正しいビットを持つようにアドレスビットを正しく配列させる必要がある。

第５図に示ず交換アレイ１７０の動作は第３図に示すパケットをこのアレイから中央処理装置１１５に交換する例を説明することによってより明確に理解できる。第３図に示すパケットはマイクロプロセッサ１１１によってトランク１１７を経て交換アレイ１７０に送信される。第３図に示すパケットを受信すると、トランク自動制御器１３０は第６図に示す新たな／（ケ・ソトを形成する。　新たなパケットはトランク１１７から受信された元のパケットを取り、標識及び挿入ビットを除去し、開始ビット欄、パケット長欄、着信先トランク自動制御器欄、発信側トランク自動制御器欄、制御器欄、置時間の新たな欄並びに新たなＣＲＴ欄を加えることによって形成される。トランク自動制御器１３０は”０”を含む、＜ケラト識別子に応答して着信先トランク自動制御器欄に”０″を挿入する。これは中央処理装置１１５がこれに接続されているトランク自動制御器１２９に対するトランク番号である。トランク自動制御器１３０は交換ネットワーク１１６の自体の出力接続番号（°この例では４８）を発信側トランク自動制御器欄に挿入する。開始ビットはネットワークパケットの開始を定義し、またパケット長はネットワークパケットの長さを定義する。トランク自動制御器１３０は着時間欄にその日の時間を挿入する。第６図のパケットが形成され、節点５００−１２の入力５１３か空いていると、トランク自動制御器１３０はこのパケットを制御器５００−１２に送信する。

節点５００−１２はアドレス欄の最上位ビットを調べ、このビットが０であるためリンク５０５を選択する。出力リンク５０５を経てこのパケットを節点５０１ −１２に送信する前に、節点５００−１２はアドレス欄を２ビツト左に回転させる。この結果、この２個の最上位ビットか最下位ビットとなり、第６図に示すアドレス欄の２個の中位ビットが２個の最上位ビットとなる。

節点５０１−１２はこれを受信するとアドレス欄を調べ、最上位ビットが０であるため出力５１２を選択する。節点５０１−．１２もアドレス欄を２ビツト左に回転する。節点５０１−１２はパケットを出力端子５１２を経て節点５０２−０に送信する。このパケットを受信すると、節点５０２−０はアドレス欄を調べ、このアドレスの２つの最上位ビットが０であるため出力端子５１４を選択する。

トランク自動制御器１２９はこのパケットを受信すると、開始ビット、ネットワークアドレス欄、及びネットワークパケット長を除去し、中央処理装置１１５にパケット識別子、論理アドレス、時間スタンプ、及びデータ欄並びに再計算したＣＲＴ欄を送信する。

第２の例を使用して第５図に示ず交換アレイ１７０の動作の説明をする。この動作は第４図に示すパケットが交換アレイ１７０を経てトランク１１８に送信されるのに続いて起こる。第４図に示すパケットを受信すると、トランク自動制御器１３１は第７図に示すパケットを形成する。このパケットの形成を終えると、トランク自動制御器１３１はこのパケットを入力端子５１５を経て交換節点５００ −１５に送信する。交換節点５００−１５はこのネットワークアドレス欄の２個の最上位ビットを調べ（この場合は２進の３）、ライン５１６を選択して第７図に示すパケットを送信する。交換節点５００−１５はリンク５１６を経てのパケットの送信を開始する前に、ネットワークアドレス欄の左回転動作をし、この結果第８図に示すパケットを得る。このパケットを交換節点５００−１５から受信すると、交換節点５０ｍ−１５は第８図に示すネットワークアドレス欄の２個の最上位ビットを調べ、パケットを送信するため出力５１７を選択する。パケットを送信する前に交換節点５０１−１５はパケットの左回転動作を実行し、その結果第９図に示ずパケットを得る。第９図に示すバケ、ソトを受信すると、交換節点５０２−１２はこのネットワークアドレス欄に応答して導線１３５を経てパケットをトランク自動制御器１３０に送信する。交換節点５０２−１２もネットワークアドレス欄の左回転動作を遂行する。導線１３５を経てトランク自動制御器１３０に送信されるパケットは第９図に示すパケットのネットワークアドレス欄を回転したものである。トランク自動制御器１３０は新たなパケットを形成するが、このパケットは第９図に示すパケットと類似するが開始ビット、ネットワーク／（ケラト長、着信先トランク自動制御器、発信側トランク自動制御器、制御器、及び着時間欄が削除されており、新たなＣＲＴ欄か計算及び挿入されており、また時間スタンプ欄が更新されている点が異なる。トランク自動制御器１３０は次にこの新たなパケットをトランク１１７に送信する。

当業者にとって、第５図に示すネットワーク１１６の交換アレイ１７０を拡張して追加の交換節点を加えることによってこれ以上のトランクを終端することが可能であることが理解できよう。さらに当業者にとって、このような交換アレイを使用してコンピュータや端末などの数個のデジタル装置が接続可能であることも理解できよう。第１図及び第２図の他の交換ネットワーク及び集中装置の設計は交換ネットワーク１１６の設計と類似したものである。

交換節点５０°０−１５の詳細を第１０図に示す。第１０図の交換節点も交換節点５００−１５の設計と類似の設計である。交換節点は４つの人力制御器を持つが、該制御器は４つの出力制御器の任意の１つに情報を送信できる。人力制御器１０００から１００３まではケーブルを経て出力制御器１００４から１００７までに接続される。例えば、人力制御器１０００はケーブル１００８を経て出力制御器１００７に接続される。ケーブル１００８は３つの導線１００９．１０１０、及び１０１１を含む。第１０図の他の相互接続ケーブルもケーブル１００８と同一の設計を持つ。

人力制御器１０００か出力制御器１００７に送信すべきパケットを持つ時、これは導線１０１０を経て要求信号を送信する。人力制御器１０００はこの信号を全７（ケラトが出力制御器１００７に送信し終るまで連続して送信する。出力制御器１００７が人力制御器１０００から情報を受信できる状態にある時は、出力制御器１００７は導線１０１１を経て人力制御器１０００に了解信号を送信する。

この了解信号を受信すると、人力制御器１０００は導線１００９を経て出力制御器１００７への７＜ケラトの送信を開始する。

例えば、第７図に示ずバケツトは０１０図に示す交換節点５００−１５間を以下の方法によって送信される。

人力制御器１０００か開始ビットを認知した時るこるよ、これは開始ビットだけでなくそのネットワークアドレスの２つの最上位ビットを既に受信している。入力制御器１０００はネットワークアドレス欄の２つの最上位ビ・ソトを復号してパケットがケーブル１００８を経て出力制御器１００７に送信されるべきであることを知る。入力制御器１０００は導線１０１０を経て送信間・始の許可を要求し、出力制御器１００７が導線１０１１を経て了解信号をリターンすると、入力制御器１０００はケーブル１００８を経て信号制御器１００７へのｌｆケ・ソトの送信を開始する。入力制御器１０００はネツトワークアドレス欄の送信を行なう前にこのアドレスを左に２ビ・ソト回転して送信されるべきネットワークアドレスが第８図に示すアドレスと同一になるようにする。この／（ケ・ソト開始ビットを受信すると、出力制御器１００７はこの７寸ケ・ソトのリンク５１６に向けての送信を開始する。

第１０図の人力制御器１０００の詳細を第１１図に示す。入力回路１１１０は入力端子５１５より情報を受信してまたリンク解放信号を第１１図のトラン、り自動制御器１３０に自動制御器１１０４の制御下において入力端子５１５を経て送信する。リンク解放信号の機能については出力制御器１００７の説明の所でより詳細に述べる。人力桁送りレジスタ１１００は開始ビ・ソトを検出するのに使用されるが、該ビットは／（ケラトの開始を示す。これに加えて、桁送りレジスタ１１００はネットワークパケット長欄を抽出しこれを長さレジスタ１１０２に保存し、またネットワークアドレス欄の２つの最上位ビットを抽出しこれをアドレスレジスフ１１０１に保存する。バッファ桁送りレジスタ１１０３は各６４ビツトの記録毎に１つの出力を生成する。この出力は自動制御器１１０４の制御下においてデータセレクタ１１ｏ５によってバッファ桁送りレジスタ″、１ｏ３の未使用の部分をバイパスするのに使用される。このバイパスは出力回路にパケットを送信する前に全パケットを緩衝する必要がない時に行なわれ、入力制御器１０００間のパケットの伝送速度を高める。アドレス回転回路１１０６はこのアドレスがパケットの残りの部分と共に選択された出力制御器に送信される前に前述のネットワークアドレス欄の左回転動作を遂行する。マルチプレクサ１１ｏ７は自動制御器１１０４の制御下においてデータをケーブル１００８．１０１２．１０１３あるいは１ｏ１４のどれに送信すべきかを選択する。

ここで入力制御器１０００の動作を先の第７図のパケットの送信を例に詳細に説明する。入力桁送りレジスタ１１００ＬＪ！’線１１１１を介してシステムクロック１６１によって連続的にクロックされる。データが入力端子５１５を経て受信されると、これはクロックに合わせて入力桁送りレジスタ１１００に送信される。人力桁送りレジスタ１１００のビット位置１０に開始ビットが到達すると、自動制御器１１０４はこのビットを検出し、導ｔａｚｔ３上に１つのパルスを送信する。このパルスは長さレジスタ１１０２にネットワークパルス長欄を格納させ、またアドレスレジスタ１１０１にネットワークアドレス欄の２つの最上位ビットを格納させるが、これらは入力桁送りレジスタ１１ｏＯのビット位置Ｏ及び１に含まれる。

自動制御器１１０４はこの２つの最」−位アドレスビットがパケットが出力制御器１００７に送信されるべきであることを示ずため導線１０１０を介して１つの要求（信号）を送信する。この要求がなされている間、データは人力桁送りレジスタ１１００からバッファ桁送りレジスタ１１０３にシフトされるか、該バッファ桁送すレシスタは数個の出力端子を持つ。これら出力端子はバッファ桁送りレジスタ１１０３内の異なるビット位置に接続される。自動制御器１１０４が導線１０１１を経て出力制御器１００７から了解信号を受信すると、自動制御器１１０４はバッファ桁送りレジスタ１１０３内のバッファ桁送りレジスタ１１０３の出力のどの位置にこのパケットの開始ビットが送（られているのかを計算する。

これは出力制御器１００７へのパケットの送信をできるたけ速く開始するために実行される。この計算に基すいて、自動制御器１１０４はデータセレクタ１１０５を制御して、これにバッファ桁送りレジスタ１１０３の指定の出力を選択させる。この制御情報はケーブル１１１７を経てデータセレクタ１１０５に送信される。データセレクタ１１０５はデータを選択された出力からアドレス回転回路１１０６に送信する。データを送信する前に自動制御器１１０４は導線１１１９を経てパケット開始信号を送信することによってアドレス回転回路１１０６をリセットする。自動制御器１１０４は次に長さレジスタ１１０２内に格納されたパケット長情報をケーブル１１２０を介して読出し、これから入力桁送りレジスタにパケットの終端が入力されたかを調べる。パケットが終端し、桁送りレジスタ１１０３からの送信が開始されると、自動制御器１１０４は導線１１１５を介してリンク解放信号を送信する。この信号は３状態ドライバ１１０９及び入力端子５１５を経て入カポ−）５０３−６０に送信される。このリンク解放信号は入力制御器１０００か他のパケットを受信できる状態であることを示す。

第１２図にアドレス回転回路１１０６の詳細を示す。

回路１１０６の目的はアドレス欄を左に２ビット回転させることによって２つの最上位ビットを最下位ビットにすることである。この回転は各々の入力制御器が２個の最上位ビットのみを復号することから必要である。桁送りレジスタ１２００及び１２０３は２ビット桁送りレジスタであり、データ制御器１２０２は桁送りレジスタ１２００あるいは桁送りレジスタ１２０３のいずれかの出力を選択するのに使用される。制御回路１２０９はアドレス回転回路の動作を制御する。制御回路１２０９は導線１１１９を経て自動制御器１１０４からパケット開始信号を受信すると、導線１２０７を経て桁送りレジスタ１２００に、また導線１２０５を経て桁送りレジスタ１２０３にクロック信号を送信する。このクロック信号は４１１２１０を経てシステムクロック１６１から受信される信号から派生される。制御器１２０９はＳ線１２０８を介してデータセレクタ１２０２に桁送りレジスタ１２０３の出力が導線１１１８１に送信されるように選択させる。制御回路１２０９は次に導線１１１８を通じて伝送中のビットの数をカウントし、ネットワークアドレス欄の２つの最上位ビットが桁送りレジスタ１２０３　内に含まれている時は、制御回路１２０９は導線１２０５を経ての桁送りレジスタ１２０３へのクロック信号の送信を中止し、そしてデータセレクタ１２０２に桁送りレジスタ１２００の出力を選択させる。制御回路１２０９はここで導線１１１８を経てネットワークアドレス欄の残りのビットか送信されてしまうまで待つ。終了した時点において、制御回路１２０９は桁送りレジスタ１２０３へのクロック信号の送信を開始して、データセレクタ１２０２に桁送りレジスタ１２０３の出力を選択させる。この動作の結果ネットワークアドレス欄の最上位ビットか回転する。

第１３図に出力制御器１００７を詳細に示す。制御回路１３００は人力制御器１０００から１００３までからの要求に応答するが、これら要求はケーブル１００８．１０１５．１０１６、及び１０１７を経て送信される。

フリップフロップ１３０１がセットされている時は、制御回路１３００はこの要求に応答して１つの了解信号をそれを要求する人力制御器に−り記のケーブルの１つを経て送信する。要求に対する了解を終えると、自動制御器１３００はデータセレクタ１３０３に適当なケーブル１００８．１０１５．１０１Ｂ、あるいは１０１７からのデータ導線を選択させる。制御回路１３００はケーブル１３０８を経て適当な制御情報をデータセレクタ１３０３に送信する。データセレクタ１３０３は選択された入力端子より受信したデータ情報を導線１０３７に伝送する。３吠態装置１３０２は導線１３０７上のこの情報を受信しこのデータをリンク５１６を経て入力回路１３０５に送信するが、該入力回路１３０５は交換節点５０１−１５の１部を構成する。制御回路１３００は導線１３０９を介して３状態装置１３０２の出力を制御する。

第１３図に示す出力制御器１００７の動作の詳細をデータのパケットをケーブル１００８を経て出力制御器１００７に送信する入力制御器１０００の先の例に従って述べる。入力制御器１０００が導線１０１０を経て要求信号を送信すると、制御回路１３００はリンク５１６か他の人力制御回路によって使用されていずまたフリップフロップ１３０１かセットされている場合、導線１０１１を経て入力制御器１０１１に了解信号を送信する。フリップフロップ１３０１がセットされている場合、制御回路１３００はこの了解信号を入力制御器１０００に送信し、そしてケーブル１３０８を介してデータセレクタ１３０３に導線１００９上に伝送されるデータを選択させこのデータを導線１３０７上に送信させる。これに加えて、制御回路１３００は３状態装置１３０２を起動し導１１３０７上のこの情報をリンク５１６に送信させる。

入力制御器１０００は全パケットの送信を終えると、導線１０１０からの要求信号を除去する。導線１０１０からの要求信号の除去を終えたら、制御回路１３００は導線１３１０を経てフリップフロップ１３１０にリセット信号を送信し、ケーブル１３０８及び導１ｉ１１３０９を経ての信号の送信を停止させる。交換節点５０１−１５の人力制御器が他のパケットを受信できる状態になると、これは導線１３０６．３状態装置１３１１、及びリンク５１６を経てリンク解放信号を送信する。このリンク解放信号はＳ人力を経てフリップフロップ１３１Ｏをセットする。フリップフロップ１３０１がセットされると、制御回路１３００は入力制御器からの要求信号に応答することが再度可能となる。

トランク自動制御器１３１の詳細を第１４図に示す。

他のトランク自動制御器もトランク自動制御器１３１と類似したものである。トランク自動制御器１３１はトランク１１８と交換ネットワーク１１６の交換アレイ１７０及び１７１の間のインタフェース機能を持つ。トランク自動制御器１３１は中央処理装置１１５からのスイッチ選択情報を受信し、この情報を使用してパケットを交換アレイ１７０か交換アレイ１７１の適当な方に送信し、また交換アレイ１７０あるいは１７１の適当な方からパケットを受信する。トランク自動制御器１３１はトランク１１８からのパケットを受信機１４０２を介して受信し、また送信機１４０３を介してパケットをトランク１１８に送信する。トランク１１８はここではボイル（Ｂｏｙｌｅ　）　、、カルトン（Ｃｏｌｔｏｎ）　、ダマン（Ｄａｍｍａｎｎ）、カラ７　イア　（ｋａｒａｆｉｎ　）　、及びマン（Ｍａｎｎ）による”伝送／交換インタフェース及び市外ターミナル装置”、５６ベルシステム　テクニカルジャーナル（Ｔｈｅ　Ｂｅ１ｌ　Ｓｙｓｔｅｍ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎａｌ　）　１０５７．１０５８ページ（１９７７年）に記載の１．５４４Ｍｂ／ｓのデータ伝送速度を持つ電話デジタル伝送装置を使用する。受信機１４０２及び送信機１４０３は上記雑誌の１０５８ページに示めすＤｓｘｔｇ置にインタフェースされる。トランク自動制御器１３１はパケットを交換ネットワーク１１６に出力回路１４０５を経て送信し、また交換ネットワーク１１６から入力回路１４０６を経てパケットを受信する。交換インタフェース１４１８は中央処理装置１１５からの情報を受信してこれに基づいてパケットを交換ネットワーク１１６の交換アレイ１７０及び１７１のどちらから受信あるいは送信すべきかを判断する。パケットはアドレス制御器１４０４を介してメモリ１４０１内の４つの循環バッファの１つに送信あるいはこれらの１つから受信される。アドレス制御器１４０４はこの循環バッファに対するポインタを含むが、入力回路１４０６、出力回路１４０５、送信機１４０３、及び受信機１４０２はこれらポインタを使用してメモリ１４０１からの読出し及びこれへの書込みを行なう。

通常のデータパケットがトランク１１８から交換ネットワーク１１６に伝送される例を説明する。第３図に示すのと類似の入りパケットは受信機１４０２によって直列にて１．５４４Ｍｂ／ｓの速度にて受信される。受信機１４０２はパケットに到着時間を加え、この直列情報を１つのバイトに変換する。バイトのアセンブルを完了したら、これは制御バス１４０８を経て書込み要求をアドレス制御器１４０４に送信する。受信機１４０２は次にこのバイトをデータバス１４０７及びアドレス制御器１４０４を経てメモリ１４０４に書込む。メモリ１４０１内に書込まれたこのバイトの位置は受信機１４０２と関連するアドレスポインタによって指定される。この過程が受信機がメモリ１４０１に全パケットを伝送し終えるまで続けられる。受信機１４０２が全バケツ、トの送信を完了すると、これは制御バス１４０８を経てアドレス制御器１４０４にパケット終端信号を送信する。アドレス制御器１４０４は次に制御バス１４１２を経て出力回路１４０５にパケット存在信号を送信する。このパケット存在信号はメモリ１４０１内に１つの完全なパケットか存在する限り送信さ゛れる。

出力回路１４０５は制御バス１４１２を経てアドレス制御器１４０４に順次読出し要求をすることによってメモリ１４０１内に格納されたパケットを読み出す。

アドレス制御器１４０４は１つのポインタを保持するが、このポインタはメモリ１４０１内のどの語が出力回路１４０５を経てネットワークに伝送されるべきパケットと関連するかを指定する。出力回路１４０５は８ｍｂ／ｓの速度にてバケツ）の呼出し及び送信を行なう。パケットを交換ネットワーク１１６に送信するためには、出力回路１４０５は第６図に示すのと類似のパケットを形成する。この形成は元パケットからの論理アドレス欄を使用して論理翻訳テーブルの位置を指定し、またパケット長欄を計算することによってなされる。これに加えて、出力回路１４０５は新たなＣＲＣ欄を計算し、制御槽を更新し、そして開始ビットを加える。これら動作は直列形式によってなされるが、全パケットを緩衝する必要はない。

ここでパケットが交換ネットワーク１１Ｇからトランク１１８に伝送される別の例について考慮する。交換ネットワーク１１６からのパケットは交換インフッユース１４１８を経て入力緩衝１４０６によって受信される。

入力回路１４０６はこのデータをバイト形式にする。入力回路１４０６は次に制御バス１４１４を経て書込み要求を送信し、そしてデータバス１４１３を経てアドレス制御器１４０４にこのパケットを送信する。アドレス制御器１４０４はこの情報をメモリアドレスバス１４１７、メモリデータバス１４１５、及びメモリ制御／＜ス１４１６を紅てメモリ１４０１に書込む。全パケットがメモリ１４０１内に格納されたら、入力回路１４０６は制御バス１４１４を経てパケット終端信号をアドレス制御器１４０４に送信する。アドレス制御器１４０４はここで制御バス１４１０を経てパケット存在信゛号を送信機１４０３に送信する。送信機１４０３はアドレス制御器１４０４に読出し要求をし、データバス１４０９を経てパケットを受信する。送信機１４０３はこのパケットを第４図に示すのと類似のパケットに変換し、これを１．５４４　Ｍ　ｂ　／　ｓの速度にてトランク１１８に送信する。送信機１４０３はさらにエラーチェック、及びＣＲＣａの再計算をする。これに加えて、送信機１４０３はパケットの時間スタンプ欄の更新を行なう。これらは現在の時間から到着時間を引き、この差を時間スタンプ欄に加ることによって行なう。

トランク自動制御器１３１は各種の目的に使用される各種パケットを処理する。

これらパケットは大まかに通常データパケット、トランク及びスイッチテストパケット、保守読出し及び書込みパケット、並びにメモリ読出し及び書込みパケットに分類できる。パケットの種類はパケット識別子あるいは制御欄内の値によって判別される。通常データパケットはトランク及び交換ネットワーク間を通じてデータ及び信号法情報を搬送する。これは最も一般的なパケットである。トランクテストパケットは２個のトランク自動制御器を含むトランク、及び稼働のトランク装置をテストするのに使用される。このテストは以下のように実施する。つまり、このテストパケットは関連する中央処理装置によって形成され、交換ネッ旬トワークを経て第１のトランク自動制御器に送くられる。この第１のトランク自動制御器はこのパケットのＣＲＣ欄のヂエックをし送信の間にエラーが発生したかを調べる。エラーが発生した場合には、この第１のトランク自動制御器はテストパケットを打ち切り、一方、エラーか発生しなかった時はこの第１のトランク自動制御器はトランク装置を経て第２のトランク自動制御器にこのテストパケットを送（る。第２のトランク自動制御器はこのテストパケットを受信すると、同様のＣＲＣチェックを実行し、エラーが発生しなかった場合にはこのパケットを第１のトランク自動制御器にループ式に送り戻し、該制御器は次にこのパケットを交換ネットワークを経て中央処理装置に送り戻す。中央処理装置は送信エラーか発生してことを一定の時間が経過してもテストパケットかループ式に送り戻されて来ないことによって知る。スイッチテストパケットは交換ネットワーク内の経路をテストするのに使用される。スイッチテストパケットは中央処理装置によって交換ネットワークを通じてトランク自動制御器に送くられる。トランク自動制御器はこのパケットを（そのパケット内に指定の）第２のトランク自動制御器に交換し、この第２のトランク自動制御器は次にこのパケットを中央処理装置に送くり戻ず。

保守パケットは保守情報をトランク自動制御器と関連する中央処理装置との間に送信するのに使用される。例えば、保守パケットは中央処理装置１１５によってトランク自動制御器１３１にパケットの送信及び受信に交換ネットワーク１１６のどの交換アレイ・を使用するかを指定するのに使用されるが、これに関しては第５５図き関連して述べる。保守パケットはまた、後に第５９図と関連して述べるごと（トラヒック報告の程度に関してのパラメータをセットするのにも使用される。保守読出し動作においては、中央処理装置は保守読出しパケットをトランク自動制御器に送くる。トランク自動制御器はこの情報を読出しこれをそのパケットに書込み、次にそのパケットを中央処理装置にリターンする。保守書込み動作においては、中央処理装置は保守書込みパケットをトランク自動制御器に送くる。トランク自動制御器はパケットからの情報を保守レジスタに書込み、そして次に同じ情報を保守レジスタから読み出す。読出された情報は保守書込みパケット内に置かれ中央処理装置に送くり戻される。メモリパケットは中央処理装置が指定のメモリ位置からの情報の読出し及び指定メモリ位置への情報の書込みを可能とする。これらバケツ）は読出し及び書込みされるのが保守レジスタでなくメモリ位置であることを除き保守バケッ゛トと類似する。

第１５図はメモリ１４０１内に含まれる４つのパケットバッファ、及び論理チャネル翻訳テーブルを示す。受信機１４０２から刊行するパケットは受信バッファ１５０１あるいはトランクテストバッフｙ１５０２のトチラかに書込まれる。トランクテストバッフ７１５０２はトランクにループ式に送くり戻されるテストパケットのために確保される。他の全ての到着パケットは受信バッファ１５０１に送くられる。入力回路１４０６から到着するパケットは送信パケット１５０３かスイッチテストバッファ１５０４のいずれかに書込まれる。送信バッファ１５０３は送信機１４０３を経てトランク上に送信されるパケットによって使用される。スイッチテストバッファ１５０４はスイッチテストパケット、及びメモリ読出し及び書込みパケットによって使用される。論理翻訳テーブル１５０５は中央処理装置からメモリ書込みパケットを介して受信された論理アドレスから物理アドレスへの翻訳情報を含む。

メモリ１４０１内の循環バッファの読出し及び書込みはアドレス制御器１４０４内に位置する読出し及び書込みポインタによって制御される。これら読出し及び書込みポインタは各種バッファ内の特定のメモリ位置を指す。読出し及び書込みポインタは受信機１４０２、送信機１４０３、入力回路１４０６及び出力回路１４０５に提供される。これらポインタは回路によって異なる各種循環バッファの読出しあるいは書込みに使用される。この構造は以下のごとくである。つまり、受信回路−一受信バッファ及びトランクテストバッファ書込みポインタ；出力回路−一受信バッファ及びスイッチテストバッファ読出しポインタ：入力回路−一送信バッファ及びスイッチテストバッフア書込みポインタ：送信回路−一送信バッファ及びトランクテストバッフ７続出しポインタである。

各種読出し及び書込みポインタに加えて、アドレス制御器１４０１はさらに一時ボインを含む。受信機１４０４は１つの一時ポインタを持つが、このポインタは書込みポインタの値を保存するのに使用される。各々のバケット書込み動作の開始において、このポインタはその書込みポインタと同一アドレスにセットされる。パケットが書込まれている間にエラーが発見された時は、この書込みポインタがこの一時ポインタのアドレスに送くり戻される。このようにして、エラーを含むパケットが重複書込みされることによって、これが効果的に放棄される。入力回路１４０６は２つの一時ポインタを持つ。１つはその書込みポインタの値を保存するの゛に使用される。もう１つの一時ポインタはメモリ書込み動作の際に使用されるか、これについては後に述べる。出力回路１４０５は１つの一時ポインタを持つがこれはメモリ読出し動作の際に使用される。

以下の説明は、トランクからスイッチネットワークへの通常のデータパケットのパケットの流れを示す。受信機１４０２はトランクパケットを受信し、とのトランクパケットに複数個の０を挿入゛して、パケット内にこのトランクパケットをろイフチパケットに変換する領域を提供する。この変換が完了すると、受信機１４０２はこのバケッ１トをメモリ１４０１内の受・信“バッフｙ１５０１に書込むためにアト、レス制御器１４０４に書込み要求を行なう。アドレス制御器１４０４はこの書込み要求を受信し受信バッファ書込みポインタを提供する。受信機１４０２はここで受信バッファ１５０１のこの書込みポインタによって指定されるアドレスの所にこのパケットを書込む。アドレス制御器１４０４は次に出力回路１４０５にパケット存在信号を送信して、出力回路１４０５にアドレス制御器１４０４に読出し要求を送信させる。アドレス制御器１４０４は受信バッファ読出しポインタを提供し、出力回路１４０５がこの読出しバッファによって指定されるアドレスの所で受信バッファ１５０１を読出スことを可能にする。出力回路１４０５はこのパケットを読出し、必要な欄を修正することによってこのトランクパケットをスイッチパケットに変換し、必要な論理から物理アドレスへの翻訳を実行し、そしてそのパケットをスイッチインタフェース１４１８に送くる。この論理から物理アドレスへの翻訳はメモリ１４０１内の論理翻訳テーブルを読出し、必要なパケット欄を更新することから成る。パケットを受信すると、スイッチインタフェース１４１８はこのパケットを交換ネットワークの交換アレイ１７０あるいは１７１のどちに送信すべきかを判断する。

通常のデータパケットのスイッチネットワークからトランクへのパケットの流れは以下の通りである。ノ（ケ、。

トはスイッチインタフェース１４１８を経て交換ネットワーク１１６の交換アレイ１７０あるいは１７１のどぢらかから受信され、入力回路１４０Ｇに送くられる。入力回路１４０６はこのパケットをメモリ１４０１内の送信バッファ１５０３に書込むために、アドレス制御器１４０４に書込み要求を行なう。アドレス制御器１４０４はこの書込み要求を受信すると送信バッファ書込みポインタを提供する。そこで、入力回路１４０Ｂ４ｉこのパケットを送信バッフｙ　１５０３のこの書込みポインタによって指定される位置に書込む。アドレス制御器１４０４は次に送信機１４０３にパケット存在信号を送くり、送信機１４０３にアドレス制御器１４０４に読出し要求を送くらせる。

アドレス制御器１４０４は送信バッファ読出しポインタを提供し、送信機１４０３が読出し送・信パブフ７１５０３のこの読出しポインタによって指定されるアドレスの所を読み出すことを可能にする。送信機１４０３はアドレス制御器１４０４に読出し要求を行ない、送信バッファ１５０３からのパケットを読出す。送信１！１１４０３はパケットの読出しを完了すると、パケットから見出し情報を除去し、゛このパケットをトランクパケットに変換する。送信機１４０３は次にパケットを関連するトランクに送信する。

トランクテストパケットは受信機１４０２によってトランクより受信される。これらは、アドレス制御器１４０４内のトランクテストバッファ書込みポインタを使用しメモリ１４０１内のトランクテストバッフｙ　１．５０２に書込まれる。

この動作は受信バッファ書込みポインタの動作と類似する。送信機１４０３は次にアドレス制御器１４０４に読出し要求をし、トランクテストバッフ７読出しポインタを使用し、トランクテストバッフ１１５０２を読出ず。送信機１４０３はテストパケットを続出すき、これをトランクに送くり戻す。スイッチテストバッファも同様に処理される。これらは入力回路１４０６によって受信され、該入力回路１４０６はスイッチテストバッフ７書込みポインタを使用してメモリ１４０１内のスイッチテストバッファ１５０４内にこれを書込む。

出力回路１４０５は次にアドレス制御器１４０４内のスイッチテストバッフ７読出しポインタを使用して、スイソヂデストバッフ７を読み出す。出力回路１４０５はパケットの読出しを終えると、そのパケットをスイッチネットワークを経て指定のトランク自動制御器に送くる。

メモリ書込みパケットはメモリ１４０１に情報を書込むのに使用される。この情報には論理アドレスから物理７Ｆｌ／スへの翻訳か含まれるが、該翻訳は論理翻訳テーブル１５０５に書込まれる。メモリ書込みパケットは中央処理装置によって送信され、これは入力回路１４０６に送くられるが、該入力回路１４０６はこのパケットの部分をスイッチテストバッファ１５０４に書込み、またこのパケットの部分を論理翻訳テーブル１５０４に書込むか、これらは両方ともメモリ１４０１内に位置する。

スイッチテストバッファ１５０４内に書込まれるメモリ書込みパケットの部分はスイッチテストバッファ書込みポインタを介して書込まれ、また論理翻訳デープル１５０５に書込まれるパケットの部分は第２の入力回路一時ポインタを介して書込まれるが、これらは両方きもアドレス制御器１４０４内に位置する。出力回路１４０５は次にスイッチテストバッフ７１５０４内に格納された情報を読出し論理翻訳情報を読み出ず。これは次にデータのこの２つの部分を元のメモリ書込みパケットと同一のパケットにアセンブルし、そしてこのパケットを中央処理装置に送（り戻す。

メモリ読出しパケットは中央処理装置から発信され、中央処理装置かメモリ１４０１０部分を読み出すのに使用される。入りメモリ読出しパケットはメモリアドレス、及び読み出すべきバイト数を含む。出力回路１４０５はメモリ１０４１のパケット内に指定のアドレスの所を読出し、指定のバイト数をメモリ読出しパケットに挿入する。これは次に（要求データを含む）そのパケットを中央処理装置にリターンする。

トランク及びスイッチパケットについては、これら２つの形式のパケットの各々に含まれる欄と関連して後に詳しく述べる。実際のパケット操作及び変換の詳細についても後に述べる。トランクパケットはトランク装置とトランク自動制御器の間をデータ及び保守情報を搬送する。典型的なトランクパケットの様式を第３図に示す。

以下の項目ではこれら欄の説明をする。

標識欄は固有ビットパターン（０１１１１１１０）でありパケットの開始及び終端を同定するのに使用される。パケット識別子（ＰＩＤ）欄はそのパケットが信号法、テスト、通常データの伝送のいずれであるかを指定する。この欄内の”０ ”は起呼に使用される信号法パケットであることを示す。先に述べたごとく、このパケットはこの呼の間に後続の全てのパケットが通過する経路を確立するためその経路に沿う全ての中央処理装置に送くられる。　ＰＩＤ欄の”■”は信号法パケットを示すか、該パケットを既に確立された経路に信号性情報を送（るのに使用される。このパケット形式は着信先中央局によってのみ読まれる。

ＰＩＤ欄の”２”あるいは”３”はテストパケットを示し、これはネットワーク内のトランクをテストするのに使用される。発信側中央処理装置はテストバケ・ノドを交換ネットワークを経てそのトランク自動制御器の１つに送くる。このパケットはＰＩＤｉの”２″によって示メサれる。このパケットはこの第１のトランク自動制御器によってトランクを経て第２のトランク自動制御器に送信される。このＰＩＤ欄が”２″であるため、この第２のトランク自動制御器はこの欄を ”２”から′３”に変更し、このテストパケットをトランクを経て第１の制御器にループ式に戻す。この第１のトランク自動制御器はこのパケットを受信し、そのＰＩＤ欄を読み出す。このＰＩＤｉ４が”３”であるため、この第１のトランク自動制御器はこのパケットを中央処理装置にり゛ターンする。

ＰＩＤ欄の”８”から”１１″はパケットが通常のデータを搬送することを同定する。この番号の大きさは流れ制御のレベルを示ず。８”は流れ制御がされてないことを示す。番号”９”から”１１”は流れ制御のレベルの増加を示す。流れ制御が増加すると、発信局はまずまず大きな時間間隔にてパケットの送信を行なう。これはトラヒックの増加によってシステムが過負荷されるのを防ぐ。

ＰＩＤ＋１２の”１２”はデータグラムを示す。これは完全なメソセージを搬送するｔｌｉ−パケットである。データグラムは以下の経路にて搬送される。データグラムはそのデータグラムを送信する端末装置と関連する中央処理装置によって生成される。データグラムは次にそのデータグラムか通過するネットワーク内の各中央処理装置に込くられる。各中央処理装置はデータグラムの論理アドレス欄を読出し、データグラムが送くられる次の中央処理装置を判定する。データグラムか着信先中央処理装置に到達すると、その着信先中央処理装置はデータグラムを顧客の端末装置に送くる。追加のパケットを送信するための経路か必要でないためアドレス情報は保持されない。

論理アドレス欄は着信先トランク自動制御器のアドレスを派生するのに使用される。これは現トランク自動制御器によって論理アドレスを使用しメモリ１４０１内に含まれる論理翻訳テーブル１５０５を検索することによってなされる。論理翻訳テーブル１５０５は次のトランク自動制御器の番号及び新たな論理アドレスを含む。現トランク自動制御器はこの新たな論理アドレスをそのパケットの論理アドレス欄に挿入し、パケットを指定の経路に送（る。時間スタンプ欄はパケットが交換システムを経て伝送されるのに必要な累積時間を含む。この欄は到着時同種と関連して更新されるが、該到着時同種はパケットが最初にトランクから受信された時に挿入される。着信先トランク自動制御器がパケットを受信すると、これは到着時間と現時間の差を計算し、時間スタンプ欄を更新する。データ欄はパケットによって搬送される実隙のデータあるいは情報を含む。これに加え、この欄は幾つかの高レベルプロトコール情報を含む。巡回冗長コード（ＣＲＣ）欄はエラー検出に使用される。この欄は送信トランク自動制御器によって生成され、着信先トランク自動制御器によってテストされ、この結果ノ（ケラトがエラーを含むかの判定がなされる。

スイッチパケットは交換ネットワーク内にてデータ及び保守情報を搬送する。典型的なスイッチパケットの様式を第６図に示す。データ型のスイッチパケットはトランクパケットによって含まれる全ての欄を同一の順番に含む。１つの例外は２つの４！ｉ９ｇ欄であるが、これＬ：スイッチパケットには含まれない。ＣＲＣｌｉもトランクパケットからスイッチパケットへの幾つかの変゛換過程において再計算及びチェックされる。スイッチパケットに開存の欄にってい以下に説明する。

パケット長欄はバイトによって表わされたそのＩｆチケット全長である。この欄は受信機１４０２によって計算される。着信先トランク自動制御器（ＤＴＣ）　欄及び発信側トランク自動制御器（ＳＴＣ）欄はパケットの経路指定に使用される。ＤＴＣ欄は、着信先トランク自動制御器のアドレスであり、これ−は論理翻訳テーブル１５０５から得られる。ＳＴＣ欄は現在そのパケットを処理中であるトランク自動制御器のアドレスである。

表１に示すごとく、制御欄、つまりＣＮＴＬはスイッチパケットの形式を示す。

表　１標準データパケフ）はデータ型トランクバケッ１−（パケット識別子９′８”、 ′９″、１０″、あるｔｌは′１１″）、並びに信号法及びデータグラムパケット（パケット識別子”θ″、”１”、あるいは”１２″）内に含まれる情報を交換ネットワーク岡に搬送する。これらパケットはネットワーク内の次のトランク自動詞ｍＷによってトランクパケットに戻され、続いて必要に応じてスイッチパケットに変換された後、後続スイッチネットワークに送信される。保守情報は保守書込みパケット及び保守読出しパケットとともにシステム間を送信される。

これらパケットは中央処理装置が保守情報をトランク自動制御器に読出し及び書込みすることを可能にする。この保守情報はエラー及び制御情報を含む。保守書込みパケットは中央処理装置によって生成され適当なトランク自動制御器に送くられる。このパケットがトランク自動制御器に到着すると、トランク自動制御器は制御欄を調べこれが”２”　（保守書込みを示す）であることを判定し、このパケットのデータ部分をスイッチインタフェース１４１８内の保守レジスタ１３０１内に書込む。

トランク自動制御器は制御欄が”１”を持つスイッチパケットを受信すると、保守読出し動作をする。保守レジスタ内のデータが読出され、パケットのデータ部に書込まれる。このパケットは次に発信側中央処理装置に送信さ九る。

スイッチパケットはトランク自動制御器のメモリ部の読出し及び書込みにも使用される。メモリ書込み動作においては、スイッチパケットの制御欄は”３”である。

入力回路１４０６は中央処理装置からこのパケットを受信しこのデータ部をメモリ１４０１内の要求位置に書込み、このパケットの残りをスイッチテストバッフ７１５０４に書込む。出力回路１４０５はメモリ１４０１内の指定の位置からデータを読出し、さらにスイッチテストバッフｙ１５０４からパケットの残りの部分を読出す。

これは次にこの２つの部分から１つの新たなパケットをアセンブルし、この新たなパケットを交換ネットワーク１１６を経て中央処理装置１１５に送信する。

テストパケットはテストデータを２つのトランク自動制御器に送くった後に、そのパケットを中央処理装置に送（り戻す形式のスイッチパケットである。第１のトランク自動制御器にこのテストパケットが到着すると、その制御欄が５”にセットされる。これはこのパケットが第２のトランク・自動制御器に送くられた後に中央処理装置にリターンされるべきであることを示す。第１のトランク自動制御器を離れる前に、出力回路１４ｏ５はセット欄を”５”から”６”に換え、その後パケットを第２のトランク自動制御器に送くる。第２のトランク自動制御器のアドレスはデータ欄内に指定される。第２のトランク自動制御器はこのテストパケットを受信すると、この制御器を読出す。この欄；、ま”６”であるため、この第２のトランク自動制御器はこのパケットを直接に中央処理装置に送くる。

受信機１４０２の主な機能はネットワークのトランク側から受信されたトランクパケットをスイッチパケットに変換し、これをネットワークの交換部に送信することである。この変換は（１）開始及び終端標識欄の除去、及び（２）パケットの最初の所への欄の追加より成る。

この変換にはまたＣＲＣ＠の再計算が必要である。追加欄は以下の通りである。

第１の２個の追加欄は０によって満された着信先トランク自動制御器欄と発信側トランク自動制御器欄である。実際の発信側及び着信先トランク自動制御器の値は出力回路１４０５によって、受信バッフ７１５０１からこのパケットを読出した後に加えられる。次の追加欄は制御器であり、最後の追加桐は到着時開梱である。この到着時開梱にはパケットが受信機１４０２に到着した実際の時間が挿入され、これは着信先トランク自動制御器によって時間スタンプ欄を更新するのに使用される。

パケット変換に際して、着信先トランク自動制御器欄、発信側トランク自動制御器欄及び制御器は０に初期化される。到着時開梱はパケットの到着時間（負の数にて表現）に初期化される。パケット識別子種は１つの例外を除き変更されない。つまり、人すバケ１．トの、＜ケラ２５ト識別子種が”２”でありテストパケットであることを示す時は、これを”３”に変更し、リターンされるのがトランクテストパケットであることを示す。既に述べたごと＜、ＣＲＣＲも更新されるが、この更新過程は以下のように複雑である。つまり、ＣＲＣ欄かパケット長欄があたかも全て０を含み、実際のパケット長がデータ欄とＣＲＣ欄の間の別の欄に含まれているかのように計算されるが、これはパケットの長さがパケットの受信とともに計算され、全パケットの受信が終了するまでこの長さが未知であるためである。

第１６図は受信機１４０２の詳細を示す。受信機１４０２は標識及びビット除去回路１６０１、パケット様式変換器１６０２、及び直列並列変換器１６０３を含む。

標識及びビット除去回路１６０１はトランクパケットの開始及び終端において、０１１１１１１０　標識パターンを除去する。これに加えて、この回路は送信１３１４０３によってビット流に加えられたビットを除去する。この過程については後に述べる。パケット様式変換器１６０２はパケットに複数００を加える。これら複数００はパケット変換の際に加えら蜆る欄に対する位置ホルダの機能を果す。これに加えて、この回路はパケットの到着時間を挿入し、必要に応じて、パケット識別子種を更新する。バケツ）１式変換器１６０２は入りパケットのＣＲＣ欄をチェックする。パケットがエラーを伴なうことなく受信された時はＪｉ！１６２ｇ上にパケット受信ＯＫ　（ＰＲＯＫ）信号が置かれ：また受信されたパケットがエラーを含む場合は導線１６２７上にパケット受信エラー（ＰＲＥＲＲ）信号が置かれる。これらパケット受信エラー信号及びパケット受信ＯＫ信号はケーブル３１１０を介してエラー回路３１１９に通過されエラー回路３１１９によってエラー統計を編集するのに使用される。パケット書式変換器１６０２は好ましくはプログラム論理アレイ（１）　Ｌ　Ａ　）及びＶＬＳ　１回路内のフリップフロップあるいは追加のフリップフロップ回路を含むシグネティクコーポレーション（Ｓｉｇｎｅｔｉｃｓ　Ｃｏｒｐｏｒａｔｉｏｎ　）　８２　Ｓ　１００などのようなＰＬＡを含む。

トランクパケットは導線１６０４から標識及びビット除去回路１６０１によって受信される。この回路はパケット内に含まれる開始及び終端標識の存在を検出することによって各パケットの開始及び終端を検出する。これら標識は検出されると除去される。これに加えて、この回路はビット除去を行なう。ビット除去とは、との保識パターンがパケットの開始及び終端以外の所で発生しないようにするためにビット流内に挿入されたビットを除去する動作である。

標識及びビット除去回路１６０１はこのパケットを導線１６０５を経てパケット様式変換１６０２に送くる。

パケットが最初にパケット様式変換器１６０２に到着すると導線上に１つの信号が置かれる。この信号はパケットが処理されている間とどまる。類似の信号がパケットがパケット様式変換器１６０２から直列並列変換器１６０３に伝送されている間にｇｔ！１１１６０９上に置かれる。

１ｉＩＥ３０５がデータを含む間、Ｊｆｆ線１．Ｊ３０７１にクロックパルスの毎に”１”が置かれる。パケット様式変換器１６０２は導線１ｅ０１からトランクパケットを受信し、スイッチパケットを形成するのに適当な柵を加える。これに加えて、この回路はエラー検出を行ない、また必要に応じてＰ　Ｉ　Ｄ４ｍの変更を行なう。

エラー検出は各人りパケットのＣＲＣ［４をヂエックすることによって実行される。エラーが検出されると、パケット様式変換器１６０２は導線１６１２を経て直列並列変換器１６０３にエラー信号を送ｆＦするが、この信号はエラーを含むパケットを破棄させる。パケット様式変換器１（３０２はさらにハードウェアエラーの検出も行なう。ハードウェアエラーか検出されると１．これは導線１６２６上の信号によって示めされる。

ＰＩＤ欄の変換はパケット様式変換器１６ｏ２によってトラ／クチストパケットについて実行される。入りテストパケットのＰＩＤＧは”２”の値を持つが、パケット様式変換器１６０２はこの柵を”３”に変換する。これに加えて、テストパケットが受信された時、パケット様式変換器１６０２は導線１６１１を高値にする。これは直列並列変換器１６０３はテストパケットの内容をトランクテストバッフ７１５０２に書込ませる。パケット様式変換器１６０２は完全に重複されており自己障害検出をすることが可能である。

第１７図に標識及びビット除去回路１８０１の詳細を示す。この回路は標識及びビット除去を行なう。標識除去は以下のようにして実行される。トランクが遊び状態である間、標識パターン０１１１１１１０が導線１６０４上に連続的に送（られる。この８ビツトパターンはレジスタ１７０１に読出される。レジスタ１７０１がこのビットバター／を受信中に、レジスタ１７０２は同一のビット速度にて安定した複数の”１”から成るビット流を受信する。１つの完全な８ビツト標識パターンを受信すると、レジスタ１７０２はＡＮＤゲート１７０６の出力上の ”１”によって解除されるが、該ＡＮＤゲート１７０６は標識バター／の存在を復号する。これはレジスタ１７０２にクロックとともに送信されている複数の” １”がレジスタ１７０２から送信されるのを防ぐ。レジスタ１７０２から送くり出される複数の１″はＡＮＤゲー）１７１４及びレジスタ１７０５に向けられる。複数の”１″が存在すると、実データがレジスタ１７０１から送くられることになり、導ｆｉｌｅ０７がこの実データを送信するために起動される。

実パケットからめ標識パターンがレジスタ１７０１にクロックに合わせて読出された後の後続ビットは標識パターンでなく実パケツト内容となる。レジスタ１７０１に実データの８ビツトがクロックとともに読出された時は、ＡＮＤゲー）１７０６はＡ　Ｎ、　Ｄゲートが標識パターンを検出しないためレジスタ１７０２の解除を行なわない。この結果レジスタ１７０２はＡＮＤゲート１７１４０１つの人力に連続して複数の”１”のビット流を送くることとなる。ＡＮＤゲー）１７１４の他方の入力はレジスタ１７０１から実パケットの内容を受信する。ＡＮＤゲー）１７１４はこうしてレジスタ１７０２からの複数の”１”によって起動される。この起動信号によってレジスタ１７０１の内容がレジスタ１７３０にシフトされる。従って、ＡＮＤゲー）１７１４の出力は実パケットの内容が１つの ”１”を含む時にのみ”１″となる。

このようにしてパケット内容から標識が除去されたものがレジスタ１７０３にシフトされ、導・腺１７１０を経てパケット様式変換器１６０２に送くられる。

ビット除去は送信機１４０．３が５つの連続した”１″を検出するごとに、これが常にＯ″を挿入するために必要となる。これはパケットデータが絶対に標識パターンを含まないようにするために行なわれる。これら挿入された０は標識を除去した後に標識及びビット除去回路１６０１によって除去される。ビット除去は以下のようにして実行され、る。ＡＮＤゲート１７１４からのパケットはまだ挿入された”０”を含む。レジスタ１７ｏ３に１１１１１のパターンがクロックとともに読出された場合、次のビットは挿入されたビットであるはずであり、これは除去すべきである。。この］　］　Ｉ　Ｉ’ｌのパターンはこの挿入された” ０”がレジスタ１７０３の第１の位置にある１ビツトの間ＡＮＤゲー）１７１８の出力を”０”にさせる。この′０”は実パケツトデータがレジスタ１７ｏ３にシフトされるのと同時にレジスタ１７０４にシフトされる。レジスタ１７０４内の”０”がＡＮＤゲート１７０８の入力に到達すると、導線１ｅＯＢはレジスタ１７０３内に挿入された”０”が存在するその１クロフクパルスの間”０”となる。ｓａ　ｉ　ｅ　ｏ　ｅはビット存在表示子であり、この信号はパケット様式変換器１６ｏ２に送くられる。レジスタ１７０３内に挿入された”０”が存在するクロックパルスではビット存在信号が不在となり、この挿入された”０”が除去される。

第１８図にパケット様式変換器１６０２の詳細を示す。この回路は実パケツト変換を実行する。この回路はＣＲＣ回路１８０１及び１８０４．パケット様式変換回路１８０２及び１８０５、並びに比較器１８０３を含む。ＣＲＣ及びパケット様式変換回路はパケット様式変換過程の際にＣＲＣが回路内のエラーを正しくチェックできないために２重になっている。ＣＲＣ回路は入りパケットのＣＲＣ欄をチェックしこれを除去する。パケット様式変換回路は実パケットの変換及び新たなＣＲＣ欄の計算を行なう。比較器１８０３はパケット様式変換回路１８０２と１８０５からの変換パケットを比較する。

このパケットが一致しない時は、パケット内にエラーが存在し、これは導線１６２６上のＦＬＴＲ信号によって示めされる。このＦＬＴＲ信号は交換インタフェースに送くられ、次に中央処理装置に送くられこれによって適切な処置が取られる。

第１９図にパケット様式変換回路１８０２の詳細を示す。この回路は後続回路によって使用されるスイッチパケットを形成するために入りトランクパケットに空白欄を加えるのに使用されるパッド回路１９０１；パケット到着時間を計算し挿入するための到着時間回路１９０２：必要に応じてＰＩＤａを更新するためのＰＩＤＩ回路１９０３；パケット長を計算し挿入するための長さ回路１９０４　；及びパケットのＣＲＣ４ｉを計算するためのＣＲＣ回路１９０５を含む。

第２０図にパケット回路１９０１の詳細を示す。この回路は入りパケットの最初に５６個の０を挿入し、またパケットの最後に２４個のＯを挿入する。これら複数の０は後続回路によって加えられる柵のための位置ホルダとして機能する。パッド回路１９０１はシステムクロックからプサイクロックパルス及びファイクロックパルスの両方を受信する。第５４図に示すごと（ファイバルスはプサイパルスの５倍の速度を持つ。ファイクロックパルスはパケットの最初に複数のＯを置くのに使用される。

パッド回路１９０１は導線１８１４．１８１５、及び１８１６からデータ信号、データ存在信号、及びビット存在信号を受信する。これら信号は動作ＡＮＤゲート２　−００８から２００８までに送くられ、これよりレジスタ２００１から２００３にシフトされる。レジスタ２００１から２００３はデータをプザイクロソク速度にて動作ＡＮＤゲ−）２０１０あるいはｏＲアゲ−２０１１に送くる。導線１８１５上の最初のパルスは導線２ｏ３１を介して制御器２００４を一起動する。制御器２００４は起動されると、カウンタ２００５及びパッド導線２ｏ２７を起動する。導線２０２７はＡＮＤゲー）２０１９及びフリップフロップ２０２４を介してパケットの最初に５６個の０を挿入する。カウンタ２０ｏ５はクロックパルスをカウントしＡＮＤゲー）２０３０を介して制御器２００４に信号を送くり５６個のパルスの後、導線２０２７を不能にする。複数の０がファイクロック速度にて挿入される。これは実パケツトデータがレジスタ２００１からシフトされる前にパケットの最初に複数００を挿入することを可能にする。データ信号、データ存在信号及びビット存在信号がレジスタ２ｏ０１から２００３までからシフトされると、これらはゲート２０１３．２０１４．２０１Ｂ及び２０３４、並びにフリップフロップ２０１５を介して１．５４４から８　Ｍ　ｂ　／　ｓに変換される。このパケットの最後の１６ビツトがレジスタ２００１内に入いると（ｉ線２０３１が不能にされることによって知らされる）、制御器２００４はｉ線２０３２を起動させる。これはレジスタ２００１から２ｏｏＳ内の最後の１６ビツトを動作ＡＮＤゲー）２０１２及びＯＲゲ−）［０１１を介してファイクロック速度にてシフトさせる。これに加えて、この信号はインバータ２ｏｏ９を介してＡＮＤゲー）２００６から２００８を不能にする。この目的は現パケットのシフトが・完了するまで次のパケットがパッド回路１９０１にシフトされるのを防ぐことにある。レジスタ２００１からパケットの終端がシフトアウトされると、制御器２００４は２４クロツクパルスの間、導線２０２７を動作し、パケットの終端に２４個の０を挿入する。

第２１図に到着時間回路１９０２の詳細を示す。この回路はパケットの到着時間をその到着時間柚に挿入する。到着時間は正の値でな（負の値として計算される。

クロックを逆方向にランさせることによって、送信機１４０３の説明の所で後に詳述するごとく、補数を必要とすることなく到着時間を現時間に加えることができる。

到着時間回路１９０２はカウンタ２１０１及び２１０３、桁送りレジスタ２１０２、制御器２１０４、及びフリップフロップ２１０９から２１１１を含む。カウンタ２１０１はシステムクロック１６１からの外部ＴＩＣＫ及び５ＹＮＣパルスによって現時間を保持する。カウンタ２１０３は入りパケット内のビット数をカウントし到着時開梱を検出する。パケットが到着すると、これは導線１９０７上の信号によって示めされるが、この信号は導線２１０５を介して制御器２１０４に送くられる。制御器２１０４がこのデータ存在信号を受信すると、これは＄０２１１３を経てカウンタ２１０３に信号を送（す、入りビットのカウントを開始する。これに加えて、制御器２１０４は導線２１１２上に１つの信号を置く。

この信号はカウンタ２１０１の内容を桁送りレジスタ２１０２にロートさせる。

この結果、パケットの到着時間か桁送りレジスタ２１０２にシフトされる。到着時開梱はパケットのビット位置４８から５５である。この欄は先にパッド回路１９０１によって０が挿入されている。

カウンタ２１０３が４８に達すると、これはＡＮＤゲー）２１１８を経て制御器２１０４に信号を送くる。制御器２１０４は次にＡＮＤゲー）２１１５の入力に信号を置き、ＡＮＤゲート２１１５を動作させる。ＡＮＤゲー）２１１５が動作すると、これはＡＮＤゲート２１１６及びＯＲゲー）２１１７を介して桁送りレジスタ２１０２にその内容をフリップフロップ２１０９にシフトアウトさせる。

フリップフロップ２１ｏ９から２１１１は次にこれらのＤ入力上に受信された情報を７アイクロツク速度にて導！Ｉ　１９０９から１９１１に送信する。

第２２図にＰＩＤ回路１９０３の詳細を示す。ＰＩＤ回路１９０３は入りパケットのＰ　Ｉ　Ｄｉを読出しパケットの形式を判定する。入りパケットがデータグラムであるときは、Ｗ線１９１８上に信号が置かれる。入りパケットがテストパケットである時は、ＰＩＤＧ内に３”が置かれ、ｇｓｔｅＩｔ上に信号が置かれる。入りパケットは導線１９０９上に到着する。導１１９１０はこのパケットが受信されている間、連続的な複数の”１”の流れを受信する。４線１９１１はｉ線１９０９上に妥当ビットが存在する各ビット時間の間”１″を受信する。

１ａ１９ｆＯ上の最初の１”はカウンタ２”２０３にＡＮＤゲー）２２０４を介してｉ線１９１１上のビットをカウントすることによって妥当データビットカウントさせる。カウンタ２２０３が５９に到達すると、これはＡＮＤゲート２２１３を動作させ、ＡＮＤゲート２２１３は制御器２２０５に信号を送くる。制御器２２０５は次に導線２２１４上に起動信号を置く。この５９番目のビット時間の間、ＰＩＤ欄の最下位ビットが導線１９０９上に置かれ、そしてＰＩＤ！の３つの最上位ビットが桁送りレジスタ２２０１内に格納される。導線１９０９上及び桁送りレジスタ２２０１内のデータはＡＮＤゲート２２０７あるいは２２０６を動作させる。このデータが２進”１２”であり、データグラムであることを示す時は、ＡＮＤゲー）２２０６が動作し、導線１９１８上に信号を置く。導線１９０９上及び桁送りレジスタ２２０１内のデータか２進″２”あるいは３″であり、テストパケットであることを示ず時は、ＡＮＤゲート２２０７か動作し、パケット識別子種に”３”を置く。導線１９０９上及び桁送りレジスタ２２０１内のデータが２進″２″である時も、ＡＮＤゲー）２２０９が動作し、このパケットをトランクテストバッフ７１５０２内に格納する。フリップフロップ２２１０から２２１２はシステムクロック１６１からのクロックパルスを介して導線１９１２から１９１４上の出力データを同期に保つ。

第２３図に長さ回路１９０４の詳細を示す。長さ回路１９０４は入りパケット内のバイト数をカウントし、パケットの終端にバイトカウントを置く。これに加えて、長さ回路１９０４は受信したパケットが１５０バイトを越える場合には導線１９１９上に長さエラー信号を置く。入りデータ、データ存在表示、及びビット存在表示は、１線１９１２から１９１４上に受信され、桁送りレジスタ２３０１から２３０３にシフトされる。導線１９１２上にデータか最初に出現すると、導線１９１３上にも複数の”１”が出現し、データが存在することを示す。

導線１９１３上の最初の”１”はＯＲアゲ−２３１０を介して制御器２３０７にカウンタ２３０４を始動させる。カウンタ２３０４は導線２３１５上の入りビット存在信号をカウントし、パケット内のバイト数を判定する。導線１９１３が” ０”になると、カウンタ２３０４によって全パケットがカウントされたことを示す。導線１９１３上の”０”はカウンタ２３０４の内容を桁送りレジスタ２３０５内にロードさせる。１ビット時間の後、制御器２３０７はシフト導線２３１７を起動させ、桁送りレジスタ２３０５の内容（つまり、バイトカウント）をＡＮＤゲート２３１１及びＯＲゲート２３１８を経てパケットにシフトさせる。これはパケットの長さカウントをパケットの終端に置（。制御器２３０７がシフ）ｉ！２３１７を起動させる時、これはまたカウンタ２３０６を起動させる。カウンタ２３０６が８に到達すると、これは制御器２３０７に信号を送（す、制御器２３０７はシフト導線２３１７を不能にする。゛カウンタ２３０６が２４に到達すると、全パケットが長さ回路１９０４にシフトされる。１５０バイトを越えるパケットは最大パケット長を越える。これら過多に長いパケットは比較器２３０８によって検出されるが、これはこのことを長すエラー導線１９１８上に信号を置くことによって示す。この長さエラー指標はそのパケットを破棄させる。

フリップフロップ２３１２から２３１４はＰＩＤ回路１９０３内の７リツプフロツプ２２１０から２２１２と同一の機能を遂行する。

第２４図に直列並列変換回路１６ｏ３の詳細を示す。

直列並列変換回路１６０３はバッファ２４０１及びアドレス制御インタフェース２４ｏ２を含む。バッファ２４０１はデータデータ存在指標及びビット存在指標をパケット様式変換器１６ｏ２から受信する。バッファ２４０１は入りデータをバイト形式に変換し、このバイトを導線２７２０を経てアドレス制御器１４ｏ４に送くる。アドレス制御インタフェース２４０２は導線２７２１から２７２７上の信号によってケーブル２７２ｏ上の情報をどこに書込むかの信号を送くる。ｇｌｉ！２７２１から２７２３はそれぞれ受信バッフｙ１５０１、）ランクテストバッファ１５０２．７Ｊび一時ポインタに対する書込み指令である。導線２７２６から２７２７は一時ポインタを受信バッファあるいはトランクテストバッファ書込みポインタのどちらかに等しくセットし、またｉ、ｔ１２７２４から２７２５は受信バッファあるいはトランクテストバッフ７書込みポインタを一時ポインタと等しくセットする。

第２５図にバッファ２４０１の詳細を示す。バッファ２４０１は実直列並列変換を遂行する。入りデータ、データ存在指標、及びビット存在指標は導線１６０８．１６０９、及び１６１０上に受信される。入りデータは桁送りレジスタ２５０１と２５０４によって緩衝され、データ存在指標は桁送りレジスタ２５０２と２５０５によって緩衝され、そしてビット存在指標は桁送りレジスタ２５０３と２５０６によって緩衝される。データビットがレジスタ２５０４にシフトされると、これらは桁送りレジスタ２５０７によってバイトにアセンブルされる。

カウンタ２５０９は入りビット存在信号をカウントし、完全なバイトがアセンブルされた時期を知る。１つのバイトがアセンブルされると、このバイトはＡＮＤゲート２５１０からの信号を介して出力レジスタ２５０８にロードされる。これに加えて、ＡＮＤゲー）２５１０及び２５１１はフリップフロップ２５１２をセットするが、これはデータ存在信号を導線２４０４上に置く。このデータ存在信号はアドレス制御インタフェース２４０２にバイトの送信準備ができたことを知らせる指標である。

バイトが送信されると、アドレス制御インタフェース２４０２は導線２４０３上に１つの信号を置きバイトの受信を知らせる。この信号はフリップフロップ２５１２をリセットする。

第２６図にアドレス制御インタフェース２４０２の詳細を示す。アドレス制御インタフェース２４０２はメモリ１４０１内に位置する受信バッファ１５０１とトランクテストバッファ１５０２の書込みを制御する。フリップフロップ２６０５はエラーを含むパケットあるいはバッファが溢れたため破棄しなければならないパケットの破棄を制御する。フリップフロップ２６０８はデータが受信バッファ１５０１に書込まれるべきか、あるいはトランクテストバッファに書込まれるべきかの選択をする。バッファ２４０１は導線２４０４上に信号を置くことによってこれがバイトをアセンブルしたことを知らせる。この信号は導線２ｅ３ｉ上の信号を介して制御器２６０１にフリップフロップ２６０５をセットさせる。フリップフロップ２６０５が”　１”にセットされると、ＡＮＤゲート２６１０が動作し、これはＡＮＤゲート２６１１．２６１２．２６１４、及び２６１５を動作させる。バッファ２４０１が一テストパケットを送信しているときは、パケット様式変換器１６０２は導１ｉ１６１１上に１つの信号を置く。この信号はフリップフロップ２６０８をセットするが、該フリップフロップはＡＮＤゲー）２６２２から２６２５を動作させる。この動作はパケットをトランクテストバッファ１５０２に書込ませる。

バッファ２４０１内のパケットがテストパケットでない時は、フリップフロップ２６０８は”０”にリセットされる。これはインバータ２６２１を介してＡＮＤゲート２６１６から２６１９を動作させる。これらＡＮＤゲートか動作すると、パケットは受信バッファ１５ｏ１内に書込まれる。

第２７図にアドレス制御器１４ｏ４の詳細を示す。アドレス制御器１４０４は送信機１４０３、受信機１４０２、入力回路１４０６及び出力回路１４ｏ５がメモリ１４０１の適当な部分の読出し及びそこへの古込みを行なうことを可能にする。アドレス制御器１４ｏ４は受信イア９’７エース２７０１、出力インタフェース２７０３、送信インタフェース２７１１、入力インタフェース２７３１、及びメモリインタフェース２７０２を含む。これに加えて、この回路はフル／空き回路２７０４．２７０７．２７０８、及び２７１２；並びにフリップフロップ２７０５．２７０６．２７０９、及び２７１ｏを含む。

タイマ２７１４は受信機１４０２、送信機１４ｏ３、出力回路１４０５及び入力回路１４０６がメモリ１４０１内のバッファにいつアクセスするかを導線２７ｆ３０から２７６３を順次起動させることによって制御する。フル／空き回路はバッファの溢れ及び空き状態を検出するのに使用され、フリップフロップは関連するバッファ内にデータが存在する時を示すのに使用される。アドレス制御器１４０４はシステムクロック１６１からのシータクロック速度にて動作する。

受信インタフェース２７０１は受信機１４０２からの書込み要求を導線２７２１から２７２７上に受信する。

つまり、これは受信機１４０２からのデータをケーブル２７２０上に受信する。

受信インタフェース２７０１はこれら書込み要求に応答して、データをメモリ１４０１内に書込むために、受信バッファ書込みポインタ、トランクテストバッフ７書込みポインタ、あるいは一時ポインタのいずれかを提供する。例えば、導線２７２２上の信号は受信インタフェース２７０１にデータを受信バッファ書込みポインタによって示めされるアドレスに書込ませる。データが書込まれると、受信バッファ書込みポインタか増分され、この新たなアドレス及びこのアドレスに１を加えたものが受信バッファフル／空き回路２７０４に送くられる。受信バッファフル／空き回路２７０４が受信バッファ１５０１か空であることを検出すると、これはフリップフロップ２７０５をリセットし、導線２７３８からデータ存在信号を除去させる。受信バッファフル／空き回路２７０４が受信バッファ１５０１が溢れ状態であることを検出すると、これは８線２７’２８上に受信バッファ過ロード指標を送くる。導線２７２２上の信号はケーブル２７２０１のデータをトランクテストバッファ１５０２に書込ませる。この回路は受信バッファ１５０１の書込みと類似の動作するが、トランクテストバッファのフル／空き回路２７０７がトランクテストバッファ１５０２が空の時フリップフロップ２７０６をリセットし、これはトランクテストバッファ１５０２が溢れたことを４１ｉ！２７２９上の信号を介して示めす点か異なる。

一時ポインタはパケット長を長さ欄に書込むため、またエラーを含むパケットを破棄するために使用される。

一時ポインタは、パケットの長さ欄、及びパケットの実長がパケットの殆がバッファ内に書込まれるまで未知であるために使用される。実長は以下の方法にてパケットに挿入される。一時ポインタが書込みポインタと等しくセットされ、書込みポインタがバッファへのパケットの古込みを開始する。パケット長（これはパケットの終端付近に置かれる）の書込み準備ができると、これは一時ポインタを使用して書込まれる。一時ポインタは書込みポインタと等しくセットされているため、これは長さ欄の位置を指す。こうして、実パケット長が７（ケ・ソトの長さ欄に書込まれる。

パケット内にエラーが検出されると、パケットは破棄される。これは導線２４２７にパルスを送くる受信機１４０２によって遂行されるが、これは受信インタフｘ−ス２７０１に受信バッファに対する書込みポインタを一時ポインタと等しくセットさせる。

出力インタフェース２７０３は導線２７３２から２７３６を介して出力回路１４０５からの読出し要求を受信する。出力回路１４０５はこの読出し要求に応答してメモリ１４０１からデータを読出ずための適当なポインタを提供する。例えば、導線２７３２上の信号は出力インタフェース２７０３に受信バッファ１５０１の受信バッファ読出しポインタによって示めされるアドレス位置からデータを読出させる。Ｗ線２７３３−ｈの信号は出力インタフユース２７０３にスイッチテストバッファ１５０４のスイッチテストバッファ読出しポインタによって示めされるアドレス位置を読出させる。出力インタフェース２７０３はデータの読出しを行なうと、このデータをケーブル２７３１を経て出力回路１４０５に送くる。

溢れ状態は受信バッファフル／空き回路２７０４によって検出される。これは該回路２７０４によって読出しポインタを書込みポインタに１を加えたものと比較することによって遂行される。これら２−）、が等しい時は、これは受信機が受信バッファ１５０１にもう１つのバッファを書込めば溢れか発生することを示す。

人力インタフェース２７１３の動作は受信インタフェース２７０１と類似する。

入りデータはケーブル２７４４を経て入力回路１４０６から受信され、送信バッファ１５０３あるいはスイッチテストバッファ１５０４に書込まれる。入力回路１４０６からの書込み要求は導ｔ？２７４５から２７５２、及び導線２７６５を介して実行される。スイッチテストバッファのフル／空き回路２７０８及び送信バッファのフル／空き２７１２は入力インタフェース２７１３から書込みポインタアドレスを受信し、スイッチテストバッフｙ１５０４及び送信バッファ１５０３のフル／空き状態を管理する。これらフル／空き回路はフリップ７０ツブ２７０９及び２７１０をリセットし、導線２７４２及び２７４３を経てバッファ溢れ状態を送信する。送信インタフェース２７１１の動作は出力インタフェース２７０３と類似する。データはメモリ１４０１内の送信バッファ１５０３あるいはトランクテストバッファ１５０２から読出される。データは読出されると、これはケーブル２７５５を経て送信機１４０３に送くられる。読出し要求は導線２７５３及び２７５４を介して送信機１４０３から受信される。送信インタフェース２７１１は一時ポインタは含まない。

メモリ１４０１は以下の循環バッファ、つまり受信バッファ１５０１、）ランクテストバッファ１５０２、送信バッファ１５０３、及びスイッチテストバッファ１５０４を含む。第２８図に循環バッファの詳細を示す。循環バッファは読出しポインタ２８０１及び書込みポインタ２８０４がメモリ１４０１内の同一部を連続的に読出し及び書込みするのを可能にし、読出しポインタ２８０１が常に書込みポインタ２８０４の前にあり、書込みポインタ２８０４はまだ読出しされていないメモリ１４０１の部分を書込むことはできない。各続出し及び書込み動作の後、適当なポインタ（読出しあるいは書込み）が１増分される。書込みポインタ２８０４が読出しポインタ２８０１より１小さい位置にある時は、バッファはフルである（つまり、次の書込み動作はバッファの読出しポインタ２８０１がまだ読出しを終えてない部分に重複して書込みを行なうことになる）。ごの状態が発生すると、フル／空き回路２８０３は導線２８０８上にバッファ満杯？、態を示めす。同様に、読出しポインタ２８０１が書込みポインタ２８０４より１小さい位置にある時は、バッファは空である。

一時ポインタは受信機１４０２、入力回路１４０６、及び出力回路１４０５によって各種用途に使用される。

例えば、受信回路においては、この一時ポインタは書込みポインタが書込みその後受信機１４０２がエラーを発見した場合、書込みポインタをバックアップするのに使用される。一時ポインタはパケットの第１のバイトを含むメモリ位置を指す。書込みポインタを一時ポインタと等しくセットすることによって、このパケットは効果的に破棄される。

第２９図に典型的なポインタを示す。ポインタはバッファの読出し及び書込みをするためバッファ内の現位置のアドレスを含む。このポインタ回路は以下の機能、つまり、ポインタのリセット：ポインタの増分（ラップアラウンドを含む）：外部源からのポインタのロード、例えば、読出しポインタを一時ポインタと等しくセット：並びにフル／空き回路によって使用されるための現アドレス、及び該アドレスに１を加えたアドレスの提供を行なう。現アドレスはレジスタ２９０１内に格納される。

このアドレスはケーブル２９１９上に提供され、該アドレスに１を加えたものはケーブル２９２１上に提供される。リセット動作はケーブル２９２０上の開始アドレスを以下のごとくレジスタ２９０１にロードさせる。リセットは導線２９１５上の信号によって起動される。この信号はＯＲアゲ−２９０２を介してレジスタ２９０１を起動させる。これに加えて、このリセット信号はＯＲゲ−）２９０９を動作させるが、該ＯＲゲートはＡＮＤゲー）２９１３を起動させる。ケーブル２９２０上の開始アドレスはＡＮＤゲート２９１３及びＯＲゲート２９１２を通過しＡＮＤゲー）２９０５の１つの入力に到達する。ＡＮＤゲート２９０５の他方の人力はインバータ２９０６を介して起動され、こうして開始アドレスはレジスタ２９０Ｉにロードされる。ポインタの増分はポインタに次のメモリアドレスの読出しあるいは書込みをさせる。ポインタが限界アドレスに到達すると、この増分はラウンドアップを起こさせる。増分はｇ線２９１ｅ上の信号によって始動される。この信号はＯＲゲート２９０２を介してレジスタ２９０１を起動させる。レジスタ２９０１にロードされるアドレスはメモリ領域が限界に達っしたか否かによって左右される。限界に達っしてない場合は、比較器２９０７が動作し、これはＡＮＤゲート２９１１及びＯＲゲート２８１２を動作させる。ＯＲゲート２９１２が動作すると、現アドレスに１を加えたものがＡＮＤゲー）２９０５及びＯＲアゲ−２９０４を経てレジスタ２９０１にロードされる。限界に達っしている時は、比較器２９０８が動作する。これはＯＲゲート２９０９を動作し、該ゲート２９０９は貯述したごとく動作２９２０上の開始アドレスをレジスタ２８ｏ１にロードさせる。これがラウンドアップである。外部源からのロードは導線２９１５上の信号によって始動される。

この信号はＯＲゲート２９ｏ２を介してレジスタ２９０１を起動させる。これに加えて、この信号はＡＮＤゲー）２９０３を起動しインバータ２９０６を介してＡＮＤゲー）２９０５を不能ニスル。ＡＮＤゲ−）　２９０３が起動されると、ケーブル２９１８上の外部アドレスがＯＲアゲ−２９０４を経てレジスタ２９ｏ１に入力される。

第３０図は受信インタフェース２７ｏ１の詳細を示す。受信インタフェース２７０１は受信バッファ書込ミポインタ３００１、一時ポインタ３００２．及びトランクテストバッファポインタ３００３を含む。これらポインタは第２９図に説明のポインタと類似しており、受信４ｆｉ１４０２の受信バッファ１５ｏ１及びトランクテストバッファ１５０２の読出しに使用される。データはバッファ２４０１からケーブル２７２０上に受信され、ケ゛−プル３００４を介して、メモリインタフェース２７ｏ２を経てメモリ１４０１に送くられる。メモリ位置は、アドレスケーブル３００６を介して指定される。このアドレｘハＯＲ’ｙ”−）　３０１５及びＡＮＤゲー）３０１１を介して対応するポインタ３００１．３ｏｏ２、あるいは３００３のリードから受信される。ゲート３００９から３０１１は多重入力ＡＮＤゲートであり、ケーブル３００４から３００６を介してデータの送信、指標の書込み、及びメモリ１４０１の読出しを行なう。出力インタフェース２７０３、入力インタフェース２７１３、及び送信インタフ、−ス２７１１は受信インタフェース２７０１と類似した設計である。

第３１図にスイッチインタフェース１４１８の詳細を示す。スイッチインタフェース１４１８は２つの主要な機能を持つ。これは交換ネットワーク１１６の交換アレイ１７０あるいは１７１のどちらかへのパケットの送信あるいは該アレイのどちらかからパケットを受信し、またこれはトラヒック及びエラー統計の保持を行なう。エラー及び制御情報は保守レジスタ３１０１を介してスイッチインタフェース１４１８と中央処理装置１１５との間を通信される。スイッチインタフェース１４１８はパケットを出力制御器３１０６を介して交換ネットワーク１１６の交換アレイ１７０あるいは１７１のどちらかに送信する。通常のロードシェア動作においては、交換インタフ。−ス１４１８は交換アレイ１７０と１７１とに交互にロートする。しかし、中央処理装置１１５はスイッチインタフェース１４１８に全ての／（ケラトを交換アレイ１７０あるいは１７１のどちらかのみに向けさせることも、またパケットをいずれのアレイにも送信させないようにするととも可能である。この最後のモードは効果的にトランク自動制御器の機能を停止させる。第５５図に出力制御器３１０６の詳細を示す。スイッチインタフェース１４１８は入力制御器３１０７を介１７て交換アレイ１７０あるいは１７１のいずれかからパケットを受信するが、該入力制御器３１０７は入りパケットを入力回路１４０６あるいはＩＳＲに適切に経路指定する。入力制御器３１０７は保守パケットをｌＲ３３１０５に送くる。他の形式の全てのパケットは入力回路１４０６に送（られる。第５６図に入力制御器３１０７の詳細を示す。

スイッチインタフェース１４８はさらにトランク自動制御器１３１と中央処理装置１１５の間に保守続出し及ル２００あるいは交換ネットワーク１１６を経て送信される保守読出し及び書込みパケットの使用によって提供される。保守チャネル２００を経て送信される保守パケットは保守レジスタ３１０１の読出し及び書込みのみが可能であり、一方、交換ネットワーク１１６を経て送信される保守パケットは保守レジスタ３１０１に加えてトラヒック回路３１２０及びエラー回路３１１９の読出し及び書込みが可能である。

以下は交換ネットワーク１１６から受信された保守パケットの処理について述べる。交換ネットワーク１１６を経て導線１３２上に入力制御御器３１０７によってパケットが受信されると、該入力制御器３１０７はパケット０の制御器を読出しこれが保守パケットであるか否かを判定する。そのパケットが保守パケットでない時は、これ１回路３１２０を介してトランク自動制御器のトラヒックロードを監視する。トラヒック回路３１２０によってト理装置１１５によってエラーＴＣＢＭＣ３１１９より交換ネットワーク１１６を経て保守読出しパケットを送信することによって読出される。

保守レジスタ３１ｏ１はエラー回路３１１９からのエラー報告を導線３１１６上に受信し、またトラヒック回路３１２０からのトラヒック報告を導線３１１７上に受信する。これに加えて、保守レジスタ３１０１は他のエラー指標、例えば、受信機１４ｏ２、送信機１４ｏ３、入力回路１４０Ｂ、及び出力回路１４ｏ５からのエラー信号及び論理障害信号などのパケットをケーブル３１１０から３１１３を介して受信する。これら報告、エラー、及び障害指標信号が発生ずると割り込みがＴＣＢＭＣ６００１及び保守チャネル２００を介して中央処理装置１１５に送くられる。保守レジスタ３１ｏ１は保守チャネル２００を介して読出し及び書込みされる。保守ヂャネル２００からの読出し書込み要求はＴＣＢＭＣ６００１によってケーブル６０ｏ５を介して制御される。保守チャネル２００については第６０図と関連して詳細に説明する。

第３２図に入力回路１４０６の詳細を示す。この回路はスイッチインタフェース１４１８を経て交換ネットワーク１１６からスイッチパケットを受信しこのパケットをメモリ１４０１内の適当な部分に書込む。入力回路１４０６はパケット書式変換器３２ｏ１及び直列並列変換器３２０２を含む。入りパケットは導線３２ｏ４上のデータ存在指標とともにスイッチインタフェース１４０６から導線３２０３上に受信される。バケット書式変換器３２０１は入りパケットの制御器から読出しパケットの形式を判定する。それがメモリ書込みパケットである時は、これは導線３２１２上の信号によって示めされる。

それがテストパケットである時は、これは導１１３２１０上の信号によって示めされる。バケット書式変換器３２０１はまたメモリ書込みパケットの長さ及びＣＲＣＩｉを更新する。パケットの書式変換が完了すると、このパケットは直列にて直列並列変換器３２０２に送（られる。

直列並列変換器３２０２はこの入り直列流をバイトに変換し、またこのバイトのメモリへの伝送を制御する。通常のデータパケットである時は、このデータは導線２７４５上の信号を介して送信バッファ１５０３に書込まれる。テストパケットである時は、このデータは導線２７４６上の信号を介してスイッチテストバッファ１５０４に書込まれる。メモリ書込みパケットである時は、データはそのパケット自体に指定されるメモリ位置に書込まれる。導線２７４７から２７５２、及び導線２７６５は２つの一時ポインタの書込み及びセットを行なう。一時ポインタ１はエラーが検出されたパケットを破棄するのに使用され、一時ポインタ２はメモリ書込みパケットのデータ部を指定のメモリ位置に書込むのに使用される。

第３３図はバケット書式変換器３２０１の詳細を示す。バケット書式変換器３２０１は重複ＣＲＣ回路３３０１及び３３０３、重複パケット書式変換回路３３０２及び３３０４、並びに比較器３３０５を含む。これら重複回路は書式変換過程においてＣＲＣコードがエラーの検出をできないために必要である。入りパケットはバケット書式変換器３２０１によって導線３２０３上に受信される。ＣＲＣ回路３３０１及び３３０３は入りパケットのＣＲＣ４ｍをチェックする。両方のＣＲＣ回路が同一のエラーを検出した時は、ＡＮＤゲート３３０６によってパケット受信エラー信号が生成され、導！３２０Ｂを経てスイッチインタフェース１４１８に送くられる。これに加えて、パケット受信エラーが発生すると導線３２１２上に１つの信号が置かれる。この信号は直列並列変換器３２０２にこのパケットを破棄させる。エラーか検出されなかったパケットは、次にパケット書式変換回路３３０２及び３３０４によって書式変換される。この書式変換過程は制御器、長さ欄、及びＣＲＣ４ｆｌの更新を伴なう。バケット書式変換器３３０２及び３３０４による書式変換に不一致が存在する時は、この不一致は比較器３３０５によって検出される。この不一致は比較器３３０５にスイッチインタフェース１４１８にｉ！！！３２０５を経て１つの障害指標を送信させる。

第３４図はパケット古式変換回路３３０２の詳細を示す。バケット書式変換回路３３０２は書式制御器３４０１、書式長回路３４０２、及び書式ＣＲＣ回路３４０３を含む。バケット古式変換回路３３０２はメモリ書込みパケットの制御器、長さ欄、及びＣＲＣａのみを更新する。他のパケットはこの回路によって変更されることなく通過する。書式制御器３４０１はパケットをＣＲＣ回路３３０１より導線３３ｏ７を経て受信する。導線３３０７上にデータが存在することを示めすために導線３３０８上に１つの信号が置かれる。このデータ存在信号はｅ線３４０５を経て書式長回路３４ｏ２に、また導線３４０８を経て古式ＣＲＣ回路３４ｏ３に送信される。書式制御器３４０１は入りパケットの制御器を調べる。この欄が４”　（メモリ書込みパケットであることを示す）である時は、書式制御器３４ｏ１は導１１３２１２上に１つの信号を置くか、これは書式長回路３４ｏ２及び古式ＣＲＣ回路３４ｏ３を起動する。呑すパケットがメモリ書込みでない時は、書式制御器３４ｏ１はパケットをシフトする。パケットがテストパケットである時は、書式制御器３４０１はこれを導線３２１ｏ上に１つの信号を置くことによって示すが、この結果このパケットがスイッチテストバッファ１５ｏ４に書込まれる。書式制御器３４０１φ≦メモリ書込ろパケットを受信し、た時は、書式長回路３４０２は導線３２１２からのメモリ書込みパケット信号シこ応答して長さ欄に定数長を書込ろ、書式ＣＲＣ回路３４０３は新ＣＲＣを計算する。長さ欄に定数長が書込まれるのは、スイッチテストバッフ、１５゜４に書込まれるメモリ書込みパケットがパケット見出し欄を含むのみで、データを含まないため、これが同一長となるためである。書式変換されたパケットは次に導線３２０８を経て直列並列変換器３２０２に送（られる。

第３５図に古式制御器３４０１の詳細を示す。書式制御器３４０１は入りパケットの制御槽を読出す。入りパケットがメモリ書込みパケットである時は、導線３２１２」二に１つの信号が置かれ、また入りパケットが通常のデータパケット以外のものである時は、導線３２１０上に１つの信号か置かれる。パケットは導線３３０７上に送くられ、システムクロック１６１からのファイクロック速度にてレジスタ３５０１及び３５０２にシフトされる。これはレジスタ３５０１内の制御槽を捕えるために行なわれる。同時に、データ存在信号がレジスタ３５０３内にシフトされる。パケットの４８ビツトかレジスタ３５０１及び３５０２にシフトされた時、レジスタ３５０１は制御槽、つまりビット４０から４８を含む。この制御欄内の値は導線３５１１を経て比較器３５０４及び３５０５に送くられる。比較器３５０４及び３５０５は制御槽を読出しパケット形式を判定する。制御槽が”４”　（メモリ書込みパケットを示す）である時は、比較器３５０４が動作しＡＮＤゲート３５０８及び３５１０を介して導線３２１２上に１つの信号を置く。制御槽が”０″でない時は、比較器３５０５が動作しＡＮＤゲ−）３５０９を介して導線３２１０上に１つの信号を置（。フリップフロップ３５０６及び３５０７はデータ及びデータ存在信号をフフイ速度にてクロックさせる。

第３６図に書式長間路３４０２の詳細を示す。書式長間路３４０２は定数長をメモリ書込みパケットの長さ欄に置く。他の全てのパケットは変更を受けずシフトされる。入りデータ及びデータ存在信号は導線３４ｏ４及び３４０５−Ｆ、に到達する。入りパケットがメモリ書込みパケットでない時は、データはフリップフロップ３６０１、ゲ〜）３６０８及び３６ｏ９及びソリツブフロップ３６０７へとシフトされる。データ存在信号はフリップフ「】ツブ３６０２及び３６１１を経てシフトされる。フリップフロップはシステムクロック１６１の’：ｊｉ’制御下にてファイクロック速度にて動作する。入りパケットがメモリ書込みパケットである時は、これは導線３２１２上の信号によって示めされる。このメモリ書込ろ信号はフリップフロップ３６ｏ５をセットする。フリップフロップ３６０５かセットされ、パケットの第１ビツトが７リツプフロノブ３６０１に開始されるその時、フリップフロップ３６０４かセットされ、この結果、定数”１８”か桁送りレジスタ３６０６からＡＮＤゲート３６１ｏ及びＯＲゲート３６０〜９を経てパケットの長さ欄にシフトされる。同時に、カウンタ３６ｏ３が起動される。

カウンタ３６０３が７″に達っすると、フリップフロップ３６０４がリセットされ、桁送りレジスタ３６０６がシフトを中止する。バ、ケットの残りの部分がＡＮＤゲート３６０８及びＯＲゲート３６０９にシフトされる。

第３７図に書式ＣＲＣ回路３４０３の詳細を示ず。書式ＣＲＣ回路３４０３はメモリ書込みパケットのＣＲＣ欄を再計算する。他のパケットは変更を受けずにシフトされる。Ｗ、１３４０８上の入りデータ存在信号は制御器３７０４にカウンタ３７ｏ３を起動させる。カウンタ３７０３は導線３４０７上に出現し、フリップフロップ３７０１、データセレクタ３７０Ｂ、及びフリップフロップ３７０７を通過する入りパケットのビットをカウントする。データはこの回路を通過すると、これはＣＲＣ回路３７０５にも送くられるが、該回路は新ＣＲＣを計算する。これはパケットの最初の１２８ビツトがパケット見出しを含’ｉ　Ｎ　ＣＲＣの計算か必要なのはパケットのこの部分のみであるためである。１２８ビツトの後のパケットの残りの部分はデータを含む。このデータはメモリに書込まれパケットか伝送される時、そのパケット内には出現しない。データは論理翻訳テーブル１５ｏ５に書込まれ、従って、ＣＲＣ４Ｇ］はパケットのデータ部分まではＪ］算されない。データセレクタ３７０６からパケットの終端か去る時、制御器３７０４は再計算したＣＲＣ欄をデータセレクタからパケットの終端にシフトする。

第３８図に直列並列変換器３２０２め詳細を示す。直列並列変換器３２０２はバッファ３８０１及びアドレス制御インタフェース３８０２を含む。バッファ３８０１は導線３２０８上に入り直列情報を受信しこの情報をバイトに変換しこれらをケーブル２７４４を経てアドレス制御器１４０４に送信する。アドレス制御インタフェース３８０２はアドレス制御器１４０４にメモリ１４０１内のどこにデータを書込むかの信号を送く仝。この信号法は導線２７４５から２７５２、及び導線２７６５を介して提供される。この信号法は受信アドレス制御インタフェース回路２４０２と類似の方法によって達成される。

第３９図にバッファ３８０１の詳細を示す。バッファ３８０１は入り直列データをバイト形式に変換する。これに加えて、これはアドレス制御インタフェース３８０２にバッツァ内にＣＲＣ欄か存在する時について信号を送くる。これはメモリ書込みパケットにおいては、アドレス制御インタフェース３８０２　ＣＲＣＱをスイッチテストバッフ７１５０４に書込み、またパケットのデータ部を別のメモリ位置に書込むために必要である。入りデータ及びデータ存在信号はａ線３２０８及び３２０９上に出現し、これらはレジスタ３９０１及び３９０２にシフトされる。レジスタ３９０３内でバイトがアセンブルされると、これはレジスタ３９０４にロートされそしてケーブル２７４４を経てアドレス制御器１４０４に送（られる。４１３８０−５上の信号はアドレス制御インタフェース３８０２にＣＲＣＥの送信準備が完了したことを知らせる。上記の点を除き、バッファ３８０１の動作はバッファ２４０１の動作と類似する。

第４０図にアドレス制御インタフェース３８０２の詳細を示す。アドレス制御インタフェース３８０２は第６図に示すものと類似するパケットをメモリ１４０１内に書込む。このパケットはデータパケット、メモリ読出しパケット、あるいはスイッチテストパケットであり得る。データパケットである時は、パケットはメモリ１４０１内の送信バッフｙ１５０３に書込まれる。ｌ＜　、ソファ３８０１内にて最初のバイトの準備が完了するき、これは導１％！３８０４上の信号によって知らされる。この信号は制御器４０２８に導線４０３０上に１つの信号を置かせる。この信号はフリップフロップ４０１３をセットし、該フリップフロップはＡＮＤゲート４０１２の出力に１つの１”を置く。制御器４０２８は次にＳ線４０３５上に１つの信号を置く。これは書込みバッファ指令である。データパケットの場合には、データは送信バッファ１５０３に書込まれるが、これは導線４０３５信号がＡＮＤゲート４０１６を動作し、該ゲート４０１６がＡＮＤゲー）４０１７を動作するためである。ＡＮＤゲ−）４０１７が動作すると、導線２７４５上に１つの信号が置かれる。この信号はアドレス制御器１４０４に送くられ、これはバッファ３８０１内に含まれるバイトをメモリＩ４０１内の送信バッファ１５０３内に書込ませる。この過程がバッファ３８０１から全パケットが読出サレ送信バッファ１５０３内に書込まれるまで継続する。各バイトがバッファ３８０１から送信バッファ１５０３に伝送されると、制御器４０２８は導線３８０３を経てバッファ３８０１に受信確認信号を送くる。テストパケットの場合の動作もデータパケットの場合の動作と類似するが、パケットが送信バッファ１５０３でなぐスイッチテストバッファ１５０４に書込まれる点が異なる。これは導線３２１０上の信号によってフリップフロップ４００５がセットされることによって達成される。

フリップフロップ４００５がセットされると、ＡＮＤゲ−）４０１７から４０２１が不能にされ、ＡＮＤゲート４０２３から４０２７が起動される。これはスイッチテストバッファ１５０４の書込みを起動し、一方、送信バッファ１５０３の書込みを不能にする。メモリ書込みパケットはパケット長欄、発信側及び着信先トランク自動制御器欄、制御器欄、到着時開梱、プロセス同定子細、論理アドレス欄、タイムスタンプ欄、及びＣＲ，Ｃ！がスイッチテストバッファ１５ｏ４がスイッチテストバッファ１５０４内に書込まれ、一方、データ欄がそのパケットによって指定される他のメモリ位置に書込まれることを要求する。これを達成するためには、制御器４０２８はパケットの書込みの殆どの間スイッチテストバッファ１５０４の書込みを起−動する。これはデータ欄までの始めの欄をＪｅＨ２７４Ｂを介してスイッチテストバッファ１５０４に書込ます。パケットのデータ部の書込のが開始される時、制御器４０２８はスイッチテストバッファ１５０４の書込みを不・能にし、一方、一時ポインタの書込みを起動し、パケットのデータ部を導線２７４７を経てポインタ２が指すメモリ位置に書込む。データ部の書込みが完了したら、制御器４ｏ２８は導線２７４６を介してＣＲＣ欄をスイッチテストバッファ１５ｏ４に書込ませる。　バッファ３８０１内に格納されたパケットがエラーを含む時、あるいはパケットが書込まれているバッファが溢れを起こした時は、パケットは破棄される。

エラーを含むパケットは１ｆｉ１３２１１上の信号によって示めされる。送信バッファ１５０３の溢れは導線２７４３上の信号によって示めされ、またスイッチテストバッファ１５０４の溢れは導線２７４２上の信号によって示めされる。パケットの破棄は一時ポインタ１によって達成されるが、これは書込ろ動作の開始において書込みポインタと同一にセットされる。エラーが発見されたり、バッファの溢れが発生した場合、導線２７４８あるいは２７６５上の信号を介して書込みポインタが一時ポインタと同一にセットされる。この結果書込みポインタがパケットの書込みを開始した時にその書込みポインタがあった位置に戻される。次のパケットがエラーを持つパケットの上に書込まれ、こうしてエラーを持つパケットが破棄される。書込みポインタを一時ポインタ１と等しくセットする動作は、制御器４０２８によって導線４０３６上に１つの信号を置くことによって達成される。この動作は各書込み動作の終端においてなされる。しかし、パケットか破棄されない通常の書込み動作においては、ＡＮＤゲー）４０１０の他方の人力が不能にされているため導線４０３６上の信号はなんの変化も起こさせない。破棄信号が受信されると、フリップフロップ４０１３は”０”にリセットされる。

これはＡＮＤゲート４０１２を切り、この結果ＡＮＤゲー）４１０６が不能にされ、送信及びスイッチテストバッファの両方の書込みが不能にされる。これに加えて、フリップフロップ４０１３が”０”にリセットされると、ＡＮＤゲー）４０１０が起動され、とれは書込みポインタを一時ポインタ１と等しくセットし、この結果そのパケットを破棄する。

第４１図に出力回路１４０５の詳細を示す。出力回路１４０５はメモリ１４０１からデータパケット、メモリ読出し及び書込みパケット、並びにスイッチテストパケットを読出しこれらパケットをスイッチインタフェース１４１８を経てスイッチネットワークに送信する。出力回路１４０５は並列直列変換器４１０１及びパケット書式変換器４１０２を含む。並列直列変換器４１ｏ１は導線２７３２から２７３８を使用して、アドレス制御器１４０４を介してメモリ１４０１からデータを読出す。データは並列形式にて読出され、ケーブル２７３１上に出現する。パケットの形式によって、並列直列変換器４１０１は導線２７３２．２７３３．２７３５、あるいは２７３６上に信号を置き、受信バッフｙ１５０１あるいはスイッチテストバッファ１５０４を読出し、また一時ポインタをロードする。以下にデータパケット、メモリ読出しあるいは書込みパケット、及びスイッチテストパケットに対する動作を説明する。並列直列変換器４１０１がメモリ１４０１を読出している間に、該変換器はデー。

夕を直列に変換し、該直列データをパケット古式変換器４１０２に送くる。パケット書式変換器４１０２は導線４１１５上にパケットを受信し、パケットのＣＲＣ欄をチェックし、このパケットをスイッチネットワークに送信するために新ＣＲＣ４１ｉを計算する。パケットの形式によって、出力回路１４０５はさらに数個のパケット欄、例えば発信側トランク自動制御器欄、着信先トランク自動制御器欄、長さ欄、及び制御槽を更新する。パケットの古式変換を終えると、スイッチインタフェース１４１８を経て導線４１１７上をスイッチネットワークに送信される。スイッチインタフェース１４１８は導線４１１４十に１つの信号を置くことによってこれが／＜ケ１．トを受信できる吠態にあることを示す。入りパケット内に、あるいはパケットの書式変換の際にエラーか検出されると、これは導線４１１９から４１２１の１つの−１−の信号によって示めされるか、この信号はスイッチインタフェース１４１８に送信される。

並列直列変換器４１０１は制御リードを含むか、該リードは該変換器かアドレス制御器１４０４を介してメモリ１４０１の任意の部分にアクセスすることを可能にする。受信バッファ１５０１へのアクセスは導線２７３２を介して提供される。スイッチテストバッファ１５０４へのアクセスは導線７２３３を介して提供される。これらアクセスリードは制御のみを提供し、メモリ内に含まれる情報はケーブル２７３１を介して送信される。メモリ１４０１にアクセスするためには、導線２７６０上に１つの信号か存在しなければならない。この信号はアドレス制御器１４０４内に含まれるタイマ２７１４によって提供される。出力回路１４０５はまた一時ポインタに対する制御リードを含むが、該一時ポインタは導線２７３４から２７３７を介して提供される。一時ポインタはメモリ読出１７及びメモリ書込みパケットによって指定されるメモリ読出し動作を遂行する。

パケット古式変換器４１０２は導線４１１５を経て並列直列変換器４１０１より情報を受信する。これはこの情報をスイッチネットワークに送信されたパケットをアセンブルするのに使用される。この回路はまた入りパケットのＣＲＣ欄をヂエックして、エラーか検出された時はエラー指標を提供する。

第４２図、第４３図、及び第４４図は出力回路１４０５によって提供されるパケットの変換を示す。並列直列変換器４１０１に入力されるパケット構成は出力回路１４０５に人力され４パケツトである。パケット古式変換器４１０２に人力されるパケット構成は実パケットではなく、実パケツト変換の中間ステップを解説するためのものである。パケット古式変換器４１０２から出力され第４２図はデータパケット（”０″値の制御ａ）が受信バッファ１５０１から読出される時のパケットの変態を示す。つまり、第４２図は出力回路１４０５かデータパケットを読出す時にパケットに何が起こるかを示す。

バケツ）４２０１は受信バッファ１５０１内に存在するパケットである。並列直列変換器４１０１はアドレス制御器１４０４から導線２７６０上に許可信号を、そして導線２７３８−１１にデータ存在信号を受信すると、これは受信バッファ１５０１を読出しできるｔｌｆとなる。これは並列直列変換器４１０１が導線２７３２を介してアドレス制御器１４０４に受信バッファ読出し信号を送くることによって達成される。この信号はアドレス制御器１４０１にメモリ４１０１内の受信バッファ１５０１を読出させそのデータをケーブル２７３１上の並列直列変換器４１０１に送くらせる。このデータは並列にて出現し、直列ビット流に変換される。パケットの論理アドレスか読出されると、これは導線２７５３から２７３７上の信号を介して一時ポインタにロートされる。このアドレスは論理翻訳テーブル１５０５の適切なエントリーにアクセスするために使用されるか、これは並列直列変換器４１０１からバケット書式変換器４１０２に送くられるパケット内に挿入される。この中間パケットの書式は第４２図に４２０２として示めされる。

並列直列変換器４１０１か受信バッファ１５０１を読出しその新論理アドレスの読出し終えると、これはその情報をバケット書式変換器４１０２に送くる。パケット古式変換器４１０２は２つの主要な機能を遂行する。これは入り情報の幾つかの欄の順番を変更することによって発信側及び着信先トランク自動制御器の番号をそれらのΔ当な欄に置き、また論理チャネル翻訳デープル情報を論理アドレス欄に挿入する。これに加えて、バケット書式変換器４１０２は入り情報のＣＲＣ欄をチェックし、新長さ柵及びＣＲＣ欄を計算する。この動作の結果、実バケツ）４２０３が得られる。

第４３図はメモリ読出し動作（制御槽が３″）あるいはメモリ書込み動作（制御槽か”４”）の際に起こるパケットの変態を示す。これら動作はデータパケット（第４２図）の読出しと類似するか、以下の点が異なる。メモリ読出しあるいはメモリ書込みにおいては、データはメモリ読出しあるいはメモリ書込み内の指定のメモリ位置から読出され、このデータは出メモリ読出しあるいはメモリ書込みパケットに挿入される。同時に、パケットの残りかスイッチテストバッファ１５０４から読出される。パケット４３０１はスイッチテストバッファ１５０４内に存在するパケットである。アドレス欄はバケット内に挿入されるデータのメモリ位置である。カウント欄は読出されるべきデータのバイト数である。パケットは導線２７３３Ｊ−の信号の制御下にてスイッチテストバッファ１５０４から読出される。アドレス欄４３０４か該バッファから読出される時、この値は一時ポインタ内にも保存される。これは第４２図と関連して前述したごと＜、ｇ腺４２０９及び４２１０上の信号を介して実行される。カウント欄４３０５の読出しを終えたら、この一時ポインタを使用してメモリ１４０１から情報を読出す。次に、この情報がデータ欄に挿入される。パケット書式変換器４１０２は長さ欄、並びに着信先及び発信側トランク自動制御器欄を更新し、また新ＣＲＣａを再計算する。この結果、実バケツ）４３０３が形成される。　第４４図にスイッチテストパケット（制御器”５”あるいは”６”）のパケット変態を示す。スイッチテストパケット変態においては、着信先トランク自動制御器欄を更新することが必要である。これはトランク自動制御器１欄あるいはトランク自動制御器２ＩｆＡ内のデータを使用して実行される。第１のホップスイッチ　テストパケット（制御器が”５”）では、トランク自動制御器１欄が使用される。第２のホップスイッチ　テスト／＜ケラト（制御器が”６”）では、トランク自動制御器２欄が使用される。

第４５図に並列直列変換器４１０１の詳細を示す。この回路はアドレス制御インタフェース４５０１、及びバッファ４５０２を含む。入りパケットはケーブル２７３１を経てアドレス制御インタフェース４５０１及びバッファ４５０２の両方に送くられる。アドレス制御インタフェース４５０１は導線２７３８及び２７４０上のデータ存在信号を介して受信バッファ１５０１あるいはスイッチテストバッファ１５０４のどちらかにデータが存在することを知らされる。これは次にこれらパケットのバッファ４５０２への送信を制御するが、該バッファは並列直列変換を遂行する。アドレス制御インタフェース４５０１はまた一時ポインタを使用して論理チャネル翻訳テーブルエントリー及びメモリ読出し及びメモリ書込みパケットのデータ欄の読出しを制御する。

第４６図にアドレス制御インタフェース４５０１の詳細を示す。アドレス制御インタフェース４５０１はパケットの受信バッファ１５０１あるいはスイッチテストバッファ１５０４からバッファ４５０２への伝送を制御する。パケットの伝送はケーブル２７３１を介して実行される。アドレス制御インタフェース４５０１はまた読出し中のパケットの制御器を復号して一時ポインタをロードするとともに、読出し中のパケットの長さ欄を読出すことによってパケット全体の読出しが完了する時期を判定する。アドレス制御器１４０４は導線２７３８上に１つの信号を置くことによって受信バッファ１５０１内にデータか存在することを示し、一方、導線２７４０上に１つの信号を置（こ歳によってスイッチテストバッファ１５０４内にデータが存在することを示す。アドレス制御インタフェース４５０１はこのデータ存在信号に応答して導線２７３２あるいは２７３３上に１つの信号を置き、受信バッファ１５０１あるいはスイッチテストバッファ１５０４のいずれかを読出す。これに加えて、アドレス制御器１４０４からのデータ存在信号は制御器４６０２にカウンタ４６０４を始動させる。カウンタ４６０４はケーブル２７３１から受信される各バイトをカウントする。このカウントは入りパケットの制御及び長さ欄が導線２７３１上にいつ存在するかを判定するのに必要である。

メモリ読出しあるいはメモリ書込みパケット（制御器が３”あるいは”４”）の読出し動作も第４３図のバケツ）４３０１に基づいて説明できる。制御器４６ｏ２は導線２７４０上に”スイッチテストバッファ内データ存在信号”を受信し、前述のごとく、スイッチテストバッフｙ　１５．０４の読出しを開始する。ケーブル２７３１上に長さ欄が出現すると、これはカウンタ４６ｏ３内に格納される。カウンタ４６０３はカウントダウンを開始し、カウントが０に達っすると、全パケットの読出しが完了する。制御器がケーブル２７３１上に出現すると、これは復号器４６０１によって復号される。制御器が一旦復号されると、これはフリップフロップ４６０５及び４６０６に格納される。アドレス制御インタフェース４５０１はスイッチテストバッファ１５０４からのパケットの読出しを継続する。アドレス欄が導線２７３１上に出現すると、このアドレスは制御器４６０２によって導線２７３５及び２７３６上に１つの信号を置くことによって一時ポインタにロードされる。ケーブル２７３１上にカウント欄か出現すると、これはカウンタ４６０３にロードされる。カウンタ４６０３はそのアドレス細円に指定されるメモリ位置から続出されるデータバイトの数をカウントする。このデータは次にそのパケットの終端に置かれこれによって中間パケット４３０２が形成される。

第４７図にバッファ４５０２の詳細を示す。バッファ４５０２は実並列直列変換を遂行する。ケーブル２７３１上へのバイトの存在はアドレス制御インタフェース４５０１からの導線４５０４上の信号によって示めされる。ロート信号が導線４５０３上に提供される。このロード信号はケーブル２７３１上の第１のバイトを入力レジスタ４７０１にロードさせる。制御器４７０３は次にこのバイトを桁送りレジスタ４７０２にロードする。桁送りレジスタ４７０２は次にこのバイトを直列にて導線４２１５にシフトする。このシフトは制御器４７０３からの導線４７０６上の信号によって起動される。制御器４７０３はまたカウンタ４７０４にカウントを開始させる。カウンタ４７０４はビット時間をカウントし桁送りレジスタ４７０２からビットが完全に続出される時を知らせる。桁送すレジス汐４７０２の内容が直列にてシフトされている間に、ケーブル２７３１上の次のバイトが入力レジスタ４７０１にロードされるが、該レジスタは桁送りレジスタ４７０２内のデータが完全にシフトされるまでこのバイトを緩衝する。桁送りレジスタ４７０２内のデータが完全にシフトアウトされると、制御器４７０３はレジスタ４７０１の内容を導！４７０５上の信号を介して桁送りレジスタ４７０２に通過させる。制御器４７０３は次にカウンタ４７０４をリセットし、導線４５０５を介してアドレス制御インタフェース４５０１に了解信号を送（り戻どす。バッファ４５０２はスイ・ソチインタ７エース１４１８から導９９４１１４上に連続的な準備完了信号を受信する。スイッチインタフェース１４１８か溢れ状態にあり、パケットを受信できない時は、これはこの準備完了信号を除去する。これが発生すると、この準備完了信号が再度出現するまで桁送りレジスタ４７０２からのデータのシフトアウトか抑制される。

第４８図にパケット書式変換器４１０２の詳細を示す。バケット書式変換器４１０２はパケット書式変換回路４８０１及び４８０２、並びに比較器４８０３を含む。バケット書式変換器の重複は、前述したごとり、／−−ドウヱアの障害を検出するために必要である。書式変換においてエラーが存在すると、比較器４８０３がそのエラーを検出して導線４１２１上に１つの信号を置く。

この障害信号はスイッチインタフェース１４１８を介して中央処理装置に送くられる。入りパケットのＣＲＣチェックか受信パケットにエラーが存在することを示すと、Ｊ”１４１１９上に１つの信号が置かれまた論理チャネル翻訳テーブルのエントリーのチェックかエラーを示すと、導線４１２０上に１つの信号が置かれる。両方の信号はスイッチインクフェース１４１８に送くられる。

第４９図にバケット書式変換回路４８０１の詳細を示す。バケット書式変換回路４１０８は次の２つの基本的機能を遂行する。これは入りパケットのＣＲＣ４ｉＷをチェックしエラーの報告をし、また受信パケットの種類によっては幾つかの欄の書式変換を遂行する。エラーの報告はＣＲＣチェック回路１９ｏ５によって実行されるが、該回路は入りパケットのＣＲＣ欄、及び論理ヂャネル翻訳テーブルのエントリーのチェック欄をチェックする。

入りパケットがエラーを含む時は、これは前述のごとくＲ線４１９９あるいは４１２ｏ上の信号を介して報告される。この動作は受信パケットの種類に無関係に同一である。

パケット古式変換回路４８０１をバケツ）４２０２に類似の通常のパケット（制御器か”０”）の処理と関連して説明する。入りパケットはバケット書式変換回路４８０１によって導線４１１５上に受信され直列にてレジスタ４９０１にシフトされる。ビットはシステムクロック１６１の制御下で連続流にてバケット古式変換回路４８０１に送くられる。タイミング発生器４９ｏ４が各ビットが桁送りレジスフ４〜９０１内のどこに存在するかの形跡を保つ。これは制御器４９ｏ３がデータセレクタ４９０２を介して桁送りレジスタ４９ｏ１内の色々な領域にアクセスし、各種の欄を適切な古式変換回路４９０６から４９０８、あるいは復号器４９ｏ９にシフトすることを可能とする。制御器とＰＩＤｉか桁送りレジスタ４９０１内の適切な位置に存在すると、制御器４９ｏ３はこれら欄を復号器４９０９にシフトさせる。復号器４９０９はこれら欄を復号し、復号された値を制御器４９０３に送くる。２５６ビツトが桁送りレジスタ４９０１にシフトされると、現在レジスタ４９０１内に格納されている長さ欄かデータセレクタ４９０２によって選択され、導線４９１２を経てデータセレクタ４９１０に送くられる。この特定の場合は、長さ欄は変更せず、従ってその出力に直接送くられる。論理チャネル翻訳テーブルエントリー欄に位置するＤＴＣＤは、次にデータセレクタ４９０２を介してレジスタ４９０１からシフトアウトされ、データセレクタ４９１０に送くられる。次に考慮ずべき欄はＳ、ＴＣ欄である。この欄の値は書式ＳＴＣ回路４９０６に送くられる。制御器４９０３は書式ＳＴＣ回路４９０６にこの値をデータセレクタ４９１０にシフトさせる。制御器、到着時開梱、及びパケット同定子欄か次にデータセレクタ４９０２によって選択され、制御器４９０３の制御下においてデータセレクタ４９１０にシフトされる。レジスタ４９０１内に含まれる新論理アドレスを論理ヂャネル翻訳テーブルエントリー欄より移動することか必要である。これを実行するのには、制御器４９０３はデータセレクタ４９０２にこの欄を選択させ、この新論理アドレスをデータセレクタ４９１０に送くらせる。各欄かデータセレクタ４９１０に送くられると、制御器４９０３はデータセレクタ４９１０にこれら欄（これは現在全パケットを構成する）を書式ＣＲＣ回路４９１１に送くらせる。書式ＣＲＣ回路４９１１はパケットがシフトされるのに伴って新ＣＲＣ欄の再゛計算をする。全パケットか書式ＣＲＣ回路４９１１にシフトされると、書式ＣＲＣ回路４９１１は更新された欄に基づいて新ＣＲＣａを計算し、パケットの終端に新ＣＲＣ欄を加わえる。書式変換パケットは次に導線４１１７を経てスイッチインタフェース１４１８に送くられる。制御器４９０３は導線４１１８１に所望のデータ存在信号を生成する。

第５０図に送信機１４０３の詳細を示す。送信機１４０３はアドレス制御器１４０４を介してメモリ１４０１からデータを読出し、このデータをトランクパケットに変換するか、該パケットは次のトランク自動制御器あるいは終端局内の集中装置に送（られる。送信機１４０３は並列直列変換器５００１、バケット書式変換器５００２、並びに標識及びビット挿入回路５００３を含む。送信機１４０３は送信バッファ内データ存在信号及びトランクテストバッファ内データ存在信号をアドレス制御器］４０４から導線２７５６〜及び２７５８を介して受信する。

送信機１４０３か導線２７６６上に１つの信号を受信すると、これは導線２７５４−１−に１つの信号を置くことによってメモリ１４０１内の送信バッファ１５０３を読出ず。この信号はアドレス制御器１４０４に送信バッファ１５０３からデータを読出させ、そのデータをケーブル２７５５を介して送信機１４０３に送くらせる。同様に、送信機１４０３は導線２７５３上に信号を置くことによってメモリ１４０１内のトランクテストバッファ１５０２からデータを読出す。送信バッフｙ　１５０３あるいはトランクテストバッファ１５ｏ２からデータを読出したら、このデータは並列から直列に変換され、導線５０１３を介してバケツ）１７式変換器５００２に送くられる。パケット書式変換器５００２はこれがデータの受信状態にあることを導線５ｏ１５上に１つの信号を置くことによって示す。バケット書式変換器５００２は時間ステップ欄を詰め、また必要に応じて、ＰＩＤｌｌｌを更新することによって、流れ制御の変化を反映する。流れ制御情報はケーブル５０１２を介してスイッチインタフェース１４１８から受信される。

これに加えて、バケット書式変換器５００２は入りパケットのＣＲＣｌｌｉのエラーについてチェックし、また追加欄の情報に基づいて新ＣＲＣｉを再計算する。バケット書式変換器５００２はこのパケットを導線５０１６を経て標識及びビット挿入回路５００３に通過する。標識及びビット挿入回路５００３はこの標識パターンを出パケットの開始及び終端に加え、全ての５つの１の連続の後に１つの０を挿入する。

標識及びビット挿入回路５０ｏ３は次にトランクパケットを導線５０１９を介して１．５４４Ｍｂ／ｓ速度にてトランクに送信する。

バケット書式変換器５００２の詳細を第５１図に示す。バケット書式変換器５００２はＣＲＣ回路５１ｏ１及び５１０４、パケット書式変換回路５１０２及び５１０５、並びに比較器５１０３を含む。この回路は重複するＣＲＣ及びバケット書式変換器を含むが、これは前述したごとく、バードウェア障害を検出するのに使用される。エラーが検出された場合、これは導！！！５□０２１上の１つの信号によって示めされる。

第５２図にパケット書式変換回路５１０２＝の詳細を示す。この回路は時間スタンプ欄、ＰＩＤ欄、及びＣＲＣ欄を更新する。書式時間スタンプ回路５２］１はパケットの時間スタンプ欄を既に到着時間欄内に含まれる到着時間と書式時間スタンプ回路５２０１によって保持される現時間との差を計算することによって更新する。との計算については、受信機１４０２の詳細な、説・明と関連して述べる。書式時間スタンプ回路５２０１　ｉ４２またパケットから見出し情報を除去することによってにれをスイッチパケットからトランクパケットに変換する。ＰＩＤ回路５２０２はスイッチインタフェース１４１８内に保持される現流れ制御に基づいてＰＩＤｉｉを更新する。流れ制御情報はケーブルラα１２を介してＰＩＮ）回路５２０２に送くられる。ＣＲＣ回路５２０３は、更新された情報スタンプ欄、ＰＩＤ欄、並びに他のパケット欄を使用して新ＣＲＣ欄を再計算する。

バケット書式変換器５００２が全ての必要な欄ρ更新を終えると、該変換器はこのパケットを標識及びビット挿入回路５００３ｋｍ送（る。

０８第５３図に書式時間スタンプ回路５２０１の詳細を示す。書式時間スタンプ回路５２０１は到着時開梱から入りパケットの到着時間を読出し、到着時間と現時差を計算し、この差を時間スタンプ欄に加わえる時間スタンプ回路５２０１はまた入りパケットか除去して、これをスイッチパケットからトランクトに変換する。

現時間はカウンタ５３０２によっされるが、該カウンタは導線５０１０及び５０１外部タイミング信号によって制御される。導線５上に第１のデータ存在信号が受信されるとこれは５３０３に送（られ、該制御器はカウンタ５３０容を桁送りレジスタ５３０１に書込む。導４１５１の信号はまた制御器５３０３にカウンタ５３１２させる。カウンタ５３１２は導１ｉ１５１０７上にデ在信号が受信されるのに伴ってこれらをカウント線５１０６上に各種の欄がいつ存在するかを知る５１０６上にパケットの到着時開梱が存在すると器５３０３は到着時間を直列加算器５３０４にシせ、同時に、制御器５３０３は先に桁送リレジス０１内に格納されている現時間を直列加算器５３シフトさせる。直列加算器５３０４はこの現時間時開梱に加え、その合計を桁送りレジスタ５３０置く。到着時開梱は負数として復号化されているこの計算は現時間と到着時間との差を与える。カ０９６上に存在することを示すと、制御器５３ｏ３はこの時間との　に、制御器５３０３は桁送りレジスタ５３ｏ５の内１゜古式　直列加算器５３ｏ６に送くらせる。直列加算器５３１ら欄を　は次にこれら数を加算し、その合計を入りバケツ）（バケツ　間スタンプ欄に置き、こうして時間スタンプ欄を更１て保持　る。パケットをスイッチパケットからトランクバヶ・１上の　に変換するためにパケットから除去すべき欄は以下≦１０７　り除去する。制御器５３ｏ３は導線５１ｏ６上に除う制御器　べき欄が存在する時、ＡＮＤゲー）５３１０上の信（２の内　除去する。これは除去されるべき欄が導線５１０６−０７上　存在するビット時間の間、４腺５２０５からのデーゴを始動　右信号を除去する。このデータ存在信号の除去、は、ｔ−タ存　の回路にデータ存在信号が除去されているビット時ｒし、導　間、ｉ腺５２０４上に存在するデータを無視させる。

。導線　第５４図はシステムクロック１６１からのクロッづ、制御　度を示す。

プサイクロック速度は入りデータが受信覗フトさ　４０２に入力される速度である。ファイ速度はデーボタ５３　受信機１４ｏ２を去り〜、トランク自動制御器１３１Ｆ’０４に　各種の回路を通過し、交換ネットワークに送くられイを到着　度である。シータ速度はアドレス制御器１４ｏ４にＪ５内に　てデータがメモリ１４ｏ１内にあるいはこれより伝辻ため、　れる速度である。

ウンタ　第５５図にスイッチインタフェース１４１８の出プ１１７及び４１１８を介しの出力回路１４ｏ５がらのデータ、あるいは導線５５３４及び５５３５を介してのパケット書式変換器３１２５からのデータのいずれかを選択する。出力回路３１ｏ６は次にこのデータを導線１７３を介して交換アレイ１７０に送（るか、あるいは導線１７５を介して交換アレイ１７１に送くる。データの選択は制御回路５５０１０制御下において要素５５３０１５５１５．５５１６、及び５５１３によって遂行される。これら要素はデータを送信回路５５ｏ２あるいは５５０３のいずれかに送くる。制御回路５５ｏ１はフリップフロップ５５１４の内容によって示めされる、どちらの送信回路が最後に使用されたかの情報、並びに送信回路、例えば送信回路５５０２の７リツプフロツプ５５０５内の準備流フリップフロップによって示めされるどの回路が他のパケットを送信することができるかの情報に基づいて送信回路の選択をする。制御器５５ｏ１は出力回路１４０５あるいはパケット書式化器３１２５がどちらかがパケットを送信する準備状態にある時をマルチプレクサ５５３０を介して導線５５３５及び４１１８上のデータ存在（ＤＰ）信号を標本することによって知る。

制御器５５０１は導線４１１８の状態を導線５５３６を介して”０”を送信することによって調べる。マルチプレクサ５５３０は導線５５３６上の”０”に応答して導線４１１８上の信号を選択し、この信号を制御器５５０１が導線５５３７を介して標本を取ることが可能なフリップフロップ５５１６に送くる。出力回路１４０５がデータ待ち送信を受けると、制御器５５０１はこのデータを受信することができ、制御器５５０１は導線４１１４を介して出力回路１４０５に出力準備信号を送信する。

同様に、制御器５５０１は導線５５３１を介してバケット書式化器３１２５に該書式化器がパケット待ち送信を受けている時は保守準備信号を送信する。

第３１図の説明と関連して述べたごとく、中央処理装置１１５は保守レジスタ３１０１内に２ビツトを格納することによってアレイ１７０あるいは１７１のいずれかの使用を制御できる。これら２つのビットはケーブル３１１４を介してサブケーブル５５２１によって保守レジスタ３１０１から制御器５５０１に送信される。これらビットは出力制御器３１０６を４モードの１つによって動作させる。

サブケーブル５５２１上の”００”は出力制御器３１０６をロード共有モ、−ドにて動作させる。このモードにおいては、該回路はパケットの送信を交換アレイ１７０と１７１の間で切り替え、パケットの半分が各交換アレイに送信され２ようにする。サブケーブル５５２１１の”０１′は出力制御器３１０６をその全てのパケットを交換アレイ１７１に送信させる。サブケーブル５５２１上の’１１ ”は出力制御器３１０６にパケットをスイッチアレイのいずれにも送信させないようにする。このモードは関連するトランク自動制御器をサービスから効果的に除外する。

以下の説明はトランク自動制御器１３１がロード共有モードにて動作しており、両方のアレイがパケットを受信できる状態にあるものとする。制御器５５０１はフリップフロップ５５１４をセット及びリセットすることによってどちらのアレイが最後に使用されたかを記録する。例えば、交換アレイ１７１が最後に使用された時は、フリップフロップ５５１４がセットされ、交換アレイ１７０が最後に使用された時は、フリ・ツブフロ、ツブ５５１４かリセットされる。制御器５５０１は導線５５３２上に°”１”をフリップフロップ５５１４のＤ入力に送信し、次に導線５５３３を介してフリ、ツブフロ、ツブ５５１４をクロックすることによってフリップフロップ５５１４をセントする。フリップフロ・ツブ５５１４は導線５５３２上にＯ゛を送信することによって類似の方法にてリセットされる。導線５５３８上にネットワーク１１６への送信待ちパケｙ）を示めす次データ存在信号は制御器５５０１にフリップフロ・ツブ５５１４の状態を変化させる。

フリップフロップ５５１４がセ・ソトされていると仮定すると、データ存在導線５５５８上のこの変化は制御器５５０１にフリ・ツブフロ・ツブ５５１４をリセ、ツトさせる。フリップフロップ５５１４がリセ・ソトされると、ＡＮＤゲート５５１２が起動され、そしてＡＮＤゲ−）５５１３が不能にされる。これは導線５５３９上のデータを送信回路５５０２に送信させる。これに加えて、制御器５５０１は導線５５２２を介して３状態装置を起動させる。これはＡＮＤゲート５５１２からのデータを導線５５０８上の交換アレイ１７０に送信さ゛せる。

各送信回路とそれと関連するアレイとの間に信号法プロトコールが存在する。一方のアレイが他のパケットを受信できる状態にある場合、これはリンク解放信号を送信して、これが他のパケットを受信可能であることを示す。例えば、交換アレイ１７０がパケットを解放されておりパケットを受信できる状態にある時は、これは導線５５０８を介してリンク解放信号を送信回路５５０２に送信する。このリンク解放信号はそのＳ入力（セット入力）を介してフリップフロップ５５０５をセットし、このリンク解放信号が受信された事実は導線５５２３を介れると、制御器５５０１が導線５５２４を介してフリップフロップ５５０５をリセットし、また導線５５２２を介して３状態装置５５０４を不能にする。交換アレイ１７０か一杯でパケットの受信が不可能な状態にある時は、これは導線５５０８上にリンク解放信号を送くらない。これはフリップフロップ５５０５をリセットした状態に保つ。制御器５５０１はフリップフロップ５５０５がリセットされているのに応答してパケットの送信のために送信回路５５０３のみの選択をする。

一方のアレイが適当な時間内にリンク解放信号の送信をしなかった時は、この事実はそのアレイが極度にオーバロードされているか、あるいはそのアレイ内に障害が発生したことを示す。いずれかの状態が存在すると、中央処理装置１１５によって保守及びトラヒック分配戦略の両方を実行し、この状態の間、システムが正く機能するようにする必要がある。この状態の検出は第２Ａ図のタイマ２３７を具体化するカウンタ５５０６及び比較器５５０７の使用によって遂行される。

アレイ１７０が所定の時間内にリンク解放信号の送信を怠った場合、比較器５５０７は導線５５０９を介してＦＬＴＯ（障害アレイＯ）を保守レジスタ３１０１に送信する。これは割り込み信号が保守チャネル２００を介して中央処理装置１１５に送信される結果となる。ここでカウンタ５５０６及び比較器５５０７の動作のより詳細について説明すると、比較器５５０７はカウンタ５５０６内のカウントと中央処理装置１１５によって保守レジスタ３１０１内に先に格納されておりケーブル５５０７を介してサブケーブル５５４０内の比較器５５０７に送信された所定の数とを比較する。この数はトランク自動制御器１３１の初期化の際に保守パケットを使用して中央処理装置１１５によって保守レジスタにロードされたものである。フリップフロップ５５０５がリセットされると、カウンタ５５０６がシステムクロック１６１によって決定される既定の速度にてカウンタ５５０６を増分させる。カウンタ５５０６が保守レジスタ３１０１内に含まれるタイムアウト値に達すると、比較器５５０７はこの事実を検出してＦＬＴＯ信号を生成し該信号はケーブル３１２７内の導線５５０９を経て保守レジスタ３１０１に送信される。

制御回路５５０１は好ましくは１つのプログラマブル論理アレイ（ＰＬＡ）及び１つのＶＬＳ　Ｉ回路内のフリップフロップあるいは、１つのＰＬＡ、例えば、追加のフリップフロップ回路を持つシグネティックコーポレーション社（Ｓｉｇｎｅｔｉｃ　Ｃｏｒｐｏｒａｔｉｏｎ）製８２Ｓ１００を含む。

第５６図に入力制御器３１０７の詳細を示す。大力制御器３１０７は交換アレイ１７０あるいは１７１のいずれかからパケットを受信して、入りパケットに関してＣＲＣチェックを遂行する。これはデータパケットを入力回路１４０６に、また保守パケットをｌ５Ｒ３１０５に伝送する。入力制御器３１０７は導線１７７上の交換−レイ１７１からのパケットあるいは導線１７８上の交換アレイ１７１からのパケットを受信する。この入りパケットはＣＲＣチェック回路５６１２あるいは５６１３のいずれかによってチェックされパケット交換の際に障害が発生しなかったこと゛を検証ｊる。障害信号はケーブル３１１５内の導線５６１６及び５６１７を経て保守レジスタ３１０１に送信される。交換アレイ１７０から導線１７７上にパケットの開始が受信さ□れると、入力自動制御器５６０２は導線５６０５を介して１つの要求信号を送くることによって出力自動制御器５６０１にパケット力自動制御器５６０１はこの要求信号を受信し、自動制御器５６０１が入力自動制御器５６０３の処理をしてない場合、１つの了解信号を導線５６０４を経て入力自動制御器５６０２に送信する。入力自動制御器５６０２がこの了解信号を受信すると、これは導線５６０６を経て出力自動制御器５６０１へのパケツトの伝送を開始する。同様に、入力自動制御器５６０３はアレイ１７１に関して上記のステップを遂行する。出力自動制御器５６０１が入力自動制御器５６０２あるいは５６０３からのパケットの受信を開始すると、これはその、Ｎ＋ケノトのデータ並びにデータ存在信号を導線５６１９ある℃１は５６２０を介して舵取り回路５６１８に送信する。、（ケ・ソトの開始を受信すると、舵取り回路５６１８は／寸ケ・ノド及びデータ存在信号が導線３２０３及び３２０４を介して入力回路に伝送されるべきか、あるいはこれらが導線３１０８及び３１０９を介してＩＳＲ’３１０５ζこ伝送されるべきかを判定する。舵取り回路５６１８　Ｌｔ入り、Ｎａケ１、ノドの制御器を復号しバケ・ントの形式を判定することシこよってこれを遂行する。

第５７図に入力自動制御器５６０２を詳細ζこ示す。入力自動制御器５６０２は交換アレイ１７０力）らの／Ｎ６ケ、。

トを導線１７７上に受信し、これら、Ｘ＋ケ・ソトを導線５６０６上の出力自動制御器５６０目こ伝送する。／寸ケｙ）が最初に受信されると、これはノく、ツファ桁送りレジスタ５７０５に格納され、制御器５７０１は導線５６０５を介して１つの要求信号を出力自動制御器５６０１に送信する。出力自動制御器５６０１はこ°の要求信号に応答して、これが現在、入力自動制御器５６０３からの他のパケットを処理してない時は、導線５６０４を介して制御器５７０１に１つの了解信号を送くり戻す。この了解信号を受信すると、制御器５７０１はデータセレクタ５７０６がバッファ桁送りレジスタ５７０５内に格納されたパケットの部分を導線５６０６を介して出力自動制御器５６０１に送信を開始するように選択する。

これら機能を詳細に説明すると、入りパケットは最初に入力桁送りレジスタ５７０３にシフトされる。このパケットの開始ビットが桁送りレジスタ５７０３の最後のビット位置に最初に出現すると、これは導線５７０８上の信号を介して制御器５７０１に送信される。次に入りパケットの長さ欄がレジスタ５７０３内に出現し、レジスタ５７０４内に格納される。レジスタ５７０３内に格納された長さ欄の内容は、制御器５７０１によってアレイ１７０からの全パケットがいつ受信を終了したかを知のに使用される。開始ビットの出現はまた制御器５７０１に要求信号を導線５６０５上の出力自動制御器５６０１に送くらせる。この要求信号が送信されると同時に、入力データがレジスタ５７０３を介してバッファ桁送りレジスタ５７０５に送信されるが、これは１個の完全なパケットを緩衝できる容量持つ。制御器５７０１が導線５６０４を介して出力自動制御器５６０１より了解信号１１ＥＩ− を受信すると、制御器５７０１はレジスタ５７０５の適当なデータ選択リードを選択して、入りパケットからのデータを導線５６０６を介してデータセレクタ５７０６から出力自動制御器５６０１に伝送させる。これは入力自動制御器５６０２によって、これが了解信号を受信後直ちに、１つの全パケットを緩衝することなく、このパケットの伝送することを可能とする。全パケットが受信されると、制御器５７０１は交換アレイ１７０に導線１７７を経て１つのリンク解放信号を送くる。これは制御器５７０１によって導線５７１１を介して３状態装置５７１２にパルスを送くることによって達成されるが、この結果、アレイ１７０にリンク解放信号が送信される。

制御器５７０１は好ましくは、１つのプログラマブル論理アレイ（ＰＬＡ）及びＶＬＳ　Ｉ回路内のフリップフロップ、あるいは１つのＰＬＡｌ例えば、追加のフリンプフロッフ回路ヲ持つシグネティック　コーポレーション製の８２８１００を使用する。

第５８図に出力自動制御器５６０１の詳細を示す。出力自動制御器５６０１は入力自動制御器５６０１及び５６０３からのデータを選択し、このデータをデータ存在信号とともに舵取り回路５６１８に送信する。制御器５８０１は入力自動制御器５６０２かうの要求信号を導線５６０５上に受信し、また入力自動制御器５６０３からの要求信号を導線５６０８上に受信する。制御器５８０１が入力自動制御器の１つから１つの要求信号を受信す１１９？８人ＢＵ５９−５［１２１３０（３２）ると、これは１つの了解信号を導線５Ｅ３０４　（入力自動制御器５６０２に対する）、あるいは５６”０７上（入力自動制御器５６０３に対する）を経て適当な入力自動制御器に送信する。この適当な入力自動制御器は次にこのデータを導線５６０６あるいは５６ｏ９を介してデータセレクタ５８０２に送信する。制御器５８ｏ１はデータセレクタ５８０２に導線５８ｏ３上の信号を介して適当な入力を選択させる。データは次に導線５６１９を介して舵取り回路５６１８に送信される。制御器５８ｏ１はまたデータ存在信号を生成し、これを導線５６１９を介して舵取り回路５６１８に送信する。

第５９図にエラー回路３１９９の詳細を示す。エラー回路３１９９は所定の受信パケット数に基づいてトランク自動制御器によって受信されたパケットのエラー率を計算する。この回路は中央処理装置１１５によって決定される所定のレベルよりエラー率が越えた場合、あるいはこれ以下になった場合、この報告を行なう。初期化に際して、累算器５９０４並びにレジスタ５９ｏ５及び５９０６は０にセラ、ドされ、レジスタ５９ｏ３及び５９０９は中央処理装置１１５によって決定される値にセットされ、またカウンタ５９ｏ２にはレジスタ５９ｏ３の内容がロードされる。中央処理装置１１５はレジスタ５９０３及び５９０９の、内容を保守書込みパケットを介してロードする。この保守書込みパケットの内容はケーブル３１２１を介して幾つかのレジスタに伝送される。レジスタ５９０３にロードされる情報は所定のパケット数であるが、これはエラー率の計算がいつ遂行されるかを決定する。レジスタ５９０９にロードされる情報はマスクビットセットであるが、これはエラー率の所定レベルを表わす。

エラー回路３１１９は受信機１４０２より導線１６２７上にパケット受信エラー（ＰＲＥＲＲ）信号を受信しまた導線１６２８上にパケット受信ＯＫ　（ＰＲＯＫ）信号を受信するが、これらはそれぞれパケットの受信エラー及びパケットの正常受信を表わす。ＯＲゲート５９１５はＰＲＥＲＲあるいはＰＲＯＫ信号のいずれかに応答し導線５９０１上に信号を送くる。カウンタ５９０２は導線５９０１上の各信号に応答して減分する。カウンタ５９０２が零まで減分されると、所定のパケット数の受信が完了する。エラー率の計算は累算器５９０４によって遂行され、ＰＲＥＲＲ信号が受信される度に累算器５９０４が１増分される。カウンタ５９０２が零に減分されると、累算器５９’　０４の内容はレジスタ５９０５及び５９１４にロードされる。累算器５９０４の内容は受信された所定のパケット数に対するエラー率を表わす。累算器５９０４の内容がこれら２つのレジスタにロードされると、累算器５９０４の内容は１ビット位置右にシフトされるが、これによって累算器５９０４内の値が２で割られる。この割り算は次の所定のパケット数に対するエラー率を計算するための初期値を提供するために実行される。次の所定のパケット数をカウントするための初期化はレジスタ５９０３の内容をカウンタ５９ｏ２に転送することによって遂行される。

レジスタ５９０５の内容は各ＰＳＩクロック信号の発生とともにレジスタ５９０６内にロードされるため、レジスタ５９０６は常ニ先の所定パケット数に対するエラー率測定値を含む。カウンタ５９ｏ２が零に減分すると、レジスタ５９０５は５９１６上のカウンタ５９ｏ２によって生成された信号に応答して累算器５９ｏ４の４つの最上位ビットを格納する。次のＰｓＩクロック信号が発生するまで、レジスタ５９０５は現在の所定パケット数に対するエラー率測定値を含みレジスタ５９ｏ６はスフ回路５９０７及び５９０９はそれぞれレジスタ５９０５と５９０６の内容、及びマスクレジスタ５９ｏ９の内容に応答してマスクレジスタ５９ｏ９の内容によって指定されるビ、ノドのみを選択して比較器５９１ｏに送信する。比較器５９１０はマスク回路５９ｏ７及び５９０８からの受信ビットに応答して受信ビットが等しくない場合は導線３１１７上に報告信号を送信する。報告信号は次に保守レジスタ３１０１及び保守チャネル２００を介して中央処理装置１１５に送信される。中央処理装置１１５は報告信号に応答して保守読出しパケットを介してレジスタ５９１４内に格納されたエラー率測定値を読出す。

第６０図にパケット交換システムの保守チャネル２００を示す。保守チャネル２００は中央処理装置が、該装置の制御下において１つあるいは全てのトランク自動制御器に保守情報を送受信することを可能にする。保守チャネル情報は交換ネットワークを通過せず、従って、交換ネットワークがサービス中でない時にもトランク自動制御器との通信が可能である。

保守チャネル２００は数個のトランク自動制御器盤保守回路（ＴＣＢＭＣ）　、例えば、７０８ＭＣ６００１及び１０８ＭＣ６００企を含むが、゛これらは最大８個のトランク自勅諭御器、例えば、トラン７り自動制御器１３１あるいは１４０を収容できる。保守チャネル２００はバスタイミング回路６．００３の制御下で動作するが、該バスタイミング回路は合衆国特許第３，７４９，８４５によって説明される仲裁スキームを使用する。各ＴＣＢＭＣは１つのケーブルを介して保守バス６００６に接続される。例えば、ＴＣ’ＢＭＣはケーブル６００４を介して保守バス６００４’に接続される。各トランク自動制御器は、一方、他の１つのケーブルを介してＴＣＢＭＣに接続される。例えば、トランク自動制御器１３１はケーブル６００５を介して７０８ＭＣ６００１に接続される。

トランクチャネル２００内の通信は第６１図に示すパケットによって提供される。このパケット内において、発信側柵（ＳＲＣ）はパケットの発信元であり、着信光器（ＤＳＴ）はパケットの着信先である。指令欄（ＣＭＤ）はパケットの形式を指定する。パケツトには８個の形式があるがこれらには、単一トランク自動制御器リセットパケット、単一トランク自動制御器保守レジスタ続出しパケット、単一トランク自動制御器保守レジスタ書込みパケット、全トランク自動制御器保守レジスタ書込みパケット、単−ＴＣＢＭＣ保守レジスタ読出し７寸ケット、単−ＴＣＢＭＣ保守レジスタ書込み７Ｎｌｌケツト及び全ＴＣＢＭＣ保守レジスタ書込みパケ・ノドが含まれる。このデータ欄は適当な保守レジスタに書込まれるべき、あるいは該レジスタから読出された情報を含む。

第６２図にトランク自動制御器盤保守回路６００１の詳細を示す。データ及びタイミング信号は導線６２０４から６２０６を経てバスから７０８ＭＣ６００１に通過する。これに加えて、このバスはグローバルリセ・ソト導線６２０７を介して全てのトランク自動制御器をリセットする。各トランク自動制御器は５個の導線を介してＴＣＢＭＣに接続される。例えば、トランク自動制御器１３１　は　リ　セ　ッ　ト　６２０７　、　ＭＲＤＥ３２１０　、　ＭＷＲ６２１１、ＭＲＥＧ８２１２、〜及び割り込み６２１３を介してＴＣＢＭＣに接続される。リセット６０２７は初期化の際に保守レジスタをリセ・ソトするのに使用される。割り込み人力６２１３は保守レジスタ３１０１によって中央処理装置１１５に保守レジスタ内に重大な状態を示す情報が存在することを知らせるのに使用される。

割り込みを起こさせる状態の詳細な説明についてを第３１図の保守レジスタ３１０１の説明と関連して述べる。ＭＲＤ６２１０は保守レジスタ３１０１を読出すための要求リードであり、ＭＷＲ６２１１は保守レジスタ３１０１の書込みをするたの要求リードであり、ＭＲＥＧ６２１２はデータを保守レジスタ３１０１に書込みするためあるいはこれよりデータを読出すためのリードである。

バスインタフェース６２０１は保守ノくス６００６カ）らのパケットをケーブル６２０４上に受信する。このノくケラトは制御器６２０２に送信されるが、該制御器は／ｓ１１ケットの制御器を読出し適当な動作をする。例えば、指令欄が読出し指令を含む場合は、制御器６２０２はマルチプレクサ６２０３にＭＲＤＯ信号を導線６２１０上ζこ送信させる。トランク自動制御器１３１の保守レジスタ３１０１はＭＲＤＯ信号に応答して導線６０１２を介してその内容を直列に７０８ＭＣ６００１に伝送する。制御器６２０２はマルチプレクサ６２０３を介して導線６２信する。この指令欄がトランク自動制御器１３１の保守レジスタ３１０１への書込み動作を指定する場合Ｉ−１、’Ｍ［御器６２０２は最初に導線６２１１を介してＭＷＲＯ（言号を、次に受信パケツトのデータ欄の内容を保守レジスタ３１０１に送信する。保守レジスタ３１０１４ｔＭＷＲＯ信号に応答して導線６２１２を介して受信された情報ヲｋｆｘ　納する。７０８ＭＣ６００１はこれと類似する手１１１頁をトランク自動制御器１３１に対する他の指令の遂行、及びＴＣＢＭＣ８００１の制御下の他のトランク自動制御器に対する指令についても遂行する。

（００江３正ＦＩＧ、　２８　− ＦＩＧ、　２９１俵日Ｕ５９．−５０２１３０　（４６）国際調査報告

Claims

【特許請求の範囲】

１．パケット伝送の際のエラー率測定用エラー監視装置において、該パケットの任意の１つにエラーが検出された時エラー信号を生成するための装置；該エラー信号に応答してエラー率を表わす現エラー率信号を計算するための装置；所定パケット数の受信に際し−て制御信号を生成するための装置；基準エラー信号を格納するための装置；該計算装置と該記憶装置と共同してエラー率いき値を定義するための装置；及び該定義装置、該計算装置、及び該記憶装置と共同して該制御信号に応答し該基準エラー信号と該現エラー信号からそのエラー率が該いき値を越える率であることを示すための装置を含むことを特徴とするエラー監視装置。２、請求の範囲第１項に記載のエラー監視装置において、該制御信号を生成するための該装置が：該パケットの各々に応答してパケット存在信号を生成するための装置；該パケット存在信号に応答して減分することによって該所定パケット数をカウントするためのカウンタ回路；該カウンタ回路に応答して零に減分することによって該所定パケット数の受信の完了を示す該制御信号を生成するための装置；該所定パケット数を表わす信号を格納するための定レジスタ装置；及び該制御信号に応答して該定レジスタ装置の内容を該カウンタ回路に転送することによって該所定パケット数の計算のために該カウンタ回路を初期化する装置を含むことを特徴とするエラー監視装置。３、請求の範囲第１項に記載のエラー監視装置において、該計算装置が：該エラー信号に応答して該現エラー信号を生成するための装置；及び該所定パケット数の受信が完了した時該現エラー信号の所定の割り算を実行させるために該計算装置を動作する装置を含むことを特徴とするエラー監視装置。４、請求の範囲第１項に記載のエラー監視装置において、該定義装置が：複数のマスク信号を格納するためのマスクレジスタ装置；及び該現エラー信号、基準エラー信号、及び格納マスク信号に応答して第１及び第２のセットのマスク出力信号を論理的に生成するマスク回路を含み；該エラー率外れ指示装置に該セットのマスク出力信号が等しくない場合該エラー率外れを示すために該セットのマスク出力信号を比較する装置が含まれることを特徴とするエラー監視装置。５、パケット伝送中に発生するエラー率を測定する。ためのエラー監視装置において、該装置が：該パケットの不当な受信に応答してエラー信号を生成するための装置；該パケットの正当な受信に応答して正当パケット信号を生成するための装置；該正当パケット信号及び該不当信号に応答し所定パケット数の受信の終了に際して制御信号を生成するための装置；該エラー信号に応答して該所定パケット数に関して発生したエラー率を表わす第１のセットの信号を生成するための装置；基準エラー率を表わす第２のセントの信号を格納するための装置；及び該第１及び第２の信号並びに該制御信号を表わすサブセ、／トの信号に応答して該基準エラー率から該算出エラー率が外れていることを示す報告信号を生成するための装置を含むことを特徴とするエラー率監視装置。６、複数のパケットを伝送するパケット交換システムのためのエラー率監視方法において、該システムがパケット交換ネットワーク、伝送装置、及び該伝送装置と該交換ネットワークを相互接続するインタフェース装置を含み、該方法か：該インタフェース装置による該パケットの不当な受信を検出するステ、プ；該インタフェース装置による該パケ１１．トの正当な受信を検出するステ、プ；該インタフェース装置による該正当及び不当パ、ケノトの検出に応答して所定のパケット数を計算するステップ；該インタフェース装置による該パケットの不当パヶ。トの検出に応答して該所定パケット数に関して発生したエラー率を表わす第１セ、ト信号を計算するステップ；該インタフェース装置による基準エラー率を表わす第２セ・７ト信号を格納するステップ；該インタフェース装置によるそれぞれ第１及び第２セツト信号から第１及び第２サブセツト信号を選択するステップ；該インタフェース装置による選択された該第１及び第２サブセツト信号を比較するステップ；及び該インタフェース装置による選択された該第１及ｄ第２のサブセント信号か等しくない際に該算出エラー率が該基準エラー率を越えることを示す報告信号を生成するステップから成ることを特徴とするエラー率監視方法。７、請求の範囲第６項に記載のエラー率監視方法において、該選択ステップかさらに、該インタフェース装置による該第１及び第２のセットの信号を１セットのマスク信号にてマスクすることによってそれぞれ該第１及び第２のサブセット信号を生成するステ、プを含むことを特徴とするエラー率監視方法。８、請求の範囲第６項に記載のエラー率監視方法において、該所定パケット数を計算するステップがさらに：該インタフェース装置による該所定パケット数を表わすセントの信号を格納するステップ；及び該インタフェース装置による該パケットの該不当及び正当パケットの検出に応答し該格納されたセットの信号を零に減分することによって該所定パケット数を決定するステップを含むことを特徴とするエラー率監視方法。９、請求の範囲第６項に記載のエラー率監視方法において、該エラー率算出ステップがさらに次の所定パケット数に備えて該第１セント信号の所定の割り算を遂行するステップ含むことを特徴とするエラー率監視方法。１０、請求の範囲第８項に記載のエラー率監視方法において、該パケット交換システムがさらに中央処理装置を含み該格納ステップかさらに該中央処理装置か該インタフェース装置に該所定パケット数を表わす該セット信号を供給するステップを含むことを特徴とするエラー率監視方法。