JPS60178532A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は動作速度やタイミング等が異なる装置面におい
て、各装置を効率よく動作させるために・時的にデータ
を記憶しておくデータバッファを有する情報処理システ
ムに関する。

〔従来技術〕

近年、オンイス・オートメーション化が各分野で進んで
おり、各種０Ａ４ＩＩ器が出現している。

こうしたＯＡ機器をシステムとして利用したり、ネット
ワークに接続して利用する場合、相！Ｉに通信を行う機
器間では、必ずしもデータの送受イ、１の時の同期が取
れているとは限らず、かえって、同期がとれないことの
方が多いと思われる。

このため、データを・時的に蓄え、速度やタイミングを
合わせることで、ａ器相！ｆ間の通信を効率よくスムー
ズに行うことを可能にするバッファか必要不可欠である
。

このパンツ７には例えばＦｉｒｓｔ−Ｉｎ　Ｆｉｒｓｔ
−Ｏｕｔ　（ＩＪドＦＩＦＯと記す）が考えられる。

しかし、ＦＩＦＯは、バッフγ容ｔ５１が小ざい（例え
ば１６　ｂｙｔｅ）ため大容量データのバッファには適
さないという欠点があった。又、１−記問題点を第１図
の様にＦＩＦＯを直列に接続することで。

いくらでも容部を拡大できるとして、解決しようとして
いるが、数１・個、数百側も接続することは、それだけ
ＩＣを使うわけであるから、現実的にはノ、（板実装置
−ノト常に不適当であり、システ１、としても価格的に
も非常に高価になってしまうという欠点があった。

〔目　自９〕 以上の点に鑑み、本願発明の目的は、上記欠点を除去し
、大容醗データのバッファが可能で、更に低価格でコン
パクトな情報処理システムを稈供することにある。

〔実施例〕

ＦＩＦＯは、入力と出力を非同期で行えるため、入力と
出力は、お互い全く影響されず、異なったタイミング速
度でのデータの入出力か可能である。

また、ＦＩＦＯには、データの入力側にデータの潟き込
み可能状態を示すＩｎｐｕｔ−Ｒｅａｄｙ信号（以後、
ＩＲ倍信号略す）があり、このＩＲ倍信号書き込み可能
状態の時に書き込める。

同様に、出力側にデータの読み出し可能状態を示す０ｕ
ｔｐｕｔ−Ｒｅａｄｙ信号（以後、ＯＲ信号と略す）が
あり、このＯＲ信号が読み出し可能状態の時に読み出せ
る。

そのためデータを余分に書き込み過ぎて、前に入力した
データを消したり、データを余分に読み出し過ぎて、空
データを読んでしまうといったミスは生しない。

以上のように、ＦＩＦＯには、バッファとして饋れた機
能を有している。

次に本発明の実施例について、図面を参照し、詳細に説
明する。

第２図は、本発明適用口ｆ能なネットワークのノ、（本
構成を示す図である。

Ａはネットワークを構成するための伝送路、Ｂは信号の
変復調を行うトランシー／鱈Ｃは各種ＯＡ機器をトラン
シー八Ｂと接続するためのトランシーバケーブル、Ｄは
パーソナル・コンピュータ、Ｅはパーソナル・コンピュ
ータＤとネットワーク間の１１）制御を行う通信Ｆｌｉ
制御装置、Ｆはワーク・ステーション、Ｈはディジタル
・コピーイングマシンＧとネ・ンＩ・ワーク間の制御を
行う通信制御装置である。

第３図は、通信制御装置Ｈにおける画像データ（ビット
データ）のバッファのブロック図である。

ｌは発振器、２は発振器ｌからクロックを取り込み必要
なタイミングクロックを発生する制御回路、３はメモリ
、４はメモリ３ヘテータを書き込む時のアドレスを出力
するライト・アドレス回路、５はメモリ３からデータを
読み出す時のアドレスを出力するり一ド・アドレス回路
、６はライト・アドレス回路４から出力されたアドレス
をライト・サイクルの時にメモリ３に供給するケート回
路、７はり−１・−・アドレス回路５から出力ごれたア
ドレスをリード・サイクルの時に、容量か６４　Ｋ　ｂ
ｙｔｅのメモリ３に供給するゲート回路、８は外部から
のデータを入力して、そのデータを非同期にメモリ３へ
出力する１　６　ｂｙｔｅの入力側ＦＩＦＯ１９はメモ
リ３からデータを取り込み非同期にデータを外部に出力
する１６ｂｙｔｅの出力側ＦＩＦＯである。なお、本実
施例においてはｌライン４７５２ｂｉｔｓで、解像度は
１６本／ｍｍでメモリ３では、数ライン例えば８ライン
分の容量があればよい。

制御回路２は、発振器ｌからのクロックにより第３図に
示すタイミング信号を発生している。

ａは、ケート回路６への制御信号であり、／＼イレヘル
の時にゲートを開け、メモリ３にデータを取す込む時ノ
アトレスをメモリ３に供給する。

ｂは、メモリ３へのＷＲ倍信号ローアクティブ）である
。

Ｃは、−ＦＩＦＯ８に対する制御性１で、ＵＮＬＯＡＤ
−ＣＬＯＣＫ信号（以後、ＵＮＣＫ信号と略す）と呼ば
れており、この信号のｖｌち１−がりの時に、ＦＩＦＯ
８に蓄えられている次のデータに出力を変化させる。

ｄは、ライト・アドレス回路４のアドレスを１パルスご
とにカウント・アンプさせるライト・アドレス・カウン
ト信号（以後、ＷＣＮＴＣＮ上略す）である。

ｅは、ＦＩＦＯ８から出力され、ハイレベルの峙にＦＩ
ＦＯ８からのデータ読み出しのｉ丁能状！Ｅを示す０Ｕ
ＴＰＵＴ−ＲＥＡＤＹ信号（以後、ＯＲ信畦と略す）を
ａのゲち１−かりてサンプルした信号である。

ｆはゲート回路６への制御信号であり、ハイレ−＼ルの
時にケーＩ・を開け、メモリ３からデータを読み出す時
のアドレスをメモリ３に供給する。

ｇは出力側ＦＩＦＯ９に対する制御信号で、ＬＯＡＤ−
ＣＬＯＣＫ信号（以後、ＬＤＣＫ信号と略す）と呼ばれ
ており、この信号の３′／−ちにがりの時に、メモリ３
からデータを取り込む、ｈはリード・アドレス回路５の
アドレスを１パルスごとにカウント・アップさせるリー
ドＯアドレス書カウント信号（以後、ＲＣＮＴ信号と略
す）である。

１はＦＩＦＯ９から出力され、ハイレベルの時にＦＩＦ
Ｏ９へのデータ占き込みのｌｒ能状態を示すＩＮＰＵＴ
−ＲＥＡＤＹ信号（以後、ＩＲ倍信号略す）を、ｆの）
γちドがりでサンプルしたｈ号である。

第４図は制御信号のタイムチャートを示す図である。

第４図において、ＷＲで示した区間が、ＦＩＦＯ８から
のデータをメモリ３に書き込むためのライ：・サイクル
をｉｆ＜　Ｌ　、信号ａから信号ｅまでが関係している
。

また、ＲＤでボした区間が、ＦＩＦＯ９へのデータをメ
モリ３から読み出すためのり−ト・サイクルを２７くし
、信−；ｆから（１１号ｉまでか関係している。

このライト・サイクルとり−１・・サイクルか交１１−
に行われることにより、お１１いに独）／した動作がで
きるうえ、リートとライトか均Ａ９になるので、両名の
７ヘランスをうまく保つことができる。

また、ＦＩＦＯ８のＯＲ信−）を毎サイクルことに検知
しているため、ＯＲ信号がローレベル（読み出し不ｏｆ
状態を示す）であることを検知した場合は、そのサイク
ルにおいては、ｔＪＴＪｈ図で示すように、ｅイ、５）
がｏ　−Ｌ、　ヘ）しになり、ｂのＷ　Ｒ４，１号。

ＵＮＣＫ信号、ｄのＷＣＮＴ信りは動作を伶１１する。

ＦＩＦＯ９のＩＲ倍信号同様に、ＩＲ倍信号ローレベル
（占き込み不Ｏｆ状！Ｅを小才）であることを検知した
場合は、そのリ−ドψサイクルの１１１１は、ｇのＬＤ
ＣＫイ、４号も、ｈのＲＣＮＴ信ｔ）も動作を停止卜す
る。

なお、ライト・サイクルとり一ド・サイクルの１対で、
１周期を構成しているが、この周期は入力側ＰＩＦＯ８
へのデータの入力の周期（不図示）よりも短かく、更に
出力側ＦＩＦＯ９からのデータの出力の周期（不図示）
よりも短かくする必要がある。

即ち、この周期を短かくすることで、入力側ＦＩＦＯの
入力は常に入力可能状態を保つことができ、出力側ＦＩ
ＦＯの出力も常に出力可能状態を保つことができるため
、データの取り損ないや送り損ないなどは生じなくなる
。

〔効　果〕

以−１−詳述したように、本願発明によれば、多クシの
ＦＩＦＯを用いることなく大容量のデータへンファを形
成することができ、部品を大幅に削減できるので、非常
にコンパクトでしかも低価格の情帳処理システムを提供
することが可能となった。

更にデータの変更もメモリの容量を替えるか、アドレス
を調整することにより容易にできる。

【図面の簡単な説明】

ｖＪ１図は従来のＦＩＦＯ多数を的列に設けた場合のブ
ロック図である。 第２図は本発明の適用がローｆ能な情報処理ネン１ワー
クのノ、（本構成図である。 第３図は通信制御装置におけるパンツ７のブロック図で
ある。 第４図は制御信号のタイムチャー１・を示す図である。 ３はメモリ、８，９はＦＩＦＯ１２は制御回路。 出願人　キャノン株式会ン１

Claims (1)

【特許請求の範囲】
1. データを入力するための大カパッファ手段と、データを
   外部出力するための出力バッファ手段を４１し、前記人
   カパッファ手段はデータを格納するメモリ手段を介して
   、前記出力４７７７手段と処理システム。