JPS6278797A - デ−タ蓄積量検出端子付きｆｉｆｏ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はデータ蓄＠量の検出端子を備えたＦＩＦＯ（Ｆ
ｉｒｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ；先入れ先出し）
回路に関する。

〈従来の技術〉 通信において、送信側のデータ送信速度が受信側のデー
タ処理速度を上回る場合は、送受信間にメモリバッファ
を配置し、受信側が処理しきれない分のデータを蓄える
ようにしている。この場合、メモリバッファの容量を越
えてしまうとデータが欠落するから、メそリパツファの
容量一杯にデータが蓄積される以前にこれを検出し、送
信側でのデータ送信を中断させる必要がある。

この種の直列信号を扱うメモリバッファにＦＩＦＯメモ
リチッグを使用すると、比較的高速なデータ転送が可能
であり、便利である。

第３図に従来のＦＺＦＯメモリチッグのブロック構成例
を示す。同図において、３０はＦＩＦＯメモリチッグ、
３１はデータ記憶回路、３２は制御回路、３３はデータ
入力、３４はデータ出力、３５はフル・ストア信号の出
力端子である。データ記憶回路３１にはデータ入力側か
らＭｌ、　鵬、　Ｍｌ　、　・・・、　Ｍｎ−１、Ｍｎ
の順にメモリセルがあり、データ出力側のメモリセル勤
　から順にＭｎ−１、−＋　Ｍｅ　ｔ　Ｍｔ　ｒ　Ｍｌ
へとデータが蓄積される。読み出しも、Ｍｎ。

Ｍｎ−０，・・・、　ＭＳ　、　Ｍｌ　、　Ｍｌという
順に行われる。

制御回路３２に、は各メモリセルぬ〜Ｍｎに対応してＣ
８〜Ｃｎ　の制御セルがあり、データ入力側のメモリセ
ルＭ１に対応する制御セルＣ３から端子３５に、当該メ
モリセルＭ１がデータを蓄積したこと、即ちメモリがフ
ル・ストアになったことを示す信号３６が与えられるよ
うになっている。

〈発明が解決しようとする問題点〉 上述した如〈従来のＦＩＦＯメモリチツ７６３０では、
端子３５にフル・ストアを示す信号３６が出力されるも
のの、Ｍ、〜Ｍｎ　のどのメモリセルまでデータが蓄積
されたかという、内部の蓄積データ量を示す信号は出力
されない。

そのため、従来のＦＩＦＯメモリチッグ３０をデータ送
信速度と受信データ処理速度の整合用メモリバッファに
使用する場合は、フル・ストアになる以前にフル・スト
アに近いことを知る必要上、フル・ストア信号３６は役
に立たず、ＦＩＦＯメモリチップへのデータ蓄積量を算
出する余分な周辺回路（主にカウンタ）が必要であると
い゛う欠点があった。

本発明は上述した従来技術に鑑み、それ自身がフル・ス
トア以前の内部データ蓄＠量を検出する機能を有するＦ
ＩＦＯ回路を提供することを目的とする。

く問題点を解決するための手段〉 上述した目的を達成する本発明による ＦＩＦＯ回路は、ＦＩＦＯメモリチップに、データ入力
側から数えて２番目あるいはそれ以降のメモリセルに対
応する制御セルのデータ蓄積検出信号を外部に出力する
端子を備えるものである。

く作用〉 ＦＩＦＯメモリテッグでは、どの制御セルもそれに対応
するメモリセルにデータが蓄積されたか否かを検知する
機能が本質的に備えられている。そこでデータ入力側か
ら数えて２番目あるいはそれ以降のメモリセルのうち所
望の内部蓄積データ量に相当するメモリセルに対応する
制御セルから端子を介してデータ蓄積検出信号をとり出
すことにより、従来周辺回路として必要としていたデー
タ蓄積１葺出回路と同等の機能が得られる。

〈実施例〉 図面により本発明の一実施例を説明する。

第１図において、１はｎワードのＦＩＦＯメモリチップ
であシ、データ出力側からＭｎ・・・。

Ｍｒ、・・・Ｍｍ　１Ｍ１ｓ　１Ｍｔのメモリセルの順
にデータが蓄積され、またデータが送出される。２ハＭ
、〜Ｍｎのｎ個のメモリセルからなるチップ上のデータ
記憶回路、３はデータ入力、４はデータ出力である。Ｆ
ＩＦＯメモリチッｆ１には、各メモリセルに対応するＣ
１〜Ｃｎのｎ個の制御セルからなる制御回路５が設けら
れており、データ入力側からｒ番目（ｒ≧２）のメモリ
セルＭｒに対する制御セルＣｒからデータ蓄積検出の端
子６が引き出されている。

この制御セルＣｒは他の制御セルＣ１〜Ｃｒ−１及びＣ
ｒ＋１〜Ｃｎと同様対応するメモリセル（Ｍｒ）にデー
タが蓄積されたか否かを検知する機能を有する。そこで
Ｍｎ　、　ＭＨ−１、・・・、Ｍｒというデータ出力側
から（ｎ−ｒ＋１）個目までのメモリセル全てにデータ
が蓄積されたときに、制御セルＣｒから端子６にその検
出信号Ｄｒが出力される。送受信系では、この検出信号
Ｄｒが出た時点で送信側に割り込み要求を出し、ＦＩＦ
Ｏメモリチツプエに蓄えられているＭ　ｎ　＝　Ｍ　ｒ
までのデータをまとめて送信する。

第２図に本発明によるＦＩＦＯ回路の使用例を示す、Ｆ
ＩＦＯメモリチッグ１は１個だけ単独に使用する場合だ
けでなく、第２図に示すように、複数個のＦＩ　ＦＯメ
モリチッグ１を直列に接続して直列信号を扱う所望容量
のメモリ／４ノフア２０として使用することができる。

この場合、各ＦＩＦＯメモリチップ１にはそれぞれ内部
の蓄積データ量を検出する端子６があるので、メモリノ
々ソファ２０全体としてどこまでデータが蓄積されたか
を外部へ出力することができる。

なお、第１図、第２図の実施例ではＦ　ＩＦＯメモリチ
ップ１当り端子６が１個であるが、複数の端子を設けて
別々の制御セルからそれぞれデータ蓄積検出信号を取り
出すようにしても良い。また、第２図では、いずれのＦ
ＩＦＯメモリチッグ１でもデータ入力側から同じｒ番目
のメモリセルＭｒのデータ蓄積を検出するようになって
いるが、各ＦＩＦＯメモリチツｆ１−町に異なるデータ
蓄積量を検出するよう制御セルと端子とを接続しても良
い。

〈発明の効果〉 上述説明したように本発明によれば、　ＦＩＦＯメモリ
チノグ自身にデータ蓄＠孟の検出端子があるので、直列
信号のメモリバッファとして使用する場合に、複雑なデ
ータ蓄積量算出の周辺回路が不要となり、メモリバッフ
ァ回路が簡単化する。本発明は単一あるいは夏数個のＦ
ＩＦＯメモリチップを利用して直列信号を扱う各種通信
制御のメモリバッファに有用なものである。

【図面の簡単な説明】

第１図は本発明によるＦ’ＩＦＯ回路の一実施例を示す
ブロック構成図、第２図はその使用例の説明図、第３図
は従来のＦＩＦＯメモリチップのブロック構成図である
。 図面中、１はＦＩＦＯメモリチップ、２はデータ記憶回
路、５は制御回路、６は検出端子、Ｍ１〜Ｍｎはメモリ
セル％　Ｃ１〜Ｃｎは制御セルである。

Claims (1)

【特許請求の範囲】
1. ＦＩＦＯメモリチップにおいて、データ入力側から数え
   て２番目あるいはそれ以降のメモリセルに対応する制御
   セルのデータ蓄積検出信号を外部に出力する端子を、Ｆ
   ＩＦＯメモリチツプに備えたＦＩＦＯ回路。