KR20020040070A - Ａｔｍ 시스템에서의 유토피아 레벨 1, 2 디바이스간인터페이스 장치 - Google Patents

Ａｔｍ 시스템에서의 유토피아 레벨 1, 2 디바이스간인터페이스 장치 Download PDF

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Abstract

본 발명은 이동통신 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치, 더욱 상세하게는 ATM 포럼의 유토피아 레벨 1 디바이스와 유토피아 레벨 2 디바이스간의 인터페이스 규격을 맞춰줌에 있어 외부 듀얼 포트 FIFO를 사용하여 설계해 줌으로써, 두 디바이스간의 연결이 용이하도록 해주는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치에 관한 것으로서, 본 발명에 의하면 차세대 이동통신 시스템을 구현함에 있어 불가피하게 발생되는 유토피아 레벨 1, 2 디바이스간 인터페이스 문제를 해결해 줌으로써, 차세대 이동통신 시스템의 설계가 용이하도록 해준다는 뛰어난 효과가 있다.

Description

ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치{INTERFACE DEVICE BETWEEN UTOPIA LEVEL-1 DEVICE AND UTOPIA LEVEL-2 DEVICE IN ATM SYSTEM}
본 발명은 이동통신 비동기 전송 모드(Asynchronous Transfer Mode; 이하 "ＡＴＭ"이라 칭함.) 시스템(System)에서의 유토피아(UTOPIA) 레벨(Level) 1, 2 디바이스(Device)간 인터페이스(Interface) 장치에 관한 것으로, 더욱 상세하게는 ATM 포럼(Forum)의 유토피아 레벨 1 디바이스와 유토피아 레벨 2 디바이스간의 인터페이스 규격을 맞춰줌에 있어 외부 듀얼(Dual) 포트(Port) FIFO(First-In First-Out; 이하 "FIFO"라 칭함.)를 사용하여 설계해 줌으로써, 두 디바이스간의 연결이 용이하도록 해주는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치에 관한 것이다.
주지하다시피, 현재의 이동통신 시스템은 IMT(International Mobile Telecommunication)-2000 시스템 등과 같이 음성, 데이터, 영상 등을 가입자들에게 고속으로 서비스할 수 있는 차세대 시스템으로 발전하고 있다. 그런데, 상술한 차세대 이동통신 시스템을 구현하기 위해서는 유토피아 레벨 1 방식을 지원하는 디바이스들과 유토피아 레벨 2 방식을 지원하는 디바이스들의 상호 접속이 불가피하였다.
그러나, 종래에는 유토피아 레벨 1 디바이스 및 유토피아 레벨 2 디바이스들을 인터페이스시키는 장치가 없었고, 이로인해 차세대 이동통신 시스템을 설계함에 있어 많은 제약 및 어려움이 뒤따르는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 ATM 포럼의 유토피아 레벨 1 디바이스 및 유토피아 레벨 2 디바이스간 인터페이스를 보다 간단하고 용이하게 구현해주기 위한 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치는, 유토피아 레벨 1 디바이스에서 유토피아 레벨 2 디바이스로 전송되는 AMT 셀 데이터를 저장하는 송신용 외부 FIFO;
상기 유토피아 레벨 1 디바이스에서 전송한 ATM 셀 데이터를 상기 송신용 외부 FIFO에 저장하고, 이후 상기 송신용 외부 FIFO에 ATM 셀 데이터가 존재함을 상기 유토피아 레벨 2 디바이스에 통보하여 상기 유토피아 레벨 2 디바이스로 하여금 상기 송신용 외부 FIFO에 저장된 ATM 셀 데이터를 리드하도록 해주는 ATM 송신 블록;
상기 유토피아 레벨 2 디바이스에서 상기 유토피아 레벨 1 디바이스로 전송되는 AMT 셀 데이터를 저장하는 수신용 외부 FIFO;
상기 유토피아 레벨 2 디바이스에서 상기 수신용 외부 FIFO에 ATM 셀 데이터를 라이트하면 그 사실을 상기 유토피아 레벨 1 디바이스에 통보하여 상기 유토피아 레벨 1 디바이스로 하여금 상기 수신용 외부 FIFO에 저장된 ATM 셀 데이터를 리드하도록 해주는 ATM 수신 블록; 및
상기 유토피아 레벨 1 디바이스에서 ATM 셀 데이터를 전송하면 그 ATM 셀 데이터를 상기 송신용 외부 FIFO로 바이 패스시키는 한편, 상기 유토피아 레벨 1 디바이스에서 상기 수신용 외부 FIFO에 저장된 ATM 셀 데이터를 리드하면 그 ATM 셀 데이터를 상기 유토피아 레벨 1 디바이스로 바이 패스시키는 바이 디렉션 제어부로 구성된 것을 특징으로 한다.
도 1은 본 발명의 일 실시예에 따른 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치의 구성을 나타낸 기능블록도,
도 2는 도 1에 따른 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치에서 제 1 ATM 송신부내 제 1 카운터에 의해 생성되는 셀 저장 완료신호(cell_next_860)에 대한 타이밍도,
도 3은 도 1에 따른 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치에서 제 1 ATM 수신부내 제 2 카운터에 의해 생성되는 셀 리드 완료신호(cell_next_atm)에 대한 타이밍도,
도 4는 도 1에 따른 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치에서 제 2 ATM 송신부내 제 3 카운터에 의해 생성되는 셀 저장 완료신호(cell_next_atm)에 대한 타이밍도,
도 5는 도 1에 따른 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치에서 제 2 ATM 수신부내 제 4 카운터에 의해 생성되는 셀 리드 완료신호(cell_next_860)에 대한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 송신용 외부 FIFO 200 : ATM 송신 블록
210 : 제 1 ATM 송신부 211 : 제 1 카운터
220 : 제 1 ATM 수신부 221 : 제 2 카운터
230 : 송신 셀 제어부 231 : 제 1 N 카운터
300 : 수신용 외부 FIFO 400 : ATM 수신 블록
410 : 제 2 ATM 송신부 411 : 제 3 카운터
420 : 제 2 ATM 수신부 421 : 제 4 카운터
430 : 수신 셀 제어부 431 : 제 2 N 카운터
500 : 바이 디렉션 제어부
이하, 본 발명의 일 실시예에 의한 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 의한 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치의 기능블록도로서, 본 발명의 일 실시예에 의한 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치는 송신용 외부 FIFO(100), ATM 송신 블록(200), 수신용 외부 FIFO(300), ATM 수신 블록(400), 및 바이 디렉션 제어(Bi-direction Control)부(500)로 구성되어 있다.
상기 송신용 외부 FIFO(100)는 유토피아 레벨 1 디바이스(1)에서 유토피아 레벨 2 디바이스(2)로 전송되는 AMT 셀 데이터를 저장하는 메모리(Memory)로써, 시스템에 따라 다양한 용량으로 변환 가능하다.
또한, 상기 ATM 송신 블록(200)은 상기 유토피아 레벨 1 디바이스(1)에서 전송한 ATM 셀 데이터를 상기 송신용 외부 FIFO(100)에 저장하고, 이후 상기 송신용 외부 FIFO(100)에 ATM 셀 데이터가 존재함을 상기 유토피아 레벨 2 디바이스(2)에 통보하여 상기 유토피아 레벨 2 디바이스(2)로 하여금 상기 송신용 외부 FIFO(100)에 저장된 ATM 셀 데이터를 리드하도록 해주는 역할을 하며, 제 1 ATM 송신부(210), 제 1 ATM 수신부(220), 및 송신 셀 제어부(230)로 구성되어 있다.
이때, 상기 ATM 송신 블록(200)내에 장착된 제 1 ATM 송신부(210)는 상기 유토피아 레벨 1 디바이스(1)에서 ATM 셀 데이터를 전송하면 이를 상기 송신용 외부 FIFO(100)에 라이트시킴과 동시에 셀 저장 완료신호(cell_next_860)를 상기 송신 셀 제어부(230)로 출력하는 역할을 하며, 제 1 카운터(Counter)(211)을 내장하고 있다.
상기 제 1 ATM 송신부(210)내에 장착된 제 1 카운터(211)는 상기 유토피아 레벨 1 디바이스(1)에서 전송한 53 바이트의 ATM 셀 데이터가 상기 송신용 외부 FIFO(100)로 저장될 때의 그 ATM 셀 데이터의 갯수를 카운팅(Counting)하는 역할을 한다.
또한, 상기 ATM 송신 블록(200)내에 장착된 제 1 ATM 수신부(220)는 상기 송신 셀 제어부(230)로부터 상기 송신용 외부 FIFO(100)에 데이터가 존재함을 알리는 메시지를 통보받으면 상기 송신용 외부 FIFO(100)를 리드 인에이블(Read Enable)시켜 상기 유토피아 레벨 2 디바이스(2)로 하여금 ATM 셀 데이터를 리드하도록 해주는 한편, 상기 유토피아 레벨 2 디바이스(2)의 ATM 셀 데이터 리드(Read)동작이 완료되면 셀 리드 완료신호(cell_next_atm)를 상기 송신 셀 제어부(230)로 출력하는 역할을 하며, 제 2 카운터(221)를 내장하고 있다.
이때, 상기 제 1 ATM 수신부(220)내에 장착된 제 2 카운터(221)는 상기 유토피아 레벨 2 디바이스(2)가 상기 송신용 외부 FIFO(100)에 저장된 53 바이트의 ATM 셀 데이터를 리드할 때의 그 ATM 셀 데이터의 갯수를 카운팅하는 역할을 한다.
그리고, 상기 ATM 송신 블록(200)내에 장착된 송신 셀 제어부(230)는 상기 제 1 ATM 송신부(210) 및 제 1 ATM 수신부(220)에서 출력한 셀 저장완료신호(cell_next_860) 및 셀 리드 완료신호(cell_next_atm)를 이용하여 상기 송신용 외부 FIFO(100)내 ATM 셀 데이터 갯수를 산출한 후 그 정보를 상기 제 1 ATM 송신부(210) 및 제 1 ATM 수신부(220)로 통보하는 역할을 하며, 제 1 N 카운터(231)를 내장하고 있다.
이때, 상기 송신 셀 제어부(230)내에 장착된 제 1 N 카운터(231)는 상기 송신용 외부 FIFO(100)의 용량과 동일한 용량을 갖으며, 상기 제 1 ATM 송신부(210)로부터 셀 저장 완료신호(cell_next_860)를 수신받으면 "1" 카운트 증가하는 한편, 상기 제 1 ATM 수신부(220)로부터 셀 리드 완료신호(cell_next_atm)를 수신받으면 "1" 카운트 감소함으로써, 상기 송신용 외부 FIFO(100)내 ATM 셀 데이터의 총 갯수를 카운팅하는 역할을 한다.
한편, 상기 수신용 외부 FIFO(300)는 상기 유토피아 레벨 2 디바이스(2)에서 상기 유토피아 레벨 1 디바이스(1)로 전송되는 AMT 셀 데이터를 저장하는 메모리로써, 시스템에 따라 다양한 용량으로 변환 가능하다.
또한, 상기 ATM 수신 블록(400)은 상기 유토피아 레벨 2 디바이스(2)에서 상기 수신용 외부 FIFO(300)에 ATM 셀 데이터를 라이트하면 그 사실을 상기 유토피아 레벨 1 디바이스(1)에 통보하여 상기 유토피아 레벨 1 디바이스(1)로 하여금 상기 수신용 외부 FIFO(300)에 저장된 ATM 셀 데이터를 리드하도록 해주는 역할을 하며, 제 2 ATM 송신부(410), 제 2 ATM 수신부(420), 및 수신 셀 제어부(430)로 구성되어 있다.
이때, 상기 ATM 수신 블록(400)내에 장착된 제 2 ATM 송신부(410)는 상기 유토피아 레벨 2 디바이스(2)에서 ATM 셀 데이터를 전송하면 이를 상기 수신용 외부 FIFO(300)에 라이트(Write)시킴과 동시에 셀(Cell) 저장 완료신호(cell_next_atm)를 상기 수신 셀 제어부(430)로 출력하는 역할을 하며, 제 3 카운터(411)를 내장하고 있다.
상기 제 2 ATM 송신부(410)내에 장착된 제 3 카운터(411)는 상기 유토피아 레벨 2 디바이스(2)에서 전송한 53 바이트의 ATM 셀 데이터가 상기 수신용 외부 FIFO(300)로 저장될 때의 그 ATM 셀 데이터의 갯수를 카운팅하는 역할을 한다.
또한, 상기 ATM 수신 블록(400)내에 장착된 제 2 ATM 수신부(420)는 상기 수신 셀 제어부(430)로부터 상기 수신용 외부 FIFO(300)에 데이터가 존재함을 알리는 메시지를 수신받으면 상기 수신용 외부 FIFO(300)를 리드 인에이블시켜 상기 유토피아 레벨 1 디바이스(1)로 하여금 ATM 셀 데이터를 리드하도록 해주는 한편, 상기 유토피아 레벨 1 디바이스(1)의 ATM 셀 데이터 리드동작이 완료되면 셀 리드 완료신호(cell_next_860)를 상기 수신 셀 제어부(430)로 출력하는 역할을 하며, 제 4 카운터(421)를 내장하고 있다.
이때, 상기 제 2 ATM 수신부(420)내에 장착된 제 4 카운터(421)는 상기 유토피아 레벨 1 디바이스(1)가 상기 수신용 외부 FIFO(300)에 저장된 53 바이트의 ATM 셀 데이터를 리드할 때의 그 ATM 셀 데이터의 갯수를 카운팅하는 역할을 한다.
한편, 상기 ATM 수신 블록(400)내에 장착된 수신 셀 제어부(430)는 상기 제 2 ATM 송신부(410) 및 제 2 ATM 수신부(420)에서 출력한 셀 저장 완료신호(cell_next_atm) 및 셀 리드 완료신호(cell_next_860)를 이용하여 상기 수신용 외부 FIFO(300)내 ATM 셀 데이터 갯수를 산출한 후 그 정보를 상기 제 2 ATM 송신부(410) 및 제 2 ATM 수신부(420)로 통보하는 역할을 하며, 제 2 N 카운터(431)를 내장하고 있다.
이때, 상기 수신 셀 제어부(430)내에 장착된 제 2 N 카운터(431)는 상기 수신용 외부 FIFO(300)의 용량과 동일한 용량을 갖으며, 상기 제 2 ATM 송신부(410)로부터 셀 저장 완료신호(cell_next_atm)를 수신받으면 "1" 카운트 증가하는 한편, 상기 제 2 ATM 수신부(420)로부터 셀 리드 완료신호(cell_next_860)를 수신받으면 "1" 카운트 감소함으로써, 상기 수신용 외부 FIFO(300)내 ATM 셀 데이터의 총 갯수를 카운팅하는 역할을 한다.
한편, 상기 바이 디렉션 제어부(500)는 상기 유토피아 레벨 1 디바이스(1)에서 ATM 셀 데이터를 전송하면 그 ATM 셀 데이터를 상기 송신용 외부 FIFO(100)로 바이 패스시키는 한편, 상기 유토피아 레벨 1 디바이스(1)에서 상기 수신용 외부 FIFO(300)에 저장된 ATM 셀 데이터를 리드하면 그 ATM 셀 데이터를 상기 유토피아 레벨 1 디바이스(1)로 바이 패스시키는 역할을 한다.
그러면, 상기와 같은 구성을 가지는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치의 동작과정에 대해 도 2, 도 3을 참조하여 설명하기로 한다.
먼저, 하기에서는 유토피아 레벨 1 디바이스에서 전송한 ATM 셀 데이터를 유토피아 레벨 2 디바이스로 인터페이스시키는 송신과정에 대해 설명하기로 한다.
최초로, 상기 ATM 송신 블록(200)내 송신 셀 제어부(230)는 상기 제 1 ATM 송신부(210)로 상기 송신용 외부 FIFO(100)가 셀을 받아들일 수 있음을 알리는 셀 저장 준비신호(cell_rdy_860)를 하이로 출력한다. 그러면, 상기 제 1 ATM 송신부(210)는 그 셀 저장 준비신호(cell_rdy_860)를 수신받은 후 상기 유토피아 레벨 1 디바이스(1)로 전송한다.
한편, 상기 유토피아 레벨 1 디바이스(1)는 자신의 입장에서 셀 저장 준비신호(cell_rdy_860)가 하이로 떠 있음과 동시에 보낼 셀이 존재하면, 송신 인에이블 신호(860_txenb) 및 송신 클럭(860_clk)을 상기 제 1 ATM 송신부(210)로 전송함과 동시에 ATM 셀 데이터(860_soc, 860_data[7..0])를 상기 바이 디렉션 제어부(500)로 전송한다.
그러면, 상기 제 1 ATM 송신부(210)는 그 송신 인에이블 신호(860_txenb) 및 송신 클럭(860_clk)을 상기 송신용 외부 FIFO(100)의 라이트 인에이블 신호(fifo_write_enb) 및 라이트 클럭(fifo_write_clk)으로 연결하여, 상기 송신용 외부 FIFO(100)의 상태를 ATM 셀 데이터 저장 가능상태로 인에이블시키는 한편, 상기 바이 디렉션 제어부(500)는 상기 유토피아 레벨 1 디바이스(1)에서 전송한 ATM 셀 데이터를 상기 송신용 외부 FIFO(100)로 바이패스시킨다. 따라서, 상기 송신용 외부 FIFO(100)는 상기 유토피아 레벨 1 디바이스(1)에서 전송한 ATM 셀 데이터를 저장하게 되는 것이다.
이때, 상기 제 1 ATM 송신부(210)는 도 2에 도시한 바와 같이, 상기 유토피아 레벨 1 디바이스(1)에서 전송한 ATM 셀 데이터가 상기 송신용 외부 FIFO(100)에라이트될 때, 자신의 내부에 장착된 제 1 카운터(211)를 이용하여 그 ATM 셀 데이터의 갯수를 카운팅한다. 참고로, 일반적으로 ATM 셀 데이터는 53 바이트이다.
여기서, 상기 제 1 ATM 송신부(210)는 도 2에 도시한 바와 같이, 상기 제 1 카운터(211)의 갯수가 52 카운트가 되면 한 개의 ATM 셀 데이터가 모두 상기 송신용 외부 FIFO(100)내에 저장되었음으로 상기 송신 셀 제어부(230)로 셀 저장 완료신호(cell_next_860)를 하이로 출력한 후 자신의 제 1 카운터(211)를 리셋시킨다.
그러면, 상기 송신 셀 제어부(230)는 상기 제 1 ATM 송신부(210)로부터 셀 저장 완료신호(cell_next_860)를 하이로 입력받은 후 자신의 내부에 장착된 제 1 N 카운터(231)를 "1" 카운트 증가시킨다.
한편, 상기 송신 셀 제어부(230)는 자신의 제 1 N 카운터(231)의 갯수가 "1" 카운트 이상, 즉 상기 송신용 외부 FIFO(100)내에 ATM 셀이 한 개 이상 존재하면, 상기 제 1 ATM 수신부(220)로 셀 전송 준비신호(cell_rdy_atm)를 하이로 출력한다.
그러면, 상기 제 1 ATM 수신부(220)는 상기 송신 셀 제어부(230)로부터 셀 전송 준비신호(cell_rdy_atm)를 하이로 수신받은 후 상기 유토피아 레벨 2 디바이스(2)로 셀 리드 가능신호(atm_rxclav)를 출력하고, 이후 상기 유토피아 레벨 2 디바이스(2)에서 리드 인에이블 신호(atm_rxenb) 및 리드 클럭(atm_clk)을 출력하면 이를 상기 송신용 외부 FIFO(100)의 리드 인에이블 신호(fifo_read_enb) 및 리드 클럭(fifo_read_clk)으로 연결하여 상기 송신용 외부 FIFO(100)의 상태를 리드 가능상태로 인에이블시킨다. 따라서, 상기 유토피아 레벨 2 디바이스(2)는 상기 송신용 외부 FIFO(100)내에 저장된 한 개의 ATM 셀 데이터(atm_rx_soc,atm_rx_data[7..0])를 리드하게 되는 것이다.
이때, 상기 제 1 ATM 수신부(220)는 도 3에 도시한 바와 같이, 상기 유토피아 레벨 2 디바이스(2)가 상기 송신용 외부 FIFO(100)에 저장된 ATM 셀 데이터를 리드할 때, 자신의 내부에 장착된 제 2 카운터(221)를 이용하여 그 ATM 셀 데이터의 갯수를 카운팅한다.
여기서, 상기 제 1 ATM 수신부(220)는 도 3에 도시한 바와 같이, 상기 제 2 카운터(221)의 갯수가 52 카운트가 되면 한 개의 ATM 셀 데이터가 모두 상기 송신용 외부 FIFO(100)에서 리드되었음으로 상기 송신 셀 제어부(230)로 셀 리드 완료신호(cell_next_atm)를 하이로 출력한 후 자신의 제 2 카운터(221)를 리셋시킨다.
그러면, 상기 송신 셀 제어부(230)는 상기 제 1 ATM 수신부(220)로부터 셀 리드 완료신호(cell_next_atm)를 하이로 입력받은 후 자신의 내부에 장착된 제 1 N 카운터(231)를 "1" 카운트 감소시킨다.
따라서, 상기 ATM 송신 블록(200)은 상술한 동작과정을 반복 수행해 줌으로써, 유토피아 레벨 1 디바이스(1)에서 전송한 ATM 셀 데이터를 유토피아 레벨 2 디바이스(2)로 인터페이스시킨다.
한편, 하기에서는 유토피아 레벨 2 디바이스에서 전송한 ATM 셀 데이터를 유토피아 레벨 1 디바이스로 인터페이스시키는 수신과정에 대해 도 4, 도 5를 참조하여 설명하기로 한다.
먼저, 상기 ATM 수신 블록(400)내 수신 셀 제어부(430)는 상기 제 2 ATM 송신부(410)로 상기 수신용 외부 FIFO(300)가 셀을 받아들일 수 있음을 알리는 셀 저장 준비신호(cell_rdy_atm)를 하이로 출력한다. 그러면, 상기 제 2 ATM 송신부(410)는 그 셀 저장 준비신호(cell_rdy_atm)를 수신받은 후 상기 유토피아 레벨 2 디바이스(2)로 전송한다.
한편, 상기 유토피아 레벨 2 디바이스(2)는 자신의 입장에서 셀 저장 준비신호(cell_rdy_atm)가 하이로 떠 있음과 동시에 보낼 셀이 존재하면, 송신 인에이블 신호(atm_txenb) 및 송신 클럭(atm_clk)을 상기 제 2 ATM 송신부(410)로 전송함과 동시에 ATM 셀 데이터(atm_soc, atm_data[7..0])를 상기 수신용 외부 FIFO(300)로 전송한다.
그러면, 상기 제 2 ATM 송신부(410)는 그 송신 인에이블 신호(atm_txenb) 및 송신 클럭(atm_clk)을 상기 수신용 외부 FIFO(300)의 라이트 인에이블신호(fifo_write_enb) 및 라이트 클럭(fifo_write_clk)으로 연결하여, 상기 수신용 외부 FIFO(300)의 상태를 ATM 셀 데이터 저장 가능상태로 인에이블시킨다. 따라서, 상기 수신용 외부 FIFO(300)는 상기 유토피아 레벨 2 디바이스(2)에서 전송한 ATM 셀 데이터를 저장하게 되는 것이다.
이때, 상기 제 2 ATM 송신부(410)는 도 4에 도시한 바와 같이, 상기 유토피아 레벨 2 디바이스(2)에서 전송한 ATM 셀 데이터가 상기 수신용 외부 FIFO(300)에 라이트될 때, 자신의 내부에 장착된 제 3 카운터(411)를 이용하여 그 ATM 셀 데이터의 갯수를 카운팅한다. 참고로, 일반적으로 ATM 셀 데이터는 53 바이트이다.
여기서, 상기 제 2 ATM 송신부(410)는 도 4에 도시한 바와 같이, 상기 제 3카운터(411)의 갯수가 52 카운트가 되면 한 개의 ATM 셀 데이터가 모두 상기 수신용 외부 FIFO(300)내에 저장되었음으로 상기 수신 셀 제어부(430)로 셀 저장 완료신호(cell_next_atm)를 하이로 출력한 후 자신의 제 3 카운터(411)를 리셋시킨다.
그러면, 상기 수신 셀 제어부(430)는 상기 제 2 ATM 송신부(410)로부터 셀 저장 완료신호(cell_next_atm)를 하이로 입력받은 후 자신의 내부에 장착된 제 2 N 카운터(431)를 "1" 카운트 증가시킨다.
한편, 상기 수신 셀 제어부(230)는 자신의 제 2 N 카운터(431)의 갯수가 "1" 카운트 이상, 즉 상기 수신용 외부 FIFO(300)내에 ATM 셀이 한 개 이상 존재하면, 상기 제 2 ATM 수신부(420)로 셀 전송 준비신호(cell_rdy_860)를 하이로 출력한다.
그러면, 상기 제 2 ATM 수신부(420)는 상기 수신 셀 제어부(430)로부터 셀 전송 준비신호(cell_rdy_860)를 하이로 수신받은 후 상기 유토피아 레벨 1 디바이스(1)로 셀 리드 가능신호(860_rxclav)를 출력하고, 이후 상기 유토피아 레벨 1 디바이스(1)에서 리드 인에이블 신호(860_rxenb) 및 리드 클럭(860_clk)을 출력하면 이를 상기 수신용 외부 FIFO(300)의 리드 인에이블 신호(fifo_read_enb) 및 리드 클럭(fifo_read_clk)으로 연결하여 상기 수신용 외부 FIFO(300)의 상태를 리드 가능상태로 인에이블시킨다. 따라서, 상기 유토피아 레벨 1 디바이스(1)는 상기 수신용 외부 FIFO(300)내에 저장된 한 개의 ATM 셀 데이터(860_rx_soc, 860_rx_data[7..0])를 리드하게 되는 것이다.
이때, 상기 제 2 ATM 수신부(420)는 도 5에 도시한 바와 같이, 상기 유토피아 레벨 1 디바이스(1)가 상기 수신용 외부 FIFO(300)에 저장된 ATM 셀 데이터를리드할 때, 자신의 내부에 장착된 제 4 카운터(421)를 이용하여 그 ATM 셀 데이터의 갯수를 카운팅한다.
여기서, 상기 제 2 ATM 수신부(420)는 도 5에 도시한 바와 같이, 상기 제 4 카운터(421)의 갯수가 52 카운트가 되면 한 개의 ATM 셀 데이터가 모두 상기 수신용 외부 FIFO(300)에서 리드되었음으로 상기 수신 셀 제어부(430)로 셀 리드 완료신호(cell_next_860)를 하이로 출력한 후 자신의 제 4 카운터(421)를 리셋시킨다.
그러면, 상기 수신 셀 제어부(430)는 상기 제 2 ATM 수신부(420)로부터 셀 리드 완료신호(cell_next_860)를 하이로 입력받은 후 자신의 내부에 장착된 제 2 N 카운터(431)를 "1" 카운트 감소시킨다.
따라서, 상기 ATM 수신 블록(400)은 상술한 동작과정을 반복 수행해 줌으로써, 유토피아 레벨 2 디바이스(2)에서 전송한 ATM 셀 데이터를 유토피아 레벨 1 디바이스(1)로 인터페이스시킨다.
상술한 바와 같이 본 발명에 의한 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치에 의하면, 차세대 이동통신 시스템을 구현함에 있어 불가피하게 발생되는 유토피아 레벨 1, 2 디바이스간 인터페이스 문제를 해결해 줌으로써, 차세대 이동통신 시스템의 설계가 용이하도록 해준다는 뛰어난 효과가 있다.

Claims (11)

  1. 유토피아 레벨 1 디바이스에서 유토피아 레벨 2 디바이스로 전송되는 AMT 셀 데이터를 저장하는 송신용 외부 FIFO;
    상기 유토피아 레벨 1 디바이스에서 전송한 ATM 셀 데이터를 상기 송신용 외부 FIFO에 저장하고, 이후 상기 송신용 외부 FIFO에 ATM 셀 데이터가 존재함을 상기 유토피아 레벨 2 디바이스에 통보하여 상기 유토피아 레벨 2 디바이스로 하여금 상기 송신용 외부 FIFO에 저장된 ATM 셀 데이터를 리드하도록 해주는 ATM 송신 블록;
    상기 유토피아 레벨 2 디바이스에서 상기 유토피아 레벨 1 디바이스로 전송되는 AMT 셀 데이터를 저장하는 수신용 외부 FIFO;
    상기 유토피아 레벨 2 디바이스에서 상기 수신용 외부 FIFO에 ATM 셀 데이터를 라이트하면 그 사실을 상기 유토피아 레벨 1 디바이스에 통보하여 상기 유토피아 레벨 1 디바이스로 하여금 상기 수신용 외부 FIFO에 저장된 ATM 셀 데이터를 리드하도록 해주는 ATM 수신 블록; 및
    상기 유토피아 레벨 1 디바이스에서 ATM 셀 데이터를 전송하면 그 ATM 셀 데이터를 상기 송신용 외부 FIFO로 바이 패스시키는 한편, 상기 유토피아 레벨 1 디바이스에서 상기 수신용 외부 FIFO에 저장된 ATM 셀 데이터를 리드하면 그 ATM 셀 데이터를 상기 유토피아 레벨 1 디바이스로 바이 패스시키는 바이 디렉션 제어부로 구성된 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간인터페이스 장치.
  2. 제 1항에 있어서,
    상기 ATM 송신 블록은, 상기 유토피아 레벨 1 디바이스에서 ATM 셀 데이터를 전송하면 이를 상기 송신용 외부 FIFO에 라이트시킴과 동시에 셀 저장 완료신호를 출력하는 제 1 ATM 송신부;
    상기 송신용 외부 FIFO에 데이터가 존재하면 상기 송신용 외부 FIFO를 리드 인에이블시켜 상기 유토피아 레벨 2 디바이스로 하여금 ATM 셀 데이터를 리드하도록 해주는 한편, 상기 유토피아 레벨 2 디바이스의 ATM 셀 데이터 리드동작이 완료되면 셀 리드 완료신호를 출력하는 제 1 ATM 수신부; 및
    상기 제 1 ATM 송신부 및 제 1 ATM 수신부에서 출력한 셀 저장 완료신호 및 셀 리드 완료신호를 이용하여 상기 송신용 외부 FIFO내 ATM 셀 데이터 갯수를 산출한 후 그 정보를 상기 제 1 ATM 송신부 및 제 1 ATM 수신부로 통보하는 송신 셀 제어부로 구성된 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치.
  3. 제 1항에 있어서,
    상기 ATM 송신 블록은, 상기 유토피아 레벨 1 디바이스에서 송신 인에이블신호(860_txenb) 및 송신 클럭(860_clk)과 함께 ATM 셀 데이터(860_soc, 860_data[7..0])를 전송하면 그 송신 인에이블 신호(860_txenb) 및 송신 클럭(860_clk)을 상기 송신용 외부 FIFO의 라이트 인에이블 신호(fifo_write_enb) 및 라이트 클럭(fifo_write_clk)으로 연결하는 한편, 상기 유토피아 레벨 1 디바이스에서 라이트한 53 바이트의 ATM 셀 데이터(860_data[7..0])가 상기 송신용 외부 FIFO에 모두 저장되면 셀 저장 완료신호(cell_next_860)를 출력하는 제 1 ATM 송신부;
    셀 전송 준비신호(cell_rdy_atm)를 하이로 수신받으면 상기 유토피아 레벨 2 디바이스로 셀 리드 가능신호(atm_rxclav)를 출력하고 이후 상기 유토피아 레벨 2 디바이스에서 리드 인에이블 신호(atm_rxenb) 및 리드 클럭(atm_clk)을 출력하면 이를 상기 송신용 외부 FIFO의 리드 인에이블 신호(fifo_read_enb) 및 리드 클럭(fifo_read_clk)으로 연결하는 한편, 상기 유토피아 레벨 2 디바이스가 상기 송신용 외부 FIFO로부터 53 바이트의 ATM 셀 데이터(atm_rx_soc, atm_rx_data[7..0])를 리드하면 셀 리드 완료신호(cell_next_atm)를 전송하는 제 1 ATM 수신부; 및
    상기 제 1 ATM 송신부로부터 셀 저장 완료신호(cell_next_860)를 수신받음에 따라 상기 송신용 외부 FIFO내 ATM 셀 저장상황을 확인하면 상기 제 1 ATM 수신부로 셀 전송 준비신호(cell_rdy_atm)를 하이로 출력하는 한편 상기 송신용 외부 FIFO의 ATM 셀 저장상황이 풀(Full)이면 상기 제 1 ATM 송신부로 셀 저장 준비신호(cell_rdy_860)를 로우로 출력하고, 상기 제 1 ATM 수신부로부터 셀 리드완료신호(cell_next_atm)를 수신받음에 따라 상기 송신용 외부 FIFO의 ATM 셀 저장상황이 풀(Full)이 아님을 확인하면 상기 제 1 ATM 송신부로 셀 저장 준비신호(cell_rdy_860)를 하이로 출력하는 한편 상기 송신용 외부 FIFO가 비어 있으면 상기 제 1 ATM 수신부로 셀 전송 준비신호(cell_rdy_atm)를 로우로 출력하는 송신 셀 제어부로 구성된 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 제 1 ATM 송신부는, 상기 유토피아 레벨 1 디바이스에서 전송한 53 바이트의 ATM 셀 데이터가 상기 송신용 외부 FIFO로 저장될 때의 그 ATM 셀 데이터의 갯수를 카운팅하는 제 1 카운터를 내장하는 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치.
  5. 제 2항 또는 제 3항에 있어서,
    상기 제 1 ATM 수신부는, 상기 유토피아 레벨 2 디바이스가 상기 송신용 외부 FIFO에 저장된 53 바이트의 ATM 셀 데이터를 리드할 때의 그 ATM 셀 데이터의 갯수를 카운팅하는 제 2 카운터를 내장하는 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치.
  6. 제 2항 또는 제 3항에 있어서,
    상기 송신 셀 제어부는, 상기 송신용 외부 FIFO의 용량과 동일한 용량을 갖으며, 상기 제 1 ATM 송신부로부터 셀 저장 완료신호(cell_next_860)를 수신받으면 "1" 카운트 증가하는 한편, 상기 제 1 ATM 수신부로부터 셀 리드 완료신호(cell_next_atm)를 수신받으면 "1" 카운트 감소하는 제 1 N 카운터를 내장하는 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치.
  7. 제 1항에 있어서,
    상기 ATM 수신 블록은, 상기 유토피아 레벨 2 디바이스에서 ATM 셀 데이터를 전송하면 이를 상기 수신용 외부 FIFO에 라이트시킴과 동시에 셀 저장 완료신호를 출력하는 제 2 ATM 송신부;
    상기 수신용 외부 FIFO에 데이터가 존재하면 상기 수신용 외부 FIFO를 리드 인에이블시켜 상기 유토피아 레벨 1 디바이스로 하여금 ATM 셀 데이터를 리드하도록 해주는 한편, 상기 유토피아 레벨 1 디바이스의 ATM 셀 데이터 리드동작이 완료되면 셀 리드 완료신호를 출력하는 제 2 ATM 수신부; 및
    상기 제 2 ATM 송신부 및 제 2 ATM 수신부에서 출력한 셀 저장 완료신호 및셀 리드 완료신호를 이용하여 상기 수신용 외부 FIFO내 ATM 셀 데이터 갯수를 산출한 후 그 정보를 상기 제 2 ATM 송신부 및 제 2 ATM 수신부로 통보하는 수신 셀 제어부로 구성된 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치.
  8. 제 1항에 있어서,
    상기 ATM 수신 블록은, 상기 유토피아 레벨 2 디바이스에서 송신 인에이블 신호(atm_txenb) 및 송신 클럭(atm_clk)과 함께 ATM 셀 데이터(atm_soc, atm_data[7..0])를 전송하면 그 송신 인에이블 신호(atm_txenb) 및 송신 클럭(atm_clk)을 상기 수신용 외부 FIFO의 라이트 인에이블 신호(fifo_write_enb) 및 라이트 클럭(fifo_write_clk)으로 연결하는 한편, 상기 유토피아 레벨 2 디바이스에서 라이트한 53 바이트의 ATM 셀 데이터(atm_data[7..0])가 상기 수신용 외부 FIFO에 모두 저장되면 셀 저장 완료신호(cell_next_atm)를 출력하는 제 2 ATM 송신부;
    셀 전송 준비신호(cell_rdy_860)를 하이로 수신받으면 상기 유토피아 레벨 1 디바이스로 셀 리드 가능신호(860_rxclav)를 출력하고 이후 상기 유토피아 레벨 1 디바이스에서 리드 인에이블 신호(860_rxenb) 및 리드 클럭(860_clk)을 출력하면 이를 상기 수신용 외부 FIFO의 리드 인에이블 신호(fifo_read_enb) 및 리드 클럭(fifo_read_clk)으로 연결하는 한편, 상기 유토피아 레벨 1 디바이스가 상기수신용 외부 FIFO로부터 53 바이트의 ATM 셀 데이터(860_rx_soc, 860_rx_data[7..0])를 리드하면 셀 리드 완료신호(cell_next_860)를 전송하는 제 2 ATM 수신부; 및
    상기 제 2 ATM 송신부로부터 셀 저장 완료신호(cell_next_atm)를 수신받음에 따라 상기 수신용 외부 FIFO내 ATM 셀 저장상황을 확인하면 상기 제 2 ATM 수신부로 셀 전송 준비신호(cell_rdy_860)를 하이로 출력하는 한편 상기 수신용 외부 FIFO의 ATM 셀 저장상황이 풀(Full)이면 상기 제 2 ATM 송신부로 셀 저장 준비신호(cell_rdy_atm)를 로우로 출력하고, 상기 제 2 ATM 수신부로부터 셀 리드 완료신호(cell_next_860)를 수신받음에 따라 상기 수신용 외부 FIFO의 ATM 셀 저장상황이 풀(Full)이 아님을 확인하면 상기 제 2 ATM 송신부로 셀 저장 준비신호(cell-rdy_atm)를 하이로 출력하는 한편 상기 수신용 외부 FIFO가 비어 있으면 상기 제 2 ATM 수신부로 셀 전송 준비신호(cell_rdy_860)를 로우로 출력하는 수신 셀 제어부로 구성된 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치.
  9. 제 7항 또는 제 8항에 있어서,
    상기 제 2 ATM 송신부는, 상기 유토피아 레벨 2 디바이스에서 전송한 53 바이트의 ATM 셀 데이터가 상기 수신용 외부 FIFO로 저장될 때의 그 ATM 셀 데이터의 갯수를 카운팅하는 제 3 카운터를 내장하는 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치.
  10. 제 7항 또는 제 8항에 있어서,
    상기 제 2 ATM 수신부는, 상기 유토피아 레벨 1 디바이스가 상기 수신용 외부 FIFO에 저장된 53 바이트의 ATM 셀 데이터를 리드할 때의 그 ATM 셀 데이터의 갯수를 카운팅하는 제 4 카운터를 내장하는 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치.
  11. 제 7항 또는 제 8항에 있어서,
    상기 수신 셀 제어부는, 상기 수신용 외부 FIFO의 용량과 동일한 용량을 갖으며, 상기 제 2 ATM 송신부로부터 셀 저장 완료신호(cell_next_atm)를 수신받으면 "1" 카운트 증가하는 한편, 상기 제 2 ATM 수신부로부터 셀 리드 완료신호(cell_next_860)를 수신받으면 "1" 카운트 감소하는 제 2 N 카운터를 내장하는 것을 특징으로 하는 ＡＴＭ 시스템에서의 유토피아 레벨 1, 2 디바이스간 인터페이스 장치.
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