JPS63300490A - ファ−ストイン・ファ−ストアウト回路 - Google Patents
ファ−ストイン・ファ−ストアウト回路Info
- Publication number
- JPS63300490A JPS63300490A JP62136872A JP13687287A JPS63300490A JP S63300490 A JPS63300490 A JP S63300490A JP 62136872 A JP62136872 A JP 62136872A JP 13687287 A JP13687287 A JP 13687287A JP S63300490 A JPS63300490 A JP S63300490A
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- circuit
- fifo
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はファーストイン・ファーストアウト（以下、Ｆ
ＩＦＯという）回路に間し、特にＦＩＦＯ回路からの読
み出し制御部に関する。
ＩＦＯという）回路に間し、特にＦＩＦＯ回路からの読
み出し制御部に関する。
［従来の技術］
まず、第２図、第３図を参照しながら２つの従来技術の
説明を行う。第２図は第１の従来例を示すブロック図で
あり、１０１，１０２，１０３は、パラレルに変換され
たデータを格納しておくＦＩＦＯレジスタ、１０４はシ
リアルデータをパラレルデータに変換するシリアル／パ
ラレル変換レジスタ、１５１はＦＩＦＯレジスタ１０１
に有効データがあることを示す、読み出し要求信号線、
１５２はデータバス、１５６はシリアルデータ線をそれ
ぞれ示している。第２図ではＦＩＦＯレジスタ１０１か
らの読み出し要求信号線１５１がアクティブとなり、Ｆ
ＩＦＯレジスタ１０１からデータを読み出すことを要求
する。この構成は、シリアルデータの入力によりＦＩＦ
Ｏレジスタ１０２゜１０３及びシリアル／パラレル変換
レジスタが有効データで満たされる時間よりも、読み出
し要求を出してからＦＩＦＯレジスタ１０１のデータが
読み出されるまでの時間の方が短い場合、つまりＦＩＦ
Ｏレジスタ１０１，１０２，１０３．及びシリアル／パ
ラレル変換レジスタが有効なデータで満たされ、さらに
シリアルデータが入力されることにより、シリアル／パ
ラレル変換レジスタ内の有効データが壊れる前に、ＦＩ
ＦＯレジスタ１０１の有効データを読み出させる時に適
用される。
説明を行う。第２図は第１の従来例を示すブロック図で
あり、１０１，１０２，１０３は、パラレルに変換され
たデータを格納しておくＦＩＦＯレジスタ、１０４はシ
リアルデータをパラレルデータに変換するシリアル／パ
ラレル変換レジスタ、１５１はＦＩＦＯレジスタ１０１
に有効データがあることを示す、読み出し要求信号線、
１５２はデータバス、１５６はシリアルデータ線をそれ
ぞれ示している。第２図ではＦＩＦＯレジスタ１０１か
らの読み出し要求信号線１５１がアクティブとなり、Ｆ
ＩＦＯレジスタ１０１からデータを読み出すことを要求
する。この構成は、シリアルデータの入力によりＦＩＦ
Ｏレジスタ１０２゜１０３及びシリアル／パラレル変換
レジスタが有効データで満たされる時間よりも、読み出
し要求を出してからＦＩＦＯレジスタ１０１のデータが
読み出されるまでの時間の方が短い場合、つまりＦＩＦ
Ｏレジスタ１０１，１０２，１０３．及びシリアル／パ
ラレル変換レジスタが有効なデータで満たされ、さらに
シリアルデータが入力されることにより、シリアル／パ
ラレル変換レジスタ内の有効データが壊れる前に、ＦＩ
ＦＯレジスタ１０１の有効データを読み出させる時に適
用される。
第３図は第２の従来例を示すものであり、第２図と同一
構成には同一番号を付しである。１０１゜１０２．１０
３，１０４，１５１，１５６については第１の従来例と
同一機能を有しており、１５３．１５４はそれぞれＦＩ
ＦＯレジスタ１０１゜１０２に有効データがあることを
示すＦＩＦＯレジスタステータス線を、３０１は２人カ
アンドゲートを示している。
構成には同一番号を付しである。１０１゜１０２．１０
３，１０４，１５１，１５６については第１の従来例と
同一機能を有しており、１５３．１５４はそれぞれＦＩ
ＦＯレジスタ１０１゜１０２に有効データがあることを
示すＦＩＦＯレジスタステータス線を、３０１は２人カ
アンドゲートを示している。
第３図では、ＦＩＦＯレジスタ１０１，１０２の両方に
有効なデータが格納されると、読み出し要求信号線１５
１がアクティブとなり、ＦＩＦＯレジスタ１０１から読
み出すことを要求する。この構成は、読み出し要求を出
してからＦＩＦＯレジスタ１０１が読み出されるまでの
時間が、第１の従来例よりも短い場合、或はシリアルデ
ータの送られてくる速度が第１の従来例よりも遅い場合
に適している。
有効なデータが格納されると、読み出し要求信号線１５
１がアクティブとなり、ＦＩＦＯレジスタ１０１から読
み出すことを要求する。この構成は、読み出し要求を出
してからＦＩＦＯレジスタ１０１が読み出されるまでの
時間が、第１の従来例よりも短い場合、或はシリアルデ
ータの送られてくる速度が第１の従来例よりも遅い場合
に適している。
［発明が解決しようとする問題点コ
従来の技術では、複数のＦＩＦＯレジスタで構成される
ＦＩＦＯ回路から出力され読み出し要求信号は、データ
の格納されているＦＩＦＯレジスタ数が既定値（従来例
１ては′１″、従来例２ては’２”）に達すると発生し
ていたが、データをＦＩＦＯ回路に書き込まれる時間間
隔が変化する場合、或は読み出し要求を出力してからＦ
ＩＦＯ回路からデータを読み出すまでの時間が変化する
場合にはそれに合わせて読み出し要求を発生する制御回
路部を変更する必要があり、回路に柔軟性がないという
問題点があった。
ＦＩＦＯ回路から出力され読み出し要求信号は、データ
の格納されているＦＩＦＯレジスタ数が既定値（従来例
１ては′１″、従来例２ては’２”）に達すると発生し
ていたが、データをＦＩＦＯ回路に書き込まれる時間間
隔が変化する場合、或は読み出し要求を出力してからＦ
ＩＦＯ回路からデータを読み出すまでの時間が変化する
場合にはそれに合わせて読み出し要求を発生する制御回
路部を変更する必要があり、回路に柔軟性がないという
問題点があった。
したがって、本発明の目的はハードウェアの変更なしに
読み出し要求の発生時を変更可能なＦＩＦＯ回路を提供
することである。
読み出し要求の発生時を変更可能なＦＩＦＯ回路を提供
することである。
［問題点を解決するための手段］
本発明は複数の格納レジスタに順次データを格納可能な
ファーストイン・ファーストアウト回路において、上記
複数の格納レジスタのうちの任意のレジスタを指定する
制御データを書換え可能に記憶する制御用レジスタと、
制御データで指定された格納レジスタにデータが格納さ
れると読み出し要求を発生させる読み出し発生回路とを
設けたことを特徴としている。
ファーストイン・ファーストアウト回路において、上記
複数の格納レジスタのうちの任意のレジスタを指定する
制御データを書換え可能に記憶する制御用レジスタと、
制御データで指定された格納レジスタにデータが格納さ
れると読み出し要求を発生させる読み出し発生回路とを
設けたことを特徴としている。
［発明の作用コ
上記構成に係るＦＩＦＯ回路では、制御用レジスタに複
数の格納レジスタのうちの−のレジスタを指定する制御
データを記憶させた後に、複数の格納レジスタに順次デ
ータを格納させてゆくと、上記−のレジスタにデータが
格納された時点で読み出し発生回路が読み出し要求を発
生する。
数の格納レジスタのうちの−のレジスタを指定する制御
データを記憶させた後に、複数の格納レジスタに順次デ
ータを格納させてゆくと、上記−のレジスタにデータが
格納された時点で読み出し発生回路が読み出し要求を発
生する。
ところが、上記制御データを変更し、他の格納レジスタ
を指定すると、ハードウェアの変更なしに、上記他のレ
ジスタにデータが格納された時点で読み出し要求を発生
させることができる。
を指定すると、ハードウェアの変更なしに、上記他のレ
ジスタにデータが格納された時点で読み出し要求を発生
させることができる。
したがって、上述、した従来のＦＩＦＯ回路に対して、
本発明は、ＦＩＦＯ回路からの読み出し要求信号をＦＩ
ＦＯ回路の複数レジスタに格納されているデータの固定
的な数ではなく、制御レジスタ内のデータの示す任意数
に基づき発生させることができるという独創的内容を有
する。
本発明は、ＦＩＦＯ回路からの読み出し要求信号をＦＩ
ＦＯ回路の複数レジスタに格納されているデータの固定
的な数ではなく、制御レジスタ内のデータの示す任意数
に基づき発生させることができるという独創的内容を有
する。
［実施例］
次に本発明の実施例を図面を参照しながら説明する。
第１図は本発明の一実施例を示すブロック図であり、図
中、１０１，１０２，１０３はパラレル変換されたデー
タを格納しておくＦＩＦＯレジスタ、１０４はシリアル
データをパラレルデータに変換するシリアル／パラレル
変換レジスタ、１０５は読み出し要求信号の出力を制御
するための選択レジスタ、１０６は３人カオアゲート、
１０７゜１ｏｓ、１０９，１１０は２人カアンドゲート
、１１１は３人カアンドゲート、１５１はＦ Ｉ ＦＯ
レジスタ１０１からのデータ読み出しを要求する読み出
し要求信号線、１５２はデータバス、１５３．１５４，
１５５はそれぞれＦＩＦＯレジスタ１０１．１０２，１
０３に有効データがあることを示すＦＩＦＯレジスタス
テータス線、１５６はシリアルデータ線をそれぞれ示し
ている。
中、１０１，１０２，１０３はパラレル変換されたデー
タを格納しておくＦＩＦＯレジスタ、１０４はシリアル
データをパラレルデータに変換するシリアル／パラレル
変換レジスタ、１０５は読み出し要求信号の出力を制御
するための選択レジスタ、１０６は３人カオアゲート、
１０７゜１ｏｓ、１０９，１１０は２人カアンドゲート
、１１１は３人カアンドゲート、１５１はＦ Ｉ ＦＯ
レジスタ１０１からのデータ読み出しを要求する読み出
し要求信号線、１５２はデータバス、１５３．１５４，
１５５はそれぞれＦＩＦＯレジスタ１０１．１０２，１
０３に有効データがあることを示すＦＩＦＯレジスタス
テータス線、１５６はシリアルデータ線をそれぞれ示し
ている。
シリアルデータ線１５６から送られてきたデータは、シ
リアル／パラレル変換レジスタ１０４にてパラレルデー
タに変換され、その後、ＦＩＦＯレジスタ１０３，１０
２を順次通過してＦＩＦＯレジスタ１０１へ格納される
。ここでＦＩＦＯレジスタ・ステータス線１５３はアク
ティブとなる。
リアル／パラレル変換レジスタ１０４にてパラレルデー
タに変換され、その後、ＦＩＦＯレジスタ１０３，１０
２を順次通過してＦＩＦＯレジスタ１０１へ格納される
。ここでＦＩＦＯレジスタ・ステータス線１５３はアク
ティブとなる。
シリアデータの送られてくる速度が早いなどの理由によ
りこの時点で、読み出し要求を出す必要がある場合には
、２人カアンドゲート１０７の出力がアクティブになる
ような制御データを選択レジスタ１０５に設定しておく
。また、読み出し要求を必要としない場合には、引続き
データがシリアル／パラレル変換レジスタ１０４からＦ
ＩＦＯレジスタ１０３を通過してＦＩＦＯレジスタ１０
２へ格納され、ＦＩＦＯレジスタ・ステータス信号線１
５３，１５４がアクティブとなる。ここで読み出す要求
を出す必要がある場合は、２人カアンドゲート１０８の
出力がアクティブになるような制御データを選択レジス
タ１０５に設定しておく。
りこの時点で、読み出し要求を出す必要がある場合には
、２人カアンドゲート１０７の出力がアクティブになる
ような制御データを選択レジスタ１０５に設定しておく
。また、読み出し要求を必要としない場合には、引続き
データがシリアル／パラレル変換レジスタ１０４からＦ
ＩＦＯレジスタ１０３を通過してＦＩＦＯレジスタ１０
２へ格納され、ＦＩＦＯレジスタ・ステータス信号線１
５３，１５４がアクティブとなる。ここで読み出す要求
を出す必要がある場合は、２人カアンドゲート１０８の
出力がアクティブになるような制御データを選択レジス
タ１０５に設定しておく。
一方、まだ読み出し要求を必要としない場合には次のパ
ラレルデータが、シリアル／パラレル変換レジスタ１０
４からＦＩＦＯレジスタ１０３へ格納され、ＦＩＦＯレ
ジスタ・ステータス信号線１５３．１５４，１５５がア
クティブとなり、選択レジスタ１０６に格納されている
制御データにより２人カアンドゲート１０９の出力をア
クティブにすると読み出し要求信号線１５１はアクティ
ブとなる。なお選択レジスタ１０５に格納する制御デー
タは２人力アンドゲー）１０７，１０８，１０９のいず
れか１つが、アクティブになるように設定する必要があ
る。
ラレルデータが、シリアル／パラレル変換レジスタ１０
４からＦＩＦＯレジスタ１０３へ格納され、ＦＩＦＯレ
ジスタ・ステータス信号線１５３．１５４，１５５がア
クティブとなり、選択レジスタ１０６に格納されている
制御データにより２人カアンドゲート１０９の出力をア
クティブにすると読み出し要求信号線１５１はアクティ
ブとなる。なお選択レジスタ１０５に格納する制御デー
タは２人力アンドゲー）１０７，１０８，１０９のいず
れか１つが、アクティブになるように設定する必要があ
る。
以上のように選択レジスタ１０５に格納されている制御
データに基づきＦＩＦＯレジスタに任意数の有効なデー
タが格納されると読み出し要求を信号線１５１に発生さ
せることができる。
データに基づきＦＩＦＯレジスタに任意数の有効なデー
タが格納されると読み出し要求を信号線１５１に発生さ
せることができる。
上記一実施例では選択レジスタ１０５が制御用レジスタ
を構成しており、２人カアンドゲート１０７〜１１１、
ＦＩＦＯレジスタステータス線１５３〜１５５および３
人カオアゲート１０６で読み出し発生回路を構成してい
る。
を構成しており、２人カアンドゲート１０７〜１１１、
ＦＩＦＯレジスタステータス線１５３〜１５５および３
人カオアゲート１０６で読み出し発生回路を構成してい
る。
［発明の効果コ
以上の実施例から明らかなように本発明は有効なデータ
が格納されているＦＩＦＯレジスタの任意数で読み出し
要求を発生させることができるので、ＦＩＦＯレジスタ
に書き込まれる時間間隔が変化する場合、或は読み出し
要求を出力してからＦＩＦＯレジスタからデータを読み
出す時間が変化する場合においても、ハードウェアの変
更なしに読み出し要求を発生させることができ、回路の
柔軟性を向上させられるという効果がある。
が格納されているＦＩＦＯレジスタの任意数で読み出し
要求を発生させることができるので、ＦＩＦＯレジスタ
に書き込まれる時間間隔が変化する場合、或は読み出し
要求を出力してからＦＩＦＯレジスタからデータを読み
出す時間が変化する場合においても、ハードウェアの変
更なしに読み出し要求を発生させることができ、回路の
柔軟性を向上させられるという効果がある。
第１図は本発明の一実施例のＦＩＦＯ回路部を示すブロ
ック図、 第２図と第３図とは従来例のＦＩＦＯ回路部をそれぞれ
示すブロック図である。 １０１・・・ＦＩＦＯレジスタ、 １０２・・・ＦＩＦＯレジスタ、 １０３・・・ＦＩＦＯレジスタ、 １０４・・・シリアル／パラレル変換レジスタ、１０５
・・・選択レジスタ、 １０６・・・３人力オアゲート、 １０７・・・２人カアンドゲート、 １０８・・・２人カアンドゲート、 １０９・・・２人カアンドゲート、 １１０・・・２人カアンドゲート、 １１１・・・３人カアンドゲート、 １５１・・・読み出し要求信号線、 １５２・・・データバス、 １５３・・・ＦＩＦＯレジスタステータス線、１５４・
・・ＦＩＦＯレジスタステータス線、１５５・Φ・ＦＩ
ＦＯレジスタステータス線、１５６・・・シリアルデー
タ線。 代理人 弁理士 桑 井 清 − 第２図
ック図、 第２図と第３図とは従来例のＦＩＦＯ回路部をそれぞれ
示すブロック図である。 １０１・・・ＦＩＦＯレジスタ、 １０２・・・ＦＩＦＯレジスタ、 １０３・・・ＦＩＦＯレジスタ、 １０４・・・シリアル／パラレル変換レジスタ、１０５
・・・選択レジスタ、 １０６・・・３人力オアゲート、 １０７・・・２人カアンドゲート、 １０８・・・２人カアンドゲート、 １０９・・・２人カアンドゲート、 １１０・・・２人カアンドゲート、 １１１・・・３人カアンドゲート、 １５１・・・読み出し要求信号線、 １５２・・・データバス、 １５３・・・ＦＩＦＯレジスタステータス線、１５４・
・・ＦＩＦＯレジスタステータス線、１５５・Φ・ＦＩ
ＦＯレジスタステータス線、１５６・・・シリアルデー
タ線。 代理人 弁理士 桑 井 清 − 第２図
Claims (1)
- 【特許請求の範囲】 複数の格納レジスタに順次データを格納可能なファー
ストイン・ファーストアウト回路において、上記複数の
格納レジスタのうちの任意のレジスタを指定する制御デ
ータを書換え可能に記憶する制御用レジスタと、 制御データで指定された格納レジスタにデータが格納さ
れると読み出し要求を発生させる読み出し発生回路とを
設けたことを特徴とするファーストイン・ファーストア
ウト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136872A JPS63300490A (ja) | 1987-05-29 | 1987-05-29 | ファ−ストイン・ファ−ストアウト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136872A JPS63300490A (ja) | 1987-05-29 | 1987-05-29 | ファ−ストイン・ファ−ストアウト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63300490A true JPS63300490A (ja) | 1988-12-07 |
| JPH059874B2 JPH059874B2 (ja) | 1993-02-08 |
Family
ID=15185501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136872A Granted JPS63300490A (ja) | 1987-05-29 | 1987-05-29 | ファ−ストイン・ファ−ストアウト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300490A (ja) |
-
1987
- 1987-05-29 JP JP62136872A patent/JPS63300490A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH059874B2 (ja) | 1993-02-08 |
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