JPS6180350A - 受信処理装置 - Google Patents
受信処理装置Info
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- JPS6180350A JPS6180350A JP20046084A JP20046084A JPS6180350A JP S6180350 A JPS6180350 A JP S6180350A JP 20046084 A JP20046084 A JP 20046084A JP 20046084 A JP20046084 A JP 20046084A JP S6180350 A JPS6180350 A JP S6180350A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、コンピュータ間のデータ通信等における受信
処理装置に関するものであり、更に詳しくは、例えばミ
ニコンなどを含む成る情報センタと、パソコンなどをＣ
ＰＵ（中央処理装置）として含む端末装置との間のデー
タ通信等における受信処理装置に関するものである。
処理装置に関するものであり、更に詳しくは、例えばミ
ニコンなどを含む成る情報センタと、パソコンなどをＣ
ＰＵ（中央処理装置）として含む端末装置との間のデー
タ通信等における受信処理装置に関するものである。
一般に、ＣＰＵを含むデータ受信装置などにおいて、Ｃ
ＰＵの処理効率を低下させることなく、受信データのバ
ッファリングを行なう装置として、例えば特開昭５７−
１６８３３０号公報に記載の如きデータ格納装置が知ら
れている。
ＰＵの処理効率を低下させることなく、受信データのバ
ッファリングを行なう装置として、例えば特開昭５７−
１６８３３０号公報に記載の如きデータ格納装置が知ら
れている。
このＭｌ、、バッファＲＡＭと、該バッファＲＡＭへの
書き込みアドレス及び読み出しアドレスを発生する循環
カウンタ、アドレス変換回路等から構成され、受信した
データは自動的にバッファＲＡＭへ取り込み、ＣＰＵの
読み出し要求に応じて該データを取り出せるようにした
ことを特徴としている。
書き込みアドレス及び読み出しアドレスを発生する循環
カウンタ、アドレス変換回路等から構成され、受信した
データは自動的にバッファＲＡＭへ取り込み、ＣＰＵの
読み出し要求に応じて該データを取り出せるようにした
ことを特徴としている。
しかしながら、ＦＩＦＯ（先入れ先出し）型バッファに
上述のような構成を適用すると、受信データは全てその
到着順にバッファリングされてしまう。従って、バッフ
ァ内の特定のデータあるいはデータ列を他のデータに優
先して処理したいと思っても、そのように処理すること
ができないという問題があった。
上述のような構成を適用すると、受信データは全てその
到着順にバッファリングされてしまう。従って、バッフ
ァ内の特定のデータあるいはデータ列を他のデータに優
先して処理したいと思っても、そのように処理すること
ができないという問題があった。
〔発明の目的〕
本発明は、上述の如き、従来技術における問題点を解決
するためになされたものであり、従って本発明の目的は
、通常のデータはＦＩＦＯバッファに取り込み、優先デ
ータまたは優先データによって区切られたデータ列は、
ＦＩＦＯバッファに取り込むのでなく、受信と同時にＣ
ＰＵが読み取って実時間処理することができるようにし
た受信処理装置を提供することにある。
するためになされたものであり、従って本発明の目的は
、通常のデータはＦＩＦＯバッファに取り込み、優先デ
ータまたは優先データによって区切られたデータ列は、
ＦＩＦＯバッファに取り込むのでなく、受信と同時にＣ
ＰＵが読み取って実時間処理することができるようにし
た受信処理装置を提供することにある。
上記の目的を達成するため、本発明による受信処理装置
では、先入れ先出し動作を行なうＦＩＦＯ（Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ）バッファと、受信デ
ータを一時保持するデータ保持回路と、受信データが優
先データか否かを判別し、通常のデータであればこれを
前記ＦＩＦＯバッファへ転送する一方、優先データの場
合はこれを前記データ保持回路へ転送し、ＣＰＵに割り
込みをかける優先データ判別回路とを備え、優先データ
あるいは優先データによって区切られたデータ列につい
ては、前記データ保持回路を介することで前記ＦＩＦＯ
バッファを迂回し、同時にＣＰＵに割り込みをかけるこ
とにより、ＣＰＵが前記データ保持回路から優先データ
あるいは優先データによって区切られたデータ列を読み
取って実時間処理できるようにした。
では、先入れ先出し動作を行なうＦＩＦＯ（Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ）バッファと、受信デ
ータを一時保持するデータ保持回路と、受信データが優
先データか否かを判別し、通常のデータであればこれを
前記ＦＩＦＯバッファへ転送する一方、優先データの場
合はこれを前記データ保持回路へ転送し、ＣＰＵに割り
込みをかける優先データ判別回路とを備え、優先データ
あるいは優先データによって区切られたデータ列につい
ては、前記データ保持回路を介することで前記ＦＩＦＯ
バッファを迂回し、同時にＣＰＵに割り込みをかけるこ
とにより、ＣＰＵが前記データ保持回路から優先データ
あるいは優先データによって区切られたデータ列を読み
取って実時間処理できるようにした。
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例を示すブロック図である。同
図において、１は受信データ３１が優先データか否かを
判別しその結果に応じて該データの転送先を定める優先
データ判別回路、２は先入れ先出し動作を行なうＦＩＦ
Ｏバッファ、３は受信データを一時保持するデータラッ
チ、４は図示せざるＣＰＵからのアクセスを制御するリ
ードライト制御回路、５は優先データ判別回路１から出
力される優先データ受信信号によりＣＰＵへ割り込み信
号３４（ＩＲＱ）を出力する割込レジスタである。
図において、１は受信データ３１が優先データか否かを
判別しその結果に応じて該データの転送先を定める優先
データ判別回路、２は先入れ先出し動作を行なうＦＩＦ
Ｏバッファ、３は受信データを一時保持するデータラッ
チ、４は図示せざるＣＰＵからのアクセスを制御するリ
ードライト制御回路、５は優先データ判別回路１から出
力される優先データ受信信号によりＣＰＵへ割り込み信
号３４（ＩＲＱ）を出力する割込レジスタである。
優先データ判別回路１は、第２図に示すような比較装置
１１（すなわち、比較回路１１１と優先データとしたい
データを設定しておくデータ設定−べ一 回路１１２とから成り、受信データと、設定回路１１２
に設定されたデータとを、比較回路１１１において比較
し、一致すれば受信データとして優先データが検出され
たとする回路を、優先データとしたいデータの種類数だ
け並列に連ねたもの）と、比較装置１１内における各比
較回路１１１の出力が接続されるＯＲゲート１２と、Ｏ
Ｒゲート１２の出力する優先データ検出信号によってセ
ットされＣＰＵによってリセットされる几Ｓ（リセット
・セット）７リツブ７０ツブ１３と、Ｒ８７リツプフロ
ツブ１３の出力に応じ連動して受信データ３１及びデー
タストローブ（受信データから作成されデータが受信さ
れたことを示すデータ受信信号）３２の転送先を切り替
えるデータ切替回路１４とストリーブ切替回路１５とか
ら成る。
１１（すなわち、比較回路１１１と優先データとしたい
データを設定しておくデータ設定−べ一 回路１１２とから成り、受信データと、設定回路１１２
に設定されたデータとを、比較回路１１１において比較
し、一致すれば受信データとして優先データが検出され
たとする回路を、優先データとしたいデータの種類数だ
け並列に連ねたもの）と、比較装置１１内における各比
較回路１１１の出力が接続されるＯＲゲート１２と、Ｏ
Ｒゲート１２の出力する優先データ検出信号によってセ
ットされＣＰＵによってリセットされる几Ｓ（リセット
・セット）７リツブ７０ツブ１３と、Ｒ８７リツプフロ
ツブ１３の出力に応じ連動して受信データ３１及びデー
タストローブ（受信データから作成されデータが受信さ
れたことを示すデータ受信信号）３２の転送先を切り替
えるデータ切替回路１４とストリーブ切替回路１５とか
ら成る。
ＦＩＦＯバッファ２は、Ｒ，ＡＭ２１と、該ＲＡＭの読
み出しアドレスを循環的に発生する読出カウンタ２２と
、バッファ内の蓄積データ量を与えるオフセットカウン
タ２３と、読出カウンタ２２の内容とオフセットカウン
タ２３の内容とを加え６一 て書き込みアドレスを発生する加算回路２４と、ＣＰＵ
からの読み出し要求に応じて加算回路２４の出力（書き
込みアドレス）と読出方、カウンタ２３の出力（読み出
しアドレス）とを切り替えてＲＡＭ２１に供給するアド
レス切替回路２５と、オフセットカウンタ２３の内容を
ＣＰＵからの読み出し要求に応じてデータバス３５へ出
力するためのゲート回路２６とから成る。
み出しアドレスを循環的に発生する読出カウンタ２２と
、バッファ内の蓄積データ量を与えるオフセットカウン
タ２３と、読出カウンタ２２の内容とオフセットカウン
タ２３の内容とを加え６一 て書き込みアドレスを発生する加算回路２４と、ＣＰＵ
からの読み出し要求に応じて加算回路２４の出力（書き
込みアドレス）と読出方、カウンタ２３の出力（読み出
しアドレス）とを切り替えてＲＡＭ２１に供給するアド
レス切替回路２５と、オフセットカウンタ２３の内容を
ＣＰＵからの読み出し要求に応じてデータバス３５へ出
力するためのゲート回路２６とから成る。
以上のように構成された本実施例の動作について、次に
説明する。
説明する。
まず、受信されたデータは、受信データ比較装置１１に
おいて優先データか否かを調べられる。
おいて優先データか否かを調べられる。
これは、先にも述べたように、第２図において比較回路
１１１が、受信データのビットパターンとデータ設定回
路１１２に予め設定されている優先データのピットパタ
ーンとの間で比較を行ない、もし一致すれば優先データ
検出信号１１３を出力することによってなされる。優先
データが２種類以−ヒある場合は、その数だけ比較回路
１１１とデータ設定回路１１２の組を備え、優先データ
検出信号はＯＲゲート１２により各比較回路１１１の出
力の論理和をとったものとなる。
１１１が、受信データのビットパターンとデータ設定回
路１１２に予め設定されている優先データのピットパタ
ーンとの間で比較を行ない、もし一致すれば優先データ
検出信号１１３を出力することによってなされる。優先
データが２種類以−ヒある場合は、その数だけ比較回路
１１１とデータ設定回路１１２の組を備え、優先データ
検出信号はＯＲゲート１２により各比較回路１１１の出
力の論理和をとったものとなる。
さて、第１図に戻り、受信データ３１が優先データでは
ない通常のデータであり、その結果として几Ｓフリップ
フロップ１３がリセットされたままであれば、データ切
替回路１４及びストローブ切替回路１５はそれぞれａ、
ａ側を選択する。従って、受信データはＦＩＦＯバッフ
ァ２（具体的にはＲＡＭ２１のＤｉｎ端子へ）へ転送さ
れ、同時にデータの受信を示すデータストローブ３２も
書き込みパルスとしてＦＩＦＯバッファ２へ（具体的に
はＲＡＭ２１の書き込み端子ＷＩ（へ）加えられる。こ
の時、ＲＡＭ２１には、加算回路２４の出力がアドレス
切替回路２５によって選択され、書き込みアドレスとし
て供給されている。
ない通常のデータであり、その結果として几Ｓフリップ
フロップ１３がリセットされたままであれば、データ切
替回路１４及びストローブ切替回路１５はそれぞれａ、
ａ側を選択する。従って、受信データはＦＩＦＯバッフ
ァ２（具体的にはＲＡＭ２１のＤｉｎ端子へ）へ転送さ
れ、同時にデータの受信を示すデータストローブ３２も
書き込みパルスとしてＦＩＦＯバッファ２へ（具体的に
はＲＡＭ２１の書き込み端子ＷＩ（へ）加えられる。こ
の時、ＲＡＭ２１には、加算回路２４の出力がアドレス
切替回路２５によって選択され、書き込みアドレスとし
て供給されている。
よって、前記受信データは、該アドレスにおいてＲＡＭ
２１に書き込まれ、その後、書き込みパルス（ＲＡＭ２
１の書き込み端子ＷＲへ加えられるデータストローブ）
の立ち下がりでオフセットカウンタ２３の内容が１つだ
けＵＰつまりインクリメントされる。以下同様にして、
データを受信してＲＡＭ２１に他ぎ込む毎にオフセット
カウンタ２３の内容はインクリメントされ、その結果受
信データはＲ，ＡＭ２１において順次高い番地に自動的
に書き込まれて行く。
２１に書き込まれ、その後、書き込みパルス（ＲＡＭ２
１の書き込み端子ＷＲへ加えられるデータストローブ）
の立ち下がりでオフセットカウンタ２３の内容が１つだ
けＵＰつまりインクリメントされる。以下同様にして、
データを受信してＲＡＭ２１に他ぎ込む毎にオフセット
カウンタ２３の内容はインクリメントされ、その結果受
信データはＲ，ＡＭ２１において順次高い番地に自動的
に書き込まれて行く。
次に、ＦＩＦＯバッファ２からのＣＰＵによる読み出し
は以下のように進められる。
は以下のように進められる。
ＣＰＵは、データの読み出しに先立ち、オフセットカウ
ンタ２３の内容を読んで、バッファ２内のデータ量が０
、すなわち、空でないことを確認する。これは、ＣＰＵ
のアクセスにより、リードライト制御回路４が制御信号
（ロ）を送出してゲート回路２６をイネーブル（ＥＮ）
とすることにより、該ゲート回路２６が開けられ、オフ
セットカウンタ２３の内容がデータバス３５に出力され
ることでなされる。
ンタ２３の内容を読んで、バッファ２内のデータ量が０
、すなわち、空でないことを確認する。これは、ＣＰＵ
のアクセスにより、リードライト制御回路４が制御信号
（ロ）を送出してゲート回路２６をイネーブル（ＥＮ）
とすることにより、該ゲート回路２６が開けられ、オフ
セットカウンタ２３の内容がデータバス３５に出力され
ることでなされる。
ＦＩＦＯバッファ２内にデータの存在が確認されると、
ＣＰＵはＦＩＦＯバッファ２の読み出し要求を出す。す
なわちＣＰＵは几／Ｗ（リードライト）信号をハイなら
ハイにして読み出し要求を出力し、これを受けたリード
ライト制御回路４は、読み出しパルス信号（イ）をＲＡ
Ｍ２１の読み出し端子ＲＤへ送って読み出しを行なうこ
とになるが、その前に、図示せざるルートにより、この
読み出しパルス信号が、アドレス切替回路２５の接続を
切り替え、今度は読出カウンタ２２の出力を読み出しア
ドレスとしてＲＡＭ２１へ供給する。
ＣＰＵはＦＩＦＯバッファ２の読み出し要求を出す。す
なわちＣＰＵは几／Ｗ（リードライト）信号をハイなら
ハイにして読み出し要求を出力し、これを受けたリード
ライト制御回路４は、読み出しパルス信号（イ）をＲＡ
Ｍ２１の読み出し端子ＲＤへ送って読み出しを行なうこ
とになるが、その前に、図示せざるルートにより、この
読み出しパルス信号が、アドレス切替回路２５の接続を
切り替え、今度は読出カウンタ２２の出力を読み出しア
ドレスとしてＲＡＭ２１へ供給する。
こうして、該アドレスのＲＡＭ２１からの読み出しデー
タがＤｏｕ を端子からデータバス３５へ出力されＣＰ
Ｕへ至る。読み出しパルス（リードライト制御回路４か
らの読み出しパルス信号（イ）を指す）の立ち下がりで
は、読出カウンタ２２の内容が１つインクリメントされ
、またオフセットカウンタ２３の内容は１つデクリメン
トされる。
タがＤｏｕ を端子からデータバス３５へ出力されＣＰ
Ｕへ至る。読み出しパルス（リードライト制御回路４か
らの読み出しパルス信号（イ）を指す）の立ち下がりで
は、読出カウンタ２２の内容が１つインクリメントされ
、またオフセットカウンタ２３の内容は１つデクリメン
トされる。
こうして、データはＲＡＭ２１に受信した順にＣＰＵ側
へ読み出され、ＲＡＭ２１内のデータ量は・オフセット
カウンタ２３に反訣される。
へ読み出され、ＲＡＭ２１内のデータ量は・オフセット
カウンタ２３に反訣される。
一方、受信されたデータが優先データであれば、該デー
タはＦＩＦＯバッファ２には取り込まれない。すなわち
受信データ比較回路１１からＯ几ゲ４ ｎ− −ト１２を経て出力される優先データ検出信号により、
ＲＳフリップフロップ１３はセットされ、この結果、該
セット出力によりデータ切替回路１４及びストローブ切
替回路１５はす、ｂ側を選択する。
タはＦＩＦＯバッファ２には取り込まれない。すなわち
受信データ比較回路１１からＯ几ゲ４ ｎ− −ト１２を経て出力される優先データ検出信号により、
ＲＳフリップフロップ１３はセットされ、この結果、該
セット出力によりデータ切替回路１４及びストローブ切
替回路１５はす、ｂ側を選択する。
こうして、前記受信データはデータラッチ３にラッチさ
れ、データストローブ３２はそのためのロードパルス（
つまりデータラッチ３のＬＤ端子に入力されるパルス）
として利用されると同時に、割込レジスタ５をセットし
、そのセット出力により割り込み要求信号（ＩＲＱ）３
４を発生してＣＰＵに割り込みをかける。この割込みに
より、ＣＰＵは優先データの受信を知り、即座に該デー
タをデータラッチ３より読み出し、処理することができ
る。
れ、データストローブ３２はそのためのロードパルス（
つまりデータラッチ３のＬＤ端子に入力されるパルス）
として利用されると同時に、割込レジスタ５をセットし
、そのセット出力により割り込み要求信号（ＩＲＱ）３
４を発生してＣＰＵに割り込みをかける。この割込みに
より、ＣＰＵは優先データの受信を知り、即座に該デー
タをデータラッチ３より読み出し、処理することができ
る。
すなわち、ＣＰＵは、割り込みにより優先データの受信
を知ると、ＣＰＵアドレスとしてデータラッチ３に予め
付与されているアドレスを出力する。すると、リードラ
イト制御回路４が、それを受けて、読み出し信号（ハ）
を出力してデータラッチ３をイネーブル（ＥＮ）とする
ことにより、データラッチ３の内容がデータバス３５へ
出力され、ＣＰＵがこれを読み取って処理するわけであ
る。
を知ると、ＣＰＵアドレスとしてデータラッチ３に予め
付与されているアドレスを出力する。すると、リードラ
イト制御回路４が、それを受けて、読み出し信号（ハ）
を出力してデータラッチ３をイネーブル（ＥＮ）とする
ことにより、データラッチ３の内容がデータバス３５へ
出力され、ＣＰＵがこれを読み取って処理するわけであ
る。
割込レジスタ５は、データラッチ３の読み出し信号（ハ
）でクリアされ、割り込み要求を解除する。
）でクリアされ、割り込み要求を解除する。
さて、一度優先データを受信すると、Ｒ８７リツプフロ
ツプ１３ｉｌ：、次にＣＰＵによってリセットされるま
でセットされたままとなる。従って、引き続き受信され
るデータは、優先データ、通常データの別なくデータラ
ッチ３に取り込まれ、その受信がデータストローブによ
る割り込み要求としてＣＰＵへ通知される。このような
方法により、優先データのみでなく、優先データによっ
て区切られた不定長のデータ列をも、ＦＩＦＯバッファ
２を迂回してＣＰＵに取り込んで優先的に処理すること
が可能となる。
ツプ１３ｉｌ：、次にＣＰＵによってリセットされるま
でセットされたままとなる。従って、引き続き受信され
るデータは、優先データ、通常データの別なくデータラ
ッチ３に取り込まれ、その受信がデータストローブによ
る割り込み要求としてＣＰＵへ通知される。このような
方法により、優先データのみでなく、優先データによっ
て区切られた不定長のデータ列をも、ＦＩＦＯバッファ
２を迂回してＣＰＵに取り込んで優先的に処理すること
が可能となる。
ＣＰＵは、優先データまた優先データによって区切られ
た不定長のデータ列の終了を何らかの方法によって知る
と、ＣＰＵアドレスとして、ＲＳフリツプフ四ツブ１３
に予じめ付与されているアドレスを出力する。これを受
けたリードライト制御回路４は、リセット信号（ニ）を
出力して几Ｓフリップフロップ１３をリセットすること
になる。
た不定長のデータ列の終了を何らかの方法によって知る
と、ＣＰＵアドレスとして、ＲＳフリツプフ四ツブ１３
に予じめ付与されているアドレスを出力する。これを受
けたリードライト制御回路４は、リセット信号（ニ）を
出力して几Ｓフリップフロップ１３をリセットすること
になる。
尚、第２図に示したデータ設定回路１１２としては、優
先データのビットパターンを固定的に設定しておくもの
でも、あるいはＣＰＵにより自由に設定、変更できる形
式のものであっても構わない。また、ＣＰＵのデータ処
理能力が低く、優先データの処理速度がデータ伝送速度
に対して余裕がない場合は、データラッチ３を小規模な
ＦＩＦＯバッファに置き換えることで対応できる。
先データのビットパターンを固定的に設定しておくもの
でも、あるいはＣＰＵにより自由に設定、変更できる形
式のものであっても構わない。また、ＣＰＵのデータ処
理能力が低く、優先データの処理速度がデータ伝送速度
に対して余裕がない場合は、データラッチ３を小規模な
ＦＩＦＯバッファに置き換えることで対応できる。
以上に示した実施例は、ＣＰＵがオフセットカウンタ２
３の内容を読み出せるような構造を採っているが、デー
タの流量制御を行なおうとする時、すなわち、ＦＩＦＯ
バッファ２内にデータが一定限度以上蓄積されないよう
に、また一定限度以下に蓄積データが減少しないように
制御しようとするときは、これだけでは充分といえない
。
３の内容を読み出せるような構造を採っているが、デー
タの流量制御を行なおうとする時、すなわち、ＦＩＦＯ
バッファ２内にデータが一定限度以上蓄積されないよう
に、また一定限度以下に蓄積データが減少しないように
制御しようとするときは、これだけでは充分といえない
。
流量制御をするには、ＦＩＦＯバッファ２の中のデータ
量を常に監視している必要があり、これがＣＰＵの負担
となってしまうからである。
量を常に監視している必要があり、これがＣＰＵの負担
となってしまうからである。
そこで、上述の実施列におけるオフセットカウンタ２３
とゲート回路２６との間に、第３図に示すようなオフセ
ット比較回路２７を設ける。
とゲート回路２６との間に、第３図に示すようなオフセ
ット比較回路２７を設ける。
この回路は、嬉２図に示した比較回路１１１と同様な比
較回路１２０〜１２２と、同じく第２図に示したデータ
設定回路１１２と同様なデータ設定回路１２３〜１２５
の３組から成っている。データ設定回路１２３には０、
同１２４にはデータ量のＦＩＦＯバッファ２における蓄
積下限値、同１２５にはデータ量の同じく蓄積上限値が
各々設定され、各比較回路１２０〜１２２の出力はゲー
ト回路２６を介しＣＰＵから読み出すことができるよう
になっている。
較回路１２０〜１２２と、同じく第２図に示したデータ
設定回路１１２と同様なデータ設定回路１２３〜１２５
の３組から成っている。データ設定回路１２３には０、
同１２４にはデータ量のＦＩＦＯバッファ２における蓄
積下限値、同１２５にはデータ量の同じく蓄積上限値が
各々設定され、各比較回路１２０〜１２２の出力はゲー
ト回路２６を介しＣＰＵから読み出すことができるよう
になっている。
データ設定回路１２３に０が設定されているのは、ＦＩ
ＦＯバッファ２が空かどうかを知るためである。また、
データ量の上限値との比較を行なう比較回路１２２の出
力は、ＣＰＵへの割り込み要求としても出力され、バッ
ファ内のデータ量が設定された上限値に達した時は、Ｃ
ＰＵに割り込みがかかる。
ＦＯバッファ２が空かどうかを知るためである。また、
データ量の上限値との比較を行なう比較回路１２２の出
力は、ＣＰＵへの割り込み要求としても出力され、バッ
ファ内のデータ量が設定された上限値に達した時は、Ｃ
ＰＵに割り込みがかかる。
さて、このような回路における流量制御の手順は以下の
通りである０ＣＰＵのデータ処理速度がデータ伝送速度
に追いつかないと、受信データはＦ工ＦＯバッファ２に
溜り始める。このままバッファ内のデータが増え続け、
オフセットカウンタ２３の値がデータ設定回路１２５に
設定された上限値に達すると、比較回路１２２より一致
信号が出力され割り込みが発生する。
通りである０ＣＰＵのデータ処理速度がデータ伝送速度
に追いつかないと、受信データはＦ工ＦＯバッファ２に
溜り始める。このままバッファ内のデータが増え続け、
オフセットカウンタ２３の値がデータ設定回路１２５に
設定された上限値に達すると、比較回路１２２より一致
信号が出力され割り込みが発生する。
こうして、ＣＰＵはＦＩＦＯバッファ２に余裕がなくな
ったのを知り、送出側へ送出停止符号（Ｘ ０ＦＦ）
を送ることができる。その後、データの伝送が停止し、
受信データの処理が進むと、バッファ内のデータ量は減
少し、遂に下限値に達する。ＣＰＵはＦＩＦＯバッファ
２を読み出す毎に比較回路１２１の出力をチェック（つ
まり、先にも述べたようにリードライト制御回路４から
制御信号を送出してゲート回路２６をイネーブル（ＢＮ
）として開くことによりチェック出来る）し、オフセッ
トカウンタ２３の値とデータ設定回路１２４に設定され
た下限値との一致が検出されると、今度は送出再開符号
（Ｘ ＯＮ）を送信側へ送出する。これで、中断され
ていたデータの伝送が再開されるのである。
ったのを知り、送出側へ送出停止符号（Ｘ ０ＦＦ）
を送ることができる。その後、データの伝送が停止し、
受信データの処理が進むと、バッファ内のデータ量は減
少し、遂に下限値に達する。ＣＰＵはＦＩＦＯバッファ
２を読み出す毎に比較回路１２１の出力をチェック（つ
まり、先にも述べたようにリードライト制御回路４から
制御信号を送出してゲート回路２６をイネーブル（ＢＮ
）として開くことによりチェック出来る）し、オフセッ
トカウンタ２３の値とデータ設定回路１２４に設定され
た下限値との一致が検出されると、今度は送出再開符号
（Ｘ ＯＮ）を送信側へ送出する。これで、中断され
ていたデータの伝送が再開されるのである。
本実施例によれば、前記オフセット比較回路２７を設け
ることにより、流量制御の際におけるＣＰＵ側の負荷を
軽減することが出来るので、ＣＰＵの処理効率を向上さ
せることができる。
ることにより、流量制御の際におけるＣＰＵ側の負荷を
軽減することが出来るので、ＣＰＵの処理効率を向上さ
せることができる。
本発明によれば、受信したデータが優先データあるいは
優先データにより区切られたデータ列であった場合は、
受信バッファを迂回すると同時にその受信をＣＰＵに通
知するので、ＣＰＵはそれらのデータを実時間で処理す
ることが出来るという効果がある。
優先データにより区切られたデータ列であった場合は、
受信バッファを迂回すると同時にその受信をＣＰＵに通
知するので、ＣＰＵはそれらのデータを実時間で処理す
ることが出来るという効果がある。
第１図は本発明の一実施列を示すブロック図、第２図は
第１図における比較装置１１の具体的構成例を示す回路
図、陪３図は第１図に示した実施例に付加して用いるこ
とのできるオフセット比較回路を示す回路図、である。 符号説明 １・・・・・・優先データ判別回路、２・・・・・・Ｆ
ＩＦＯバッファ、３・・・・・・データラッチ、１１・
・・・・・受信データ比較装置、１３・・・・・・几Ｓ
フリップ７０ツブ、１４・・・・・・データ切替回路、
１５・・・・・・ストローブ切替回路、２１・・・・・
・ＲＡＭ、２２・・・・・・読出カウンタ、２３・・・
・・・オフセットカウンタ、２４・・・・・・加算回路
、２５・・・・・・アドレス切替回路、２７・・・・・
・オフセット比較回路
第１図における比較装置１１の具体的構成例を示す回路
図、陪３図は第１図に示した実施例に付加して用いるこ
とのできるオフセット比較回路を示す回路図、である。 符号説明 １・・・・・・優先データ判別回路、２・・・・・・Ｆ
ＩＦＯバッファ、３・・・・・・データラッチ、１１・
・・・・・受信データ比較装置、１３・・・・・・几Ｓ
フリップ７０ツブ、１４・・・・・・データ切替回路、
１５・・・・・・ストローブ切替回路、２１・・・・・
・ＲＡＭ、２２・・・・・・読出カウンタ、２３・・・
・・・オフセットカウンタ、２４・・・・・・加算回路
、２５・・・・・・アドレス切替回路、２７・・・・・
・オフセット比較回路
Claims (1)
- １）ＣＰＵ（中央処理装置）を含むデータ受信装置にお
ける受信データ・バッファリング用の受信処理装置にお
いて、先入れ先出し（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ）型のＲＡＭ（ランダムアクセスメモリ）から成
るバッファ手段と、データの一時的保持手段と、受信デ
ータを前記バッファ手段と一時的保持手段の何れかへ切
り替えて転送するための第１の切替手段と、受信データ
と共に入力されるデータ受信信号を前記バッファ手段へ
書き込み信号として加えるか、前記一時的保持手段へ保
持用の信号として加えるようデータ受信信号の切替を行
なう第２の切替手段と、受信データの中から特定データ
を判別し、それによつて前記第１と第２の各切替手段を
それぞれ切り替えるデータ判別手段とを具備し、通常の
受信データについては前記バッファ手段に書き込み、特
定データが前記判別手段によつて判別されたときは、そ
れによつて前記第１および第２の各切替手段を切り替え
て、該特定データを前記一時的保持手段に保持すると共
に、ＣＰＵに割り込みをかけて特定データの受信を通知
し、ＣＰＵはそれにより特定データ或いは特定データと
特定データによつて区切られたデータ列は前記バッファ
手段を介することなく、前記一時的保持手段を介して取
り込み、処理できるようにしたことを特徴とする受信処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20046084A JPS6180350A (ja) | 1984-09-27 | 1984-09-27 | 受信処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20046084A JPS6180350A (ja) | 1984-09-27 | 1984-09-27 | 受信処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180350A true JPS6180350A (ja) | 1986-04-23 |
Family
ID=16424670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20046084A Pending JPS6180350A (ja) | 1984-09-27 | 1984-09-27 | 受信処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180350A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012522986A (ja) * | 2009-04-03 | 2012-09-27 | アナログ デバイシス， インコーポレイテッド | シングルポートメモリを伴うデジタル出力センサｆｉｆｏバッファ |
| JP2013025674A (ja) * | 2011-07-25 | 2013-02-04 | Kyocera Document Solutions Inc | 情報処理装置及び画像形成装置 |
-
1984
- 1984-09-27 JP JP20046084A patent/JPS6180350A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012522986A (ja) * | 2009-04-03 | 2012-09-27 | アナログ デバイシス， インコーポレイテッド | シングルポートメモリを伴うデジタル出力センサｆｉｆｏバッファ |
| JP2013025674A (ja) * | 2011-07-25 | 2013-02-04 | Kyocera Document Solutions Inc | 情報処理装置及び画像形成装置 |
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