JPS6027060B2 - リツプル・レジスタ装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、第１の装置から第２の装置へデー夕を伝送
すると共に両装置が独立して動作可能なシステムに関す
る。

特に、コンピュータの第１要素とコンピュータの第２要
素間又はコンピュータの要素とある周辺装置間で動作可
能なりツブル・レジスタ装置に関するリップル・レジス
タの伝送路は伝送処理においてデータが存在するが、そ
れ自体はバッファではなく、バッファ間の伝送手段とし
て用い得るものである。出願人が知り、かつ従来技術の
一部を構成する特許には、米国特許第３６６５４２４号
がある。

この発明は、データが各クロツク周期で伝送され得るが
、前記特許で開示されている装置が各段のデータ転送に
２内部クロツク・サイクルを要する点で、前記特許で開
示された装置の改良となる。前記特許は、データの転送
を開始する際、データを送出する前段が完全に空きであ
ることを要する。この発明は、各リツプル・レジスタ装
置における２つのデータ・レジス夕及び２つの制御フリ
ップ・フロツプにより、１／２空き状態がリツプル・レ
ジスタ装置に確認されたときは、第１データ段レジスタ
が空きなので、１／Ｚ空き状態を確認した各クロツク・
サイクルで一の装置から次のものへ転送可能となる効果
をもつ。これらの全ては以下で詳細に説明する。出願人
が知る従来技術の他の特許には、米国特許第３７０８６
９び号及び第３９４９斑４号がある。従来技術の装置は
、効率的にデータ転送をするために、異なる位相又は内
部で発生した多相クロックからなる多くのクロツク入力
を必要とするシステムである。

本発明は、動作において単一の外部クロック信号のみを
必要とするように改良されている。しかし、これは種々
の理由により、１以上のクロツク信号を用いる他の態様
に含まれているものであっても本発明の範囲を限定する
ものではない。送信装置、受信装置間に接続された複数
の各リップル・レジスタ装置からなるリップル・レジス
タ伝送システムにおいて、各リツプル・レジスタ装置は
、第１データ段レジスタ及び第２データ段レジスタから
なる。

更に、各リップル・レジスタ装置は、フリップ・フロッ
プの状態が接続のデー夕・レジスタに関連されているの
で、第１及び第２のフル・ビットという一対の制御フリ
ツプ・フロツプを有する。リツプル・レジスタ装置の両
データ段レジスタは同時にフルとなり得る。データを受
信したときは、第１及び第２データ段レジス外こ記憶さ
れる。適当なタイミング信号による受信により、リツプ
ル・レジスタ装置は第１データ段レジスタのデータを伝
送路における次の装置へ転送する。もし、第２データ段
レジスタにデータがあるならば、ある適当なタイミング
信号の受信により、デー外ま第１データ段レジス外こ入
力される。データが第１データ段レジスタに既にある場
合を除き、デー外ま第２データ段レジスタに入力される
ことはない。データが第１データ段レジスタから転送さ
れているときは、デー外ま第２データ段レジスタに入力
されない。しかし、データが転送されるのとほぼ同時に
、データが第１データ段レジスタに入力される。従って
リップル・レジスタ装置の伝送路にデータが伝送されて
いる限り、リップル・レジスタ菱贋は全クロツク・サイ
クルで完全に空となることはない。第１図を参照すると
、この発明によるリツプル・レジスタ伝送システム１０
が示されている。

送信装置１２は、伝送路を介して受信装置１４へデータ
を伝送するものとして示す。受信装置１２から始まる伝
送路は、リツプル・レジスタ装置２８、任意数の付加的
なりップル・レジスタ装置（図示なし）及び受信装置１
４の直前にある最後のリップル・レジスタ装置３０を含
む。しかし、簡単にするため、以下リツプル・レジスタ
装置２８，３０が直接接続されているものとして第１図
を説明する。伝送路は、理論上、送信装置１２、受信菱
直１４間で単一のりツプル・レジスタ装置を必要とする
のみである。

しかし、送信装置１２及び受信装置１４は、それぞれ伝
送路と通信するために特別のりツプル・レジスタ接続装
置を必要とする。これらは、以下で説明するように共に
、送信装置１２及び受信装置１４の内部に示してある。
しかし送信装置１２及び受信装置１４は、内部に単一の
ＩＪツプル・レジスタを接続しているので、互に直接接
続可能である。送信装置１２は、データの入力源をもつ
データバッファ１６を有する。

データ・バッファ１６は、議出し制御ゲート１８から受
信するデータ論出し信号に応答する。講出し制御信号は
議出し制御ゲート１８から線２６を介してデータ・バッ
ファ１６へ伝送される。データ・バッファ１６は伝送線
２２を介して送信装置１２にあるリップル・レジスタ装
置２０にデータを供ｖ給する。データ・フル（ＤＡＴＡ
ＦＵＬＬ）信号がデータ・バッファ１６から制御線２４
を介してリップル・レジスタ装置２０及び講出し制御ゲ
ート１８へ供給される。データ・フル信号は当該段のり
ツブルレジスタ装置がデータを送る用意があることを示
す信号である。各リツプル・レジスタ装置２０は、デー
タ線“ィン”及び“アウト”と共にフル及びホールドの
“ィン”及び“アウト”線を有するものとして示してあ
る。

ここで、フル・アウト（ＦＵＬＬＯＵＴ）第１データ段
レジスタのフル・アウトに対応し、ホールド・アウト（
ＨＯＬＤＯＵＴ）は第２データ段レジスター０２のフル
・アウトに対応する。ホールド・アウト信号は当該段リ
ップルレジスタ装置がデータを受けるとができないこと
を示す信号で前段のリップルレジスタ装置に送られる。
従って、送信装置１２におけるリップル・レジスタ装置
２０は、データ“アウト”線３２により伝法路の第１の
リツプル・レジスタ装置２８に接続されている。リツプ
ル・レジスタ装置２０は、フル・アウト線を有し、これ
を制御線３４によりリツプル・レジスタ装置２８のフル
用の入力線に接続している。逆にリツブル・レジスタ装
置２８のホールド・“アワト”線は、制御線３６により
リツプル・レジスタ装置２０のホールド・“イン”に接
続されている。同様に、リツプル・レジスタ装置３０は
、リツプル・レジスタ装置２８から線３８を介してデー
タ・“イン”とそのフル・“イン”線４０を介してフル
制御信号とを受信し、更にリップル。

レジスタ装置２８へ線４２を介してホールド・“アウト
”信号を送出する。最後に、受信装置１４はリップル・
レジスタ装置４８を有する。

リップル・レジスタ装置４８の出力ホールド線５６はリ
ップル・レジスタ装置３０のホールド・“ィン”線に接
続されている。リツプル・レジスタ装置４８のデータ・
“アウト”線は、更に線５２により受信装置１４にデー
タを伝送するデータ・バッファ４４に接続される。受信
装置１４内のバッファ・“フル”線５３は受信データを
受信する用意がされていないことを知らせる。書込み制
御装置４６は線５０によるＩＪツプル・レジスタ装置４
８のフル出力に応答する。書込み制御装置４６は制御線
５４によりバッファ４４に接続される。ここで、第２図
を参照すると、第１図の伝送路にあるリップル・レジス
タ装置２８の詳細な論理回路図が示されている。データ
・“イン”線３２、フル・“イン”線３４及びホールド
・“ィン”線４２と共にクロック入力が、第２図に示す
装置を第１に関連させて示されている。同様にデータ・
“アウト”線３８、ホールド・“アウト”線３６及びフ
ル・“アウト”線４０が第１図のように示されている。
リップル・レジスタ装置２８は第１データ段レジスタ１
０４及び第２データ段レジスタ１０２を有する。フリッ
プ・フロツプ１０６は第１フル・ビットとして働き、一
方第２のフリッブ・フロップ１００は第２フル・ビット
として働く。第１のデータ段及び第１のフル・ビットの
クロツク制御はクロック制御装置１０８により行なわれ
る。ここで、第２図を詳細に参照すると、第２データ段
レジスタ１０２は、１畝固の同一レジスタからなり、通
常の標準論理シンボルを用いた上側の箱により表わされ
ている。

符号１０２の下側の部分は、このレジスタにおける全１
６ビットに共通の制御ブロックである。第２データ段レ
ジスタ１０２の底部左端に２つの入力がある。

入力１はクロツクであり、箱の中の小さな３角のシンボ
ルは、第４図及び第６図のタイミング図に対応したパル
ス・エッジでトリガされることを示す。この制御は、ク
ロックが／・ィからローに行くときに活性となる。従っ
て、アンド・ゲートは、入力１がハイからローになると
きに開く。入力２はハイのとき活性となる。従って、ア
ンド・ゲートシンボルから出る制御出力Ｃは、入力２が
ハイ、かつ入力１のパルス・エッジで／・ィからローに
なるときに活性となる。そのとき、制御出力Ｃは活性と
なる。レジスタ１０２の入力線上のデータは、制御出力
Ｃが活性のときにのみ、レジスタヘクロツク入力される
。第１データ段レジスタ１０４は、シンボルの上側部分
に示す２つのデータ入力を有する。

データ入力用のオア・ゲートは、レジスタの底部にある
シンボルの制御部分に示す制御入力Ｇ，，Ｇ２に従って
活性となる。制御入力Ｇ，が活性となると、第１データ
段レジスタ１０４の入力１が開く。制御入力Ｇ２は／・
ィのときに活性となる。第１データ段レジスタ１０４の
制御部用の入力３はクロックである。このクロツクはシ
ンボルの頂部にあるＣＤにより表わされたデータ・レジ
スタへの転送を行なわせるものである。第２フル・ビッ
ト１００は単一のフリツプ・フロツプである。

このシンボルはフリツプ・フロツプの上側の箱の左側に
あるアンド・ゲートによりセットされるのを示す。この
フリップ・フロップは、シンボルの下側の箱の左側にあ
るアンド・ゲ−トによりセット、即ちクリアされる。セ
ット・アンド・ゲートの入力１により開始されると、ア
ンド・ゲートは、この入力１がロー、かつ入力２がロー
のときに開く。このアンド・ゲートは、入力３がハィか
らローになるパルスのエッジで開く。ゲートは、入力４
がローで開く。第２フル・ビット１００のリセット・ア
ンド・ゲートは、入力１がハイからローになり、かつ入
力２が／・ィのときに開く。

第２フル・ビット１０川ま、これら２つのアンド・ゲー
トに単純に従いセット又はリセットされる。第１フル・
ビット１０６は、シンボルの頂部にある入力１及び入力
２により示された２入力のフリツプ・フロツプである。

これらの入力は、ローのときはオア・ゲートを活性にす
る。シンボルのフリップ・フロップ又はＣＤ部分への転
送は、入力がローで付勢されたときにシンボルの底部に
ある制御入力によりなされる。クロック制御１０８は、
２つの入力を有し、入力１は、オア・ゲートに供給され
ており、入力１が活性となると、このオア・ゲートを開
く。

入力２も同一のオア・ゲートを制御する。更に、このオ
ア・ゲートは、入力２がハィになると、活性になるので
、その入力のいずれかがハイになると、オア・ゲートは
活性になる。第３の入力はエッジ・トリガである。この
入力がハイからローになると、この入力はエッジでゲー
トされる。クロツク制御１０８の出力用のアンド・ゲー
トは、入力３が／・ィからローになり、かつ入力１又は
２のいずれかがハイのときは、ハイからローになる。第
３図をここで参照する。各リップル・レジスタ装置２０
０，２０２，２０４は、図示のように、いわば連続的に
両方向に延長される連続的な伝送路内で示され、第１及
び第２図で示す符号と一致させる方法で示してある。ク
ロック信号は第２図のものと同一である。第４図は、第
３図に示す全入出力のタイミング図を示す。リツプル・
レジスタ装置２００，２０２，２０４はそれぞれ装置Ａ
，Ｂ，Ｃに対応する。この発明によるリップル・レジス
タ装置の動作をここで付図を参照して説明しよう。

付加メモリ又はバッファを用い、物理的に離れている２
つのデータ処理菱魔間でデータ転送処理を補助する考え
は周知であるが、この発明におけるこのバッファ処理の
実行は、新しいものである。

この発明の基本は、各リツプル・レジスタ装置に２つの
データ段レジスタ、２つつの制御レジスタ及び単一のク
ロツク制御装置を備えることにある。単一のりップル・
レジスタ装置、例えば第２図で詳細に示すリツプル・レ
ジスタ装置２８は、次の特性をもつ。第１データ段レジ
スタ１０４及び第１フル・ビット１０６は、第１フル・
ビット１０６がクリアされているならば、即ちハイのと
きはホールド・“ィン”の制御線４２の状態にかかわら
ず、次のクロックでサイクルを実行する。第２データ段
レジスタ１０２が空き、第１データ段レジスター０４が
データでフル、かつフル“ィン”の制御線３４及びホー
ルド・“ィン”の制御線４２がローにセットされている
ときに、第２データ段レジスター０２は、次のクロック
で受信をして記憶する。第２データ段レジスタ１０２は
、ホールド・“ィン”の制御線４２が／・ィ状線になる
までデ−夕を保持する。第１データ段レジスタ１０４及
び第２データ段レジスタ１０２がフルとなると、第２デ
ータ段レジスタ１０２が１クロック・サイクルの間空き
となるまでデータ・イン線３２及びフル・イン線３４に
現われるその他のデータは、これらの線に保持されない
限り廃棄される。第２データ段レジスタ１０２が１クロ
ック・サイクルの間空きとなった場合を除き、新しい情
報は第１データ段レジスター０４又は第２データ毅レジ
スター０２へクロツク入力されることはない。このよう
なりップル・レジスタ装置の機能特性は従来技術に存在
するデータ転送の準備及び再開始の問題を解決するのに
有用である。リップル・レジス夕を次の方法でで解析す
ると、データ転送の準備及び再開始をどのように解決す
るのかが解る。例えば、第１図の送信装置１２が受信装
置１４へデータを送信するものとすると、これらは同一
の基本クロツク信号を有することで同期される必要があ
る。もし、送信装置１２により生成されたデータが変化
のないバースト・データで受信機１４に到達したとき、
即ち各クロック、サイクルが新しいデータを伝送し、次
にデータがなし、即ち空のときは、これは新しいデータ
を含まないクロック・サイクルである。送信装置１２の
内部動作の機能そのものなので、バースト及び空データ
は、受信装置１４が設計したとしても基本的にはランダ
ムである。従って、受信装置１４は、一様なデータ・バ
スとしてデータを受信できるばかりでなく、これを、種
々の理由による停止及び受信の停止の場合にそれ自身の
内部動作の必要性から受信できなければならない。これ
らにより中継は、送信装置１２にとり全く外部のことな
ので、ランダムである。従って、システムは、受信装置
１４がもとの順序でもつてデータを喪失することなく、
かつ廃棄したデータを反復させることなく、全てのデー
タを受信するものでなければならない。従釆技術にある
が、この発明の図面に示されていず、しかもリップル・
レジスタ装置を用いていないことに主として関連するが
、データ伝送の問題を解決するためには、受信装置１４
は、いつ、どの程度受信できるのかについて予測する必
要がある。

これは、予測が不可能なデータ転送にある程度関係する
と思われる。更に、ある時点で送信装置がデータ送出に
対してレディになく、受信装置がレディのときは、デー
タの受信が可能であっても何らデータが伝送されること
なく、時間が経過する。この場合、送信装置及び受信装
置は同一サイズの２つのバッファ形式をとることができ
る。ササィズは効果的なデータ伝送の作業要求に適合す
るように選択される。例えば、データ伝送のスレショル
ドは第１装置の第１バッファがデータ伝送の開始時点で
１／２のものとすることができる。この従来技術の例で
は、次のことが発生する。

受信装置のバッファから受信システムへのデータの流れ
により、受信装置のバッファは、１／２フル以上乃至等
しい又は１／２フル未満に達する。この情報は、制御線
を介して送信装置へ返信される。次いで、受信装置のバ
ッファが１／２フル未満であるの信号を受信したときに
送信装置は、バッファが１／２フルより大きいか又は等
しい限り、データの送信を始め、これにより伝送路へ送
信バッファのデータ内容の１／２と共に制御信号を伝送
し、受信バッファにこのデータを受信させる。この従来
技術の処理は、反復されるが、受信装置が送信装置へ返
すバッファ容量信号の状態を変化させる前を除き、送信
バッファが伝送路を部分的に空にする期間例えば転送さ
れたデータの各１／２バッファに対し、データ伝送に用
いることができた無伝送期間及びシステムのために費さ
れたオーバヘツド時間がある。この時間は、多数のクロ
ック・サイクルであり、データ路の長さ、受信した制御
信号に対する受信回路の応答及び受信機からの返送信号
に対する送信回路の応答に関係する。このシステムの理
論的な分析によると、長い伝送時間を可能とする大容量
のバッファによっても効率は高くなる。しかし、効率は
、任意の短い伝送路及び任意の大記憶容量のバッファを
仮定しても、１００％にはならない。さて、この発明を
参照すると、非常に高い効率（事実従来技術よりも高い
）を、リップル・レジスタ装置を用い、リップル・レジ
スタの伝送路を形成することにより達成できる。

これらのリツブル・レジス外まデータ路に沿い一様に分
布され、同様のものは従釆技術のシステムの要求に対応
して備えることももできる。データ伝送の問題を解決す
る従釆技術を参照すると、送信装置が予めたある割合よ
り少ないフルにあるので、効率計算なら伝送時間の如何
なる損失も許容せず、また第２の受信装置がフルにより
受信できない時間的損失を含むものでもない。

総合的な効率値においてこれらの事実を考慮していない
とを意味しない。しかし、伝送システムの効率計算は、
いずれかの装置が他方の適当な制御信号を待機する状態
でなさなければならない。従来技術では、受信バッファ
が１／２以下のときは、受信バッファがオーバーフロー
しないように制御線が備えられる。しかし、そのシステ
ムの効率は、このシステムが送信機へ返送するターンア
ラウド・システム及び伝送路を再びフルにする時間だけ
で計算される。従釆技術例のバッファは常に送信に対し
レディである。これと同一の論理がこの発明にも適用さ
れる。そして、伝送バッファが常に送信に対しレディで
あり、かつ受信バッファが常に受信に対しレディである
と仮定することにより、伝送機構からバッファ装置の非
効率を除去している。この発明は、送信若しくは受信装
置のバッファ・サイズ又はそれらの伝送路長に関係なく
、効率を１００％にすることができる。これを証明する
ため、第４図のタイミング図を参照して説明する。各前
段のリツプル・レジスタ装置を介して最後のリップル・
レジスタから渡されるホールド信号は、受信装置のバッ
ファがフル状態になったときに発生する。しかし、受信
装置のバッファは、この例ではフルになることはないも
のとしている。連続したりップル・レジスタのフル信号
は、完全に空きにならない送信装置の結果であり、絶対
に発生しないと仮定したものである。この条件では、デ
ータは時間の１００％移動できる。第３図に示す３つの
ＩＪツプル・レジスタのタイミング・チャートを検討す
るに当り、ホールド信号のハィ状態がデータ及びフル信
号の流れに対して逆の方向に移動することに注目すべき
である。へびが地面をはうのを見たことのある者は、へ
びが胴体におけるリップルを頭から尾へどのように移動
させて胴体の全体を前方へ移動させるのかを見る。これ
は、データの流れに逆らって移動し、かつそれらに沿っ
て押し出されるホールド信号の／・ィ状態の可視的な説
明となる。リツブル・レジスタ２００のホールド・“ア
ウト”信号は、まだデータを伝送路に送出できる、こと
を送信装置に知らせるものであり、リツプル・レジスタ
装置２００は、送信装置に隣接し、送出した各ワールド
に応答でき、そしてホールド・フリップ・フロツプをセ
ットし、送出される次のデータを停止させる。

伝送路の総延長即ち伝送のクロツク・サイクル数は、デ
ータ速度とか、制御信号若しくはデータ転送のレディ及
び再開始に関連した条件に対する応答時間とかに影響を
与えない。

送信及び受信装置のバッファは、このリップル・レジス
タ形式を用いた路長により逆に影響されることはない。
第５図及び第６図をここで参照すると、単一のリッブル
・レジスタのタイミング図があり、動作において想定さ
れる可能な状態を示す。第６図のタイミング図は第５の
リツプル・レジスタのもので、論理的な真理値表と同じ
ような方法でこの発明を要約するものである。パルス・
エッジのゲ−トの結果、第１データ段レジスタは、デー
タが送出されるのと本質的に同一時間に、即ち同一のサ
イクル中にデータが入力される。次の条件はリツプル・
レジスタの特徴である。【ィ｝第１データ段及び第１フ
ル・ビットは、ホールド線の状態にかかわらず、第１フ
ル・ビットがクリア（／・ィ）ならば、常にクロツクで
ある。

｛ｏ’ 第２データ段は、第１データ段がフル・フル・
“イン”及びホールド・“イン”がローのときにのみ、
データを記憶し、ホールド・“イン”が／・ィになるま
でデータを保持する。

し一 第１及び第２データ段がフルになると、デー夕・
“イン”及びフル・“イン”により与えられ、かつ第２
段が１クロック・サイクルに対し空きとなるまで保持さ
れなかった他のデータは、無視される。８ 第２データ
段が少な〈くとも１クロツク・サイクル空きとなった後
を除き、新しい情報は第１又は第２データ段にクロック
入力されることはない。

【図面の簡単な説明】

第１図はこの発明によるリツプル・レジスタ伝送システ
ムのブロック図、第２図はこの発明による第１図に示す
単一のりップル・レジスタ装樽を示すブロック図、第３
図はこの発明による伝虻洋山路中の３つのりップル・レ
ジスタを示すブロック図、第４図は第３図に示す伝送路
の動作における別の機能を示すタイミング図、第５図は
単一のりップル・レジスタ装置に対する概要接続図、第
６図は第５に示す装鷹のタイミング図及び真理値表を形
成してこの発明装置の可能な動作枕態を要約した図であ
る。 １０・・・・・・・・・リップル・レジスタ伝送システ
ム、１２・・・・・・送信装置、１４・・・・・・受信
装贋、１６，４４・・・…データ・バッファ、１８・・
・・・・議出し制御ゲート、２０，２８，３０，４８，
２００，２０２，２０４・・・・・・リップル・レジス
タ装置、４６・・・・・・書込み制御ゲート、１００・
・・・・・第２フル・ビット、１０２……第２データ段
レジスタ、１０４……第１データ段レジスタ、１０６…
…第１フル・ビット、１０８……クロック制御。 第２図 第３図 第５図 図 球 図 寸 球 第６図

Claims (1)

1. 【特許請求の範囲】 １ 装置データ出力として接続された出力を有する第１
   データ段レジスタと、前記第１データ段レジスタの入力
   に接続されたデータ出力を有する第１データ段レジスタ
   と、前記第１及び第２データ段レジスタ入力として入力
   データを供給する手段と、少なくとも第１及び第２信号
   入力手段を有し、前記第１及び第２データ段レジスタへ
   制御信号を供給し、前記第１信号入力手段はデータ伝送
   路における前段装置との接続のためであり、かつ前記第
   ２信号入力手段は伝送路における後段装置との接続のた
   めにある第１制御手段と、少なくとも第１及び第２信号
   入力手段を有し、制御信号出力を供給し前記第１信号入
   力手段は前記第１制御手段の出力に接続され、かつ前記
   第２信号入力手段は伝送路における前段装置との接続の
   ためにある第２制御手段と、少なくともクロツク信号入
   力を有し、前記第１データ段レジスタから伝送路におけ
   る後段装置へデータのゲート制御を行うためのクロツク
   制御手段とを備え、前記第１データ段レジスタが初めに
   空きのときは前記第１データ段レジスタに入力データを
   受信し、かつ前記第１データ段レジスタがフルのときは
   前記第２データ段レジスタに入力データを受信するよう
   にしたことを特徴とするリツプル・レジスタ装置。 ２ 特許請求の範囲第１項記載のリツプル・レジスタ装
   置において、前記第１制御手段はフリツプ・フロツプで
   あることを特徴とするリツプル・レジスタ装置。 ３ 特許請求の範囲第１項記載のリツプル・レジスタ装
   置において、前記第２制御手段はフリツプ・フロツプで
   あることを特徴とするリツプル・レジスタ装置。 ４ 特許請求の範囲第１項、第２項又は第３項記載のリ
   ツプル・レジスタ装置において、前記第１制御手段は前
   記第２データ段レジスタがデータを有するときは伝送路
   における前段装置へ接続する出力ホールド信号を発生し
   て前記前段装置がデータを保持するようにすることを特
   徴とするリツプル・レジスタ装置。 ５ 特許請求の範囲第１項、第２項又は第３項記載のリ
   ツプル・レジスタ装置において、前記第１データ段レジ
   スタがデータを有するときは前記第２制御手段は伝送路
   における後段装置へ接続する出力フル信号を発生するこ
   とを特徴とするリツプル・レジスタ装置。