JPH0226242B2 - - Google Patents

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JPH0226242B2
JPH0226242B2 JP57022208A JP2220882A JPH0226242B2 JP H0226242 B2 JPH0226242 B2 JP H0226242B2 JP 57022208 A JP57022208 A JP 57022208A JP 2220882 A JP2220882 A JP 2220882A JP H0226242 B2 JPH0226242 B2 JP H0226242B2
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JP
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clock
clock pulse
propagation delay
partial
delay
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JP57022208A
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Batsuren Deiiteru
Hayudeyu Yohan
Kunaufuto Gyuntaa
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International Business Machines Corp
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International Business Machines Corp
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Publication of JPH0226242B2 publication Critical patent/JPH0226242B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking

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  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Pulse Circuits (AREA)
  • Executing Machine-Instructions (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 本発明はデータ処理装置に於てサイクル・タイ
ムを短縮するための構成に関するものである。
電子的データ処理装置の動作ステツプ、即ち処
理ステツプ及び転送ステツプは一般にクロツクに
よつて制御されている。クロツク装置は連続的な
波状パルス列を発生する発振器と、そのパルス信
号をストローブし、整形し、且つ増幅するクロツ
ク制御装置とより成る。クロツク・パルスの振幅
は、データ処理装置全体へクロツク信号を供給す
るのに十分なだけ高くなければならない。
そのような構成に於て、クロツク・パルスは発
振器から利用装置へ至る数多くのスイツチング段
を通過しなければならない。ここで「利用装置」
なる用語は、例えばデータ源レジスタ及び結果レ
ジスタを構成する記憶素子（ラツチ）を指す。
現実の条件下では、或るクロツク・パルスは上
述のレジスタのうちの１つの記憶素子へ早目に到
着し、又は他の場合には理想的な条件（即ち遅延
のない条件）よりも遅れて到着するので、すべて
のスイツチング段は遅延許容度を持つ。
しかしサイクル・タイムは、データ源レジスタ
からのデータが論理回路の連鎖を通つて伝播した
後に（関与したすべての素子の最悪の遅延許容度
の場合でさえも）安全に結果レジスタに記憶され
るような態様で常に一定していなければならな
い。そこで論理回路の連鎖の処理速度に依つて決
まる理想的なサイクル・タイムは、最悪の不正確
なクロツキングを考慮に入れて付加的な時間セグ
メントを持つのが常である。かくて不正確なクロ
ツキングは理想的なサイクル・タイムの延長を常
に生じさせる。
前述のように、各サイクル又は殆んどのサイク
ルに使用され最長の伝播時間を有する所の相次ぐ
論理回路の連鎖によつて、サイクル・タイムが決
定される。処理速度に対する要求が高い大型のデ
ータ処理システムに於ては、この連鎖は例えば第
１図に示された算術論理装置（ALU）５である。
この構成は既知であり、今や一般に用いられてい
る形式のクロツク制御データ処理を代表してい
る。算術論理装置は例えば１つのユニツトとし
て、即ちデータ源レジスタ（Ａレジスタ）４と結
果レジスタ（Ｂレジスタ）６との間に１つの単位
として、即ち「基本的」論理連鎖として配設され
ている。結果レジスタの出力はデータ処理装置の
すべての「利用装置」素子と接続され、即ちゲー
ト３の構成を介して、入力レジスタとして算術論
理ユニツト５によつて使用されるデータ源レジス
タ４へも接続される。このようにして算術論理装
置の結果データは、直後の次のサイクルに於て源
データとして使用されることもあり得る。
第２図に示された既知のクロツキング制御装置
のクロツク信号順序によれば、クロツク・サイク
ルTCYCLEは時間セグメントTA（例えばＡクロツク
のパルスを発生している発振器のパルス幅）、時
間セグメントtΔAB、時間セグメントTB（Ｂクロ
ツクのパルスを発生している発振器のパルス幅）、
及び時間セグメントtΔBAより成る。
第２図に示されたように時間セグメントtΔAB
は、発振器Ａクロツクのパルスと発振器Ｂクロツ
クの後続パルスとの間のギヤツプの幅を表わし、
時間セグメントta（WC）から時間セグメントtb
（BC）を引いた差で構成される。ここでBCとは
時間基準（例えばクロツク・パルスの前縁又は後
縁）の最良（Best Case）の位置であり、WCと
は最悪（Worst Case）の位置である。そこで、
ta（BC）は発振器Ａクロツクのパルスを基準とし
てＡクロツクのパルスの最小可能時間偏位を定義
し、ta（WC）は上述のクロツク・パルスの最大
可能時間偏位を表わし、tb（BC）は発振器Ｂのパ
ルスを基準としてＢクロツクのパルスの最小可能
時間偏位を表わし、そしてtb（WC）はこのクロ
ツク・パルスの最大可能時間偏位を表わす。
或るサイクル内でのデータ転送又はデータ処理
時に臨界的（クリテイカル）な時間状態が生じな
いようにするため、パルス幅TA及びTBは少く
とも、源レジスタ及び結果レジスタを構成する記
憶素子の安全なセツテイングを保証するのに十分
なだけ大きくなければならない。これは上述のパ
ルス幅がレジスタ４及び６の両者の記憶素子の最
大遅延（WC）よりも大きいか又は殆んど等しい
ときにあてはまる。おまけに、時間セグメント
tΔAB及びtΔBAは源レジスタ４及び結果レジス
タ６に於てクロツク・パルスとは決して同時に出
現しないように（時間的に重複しないように）さ
れなければならない。
若しもこれらの最低の条件が満足されるなら、
時間セグメントTA，TBはＡクロツクのパルス
の前縁の最悪位置とＢクロツクのパルスの後縁の
最良位置との間の距離が論理回路の最長連鎖の遅
延VZに相当するように延長される。理想的な状
態即ち例えば第３図又は第４図に従う実際の構成
に於て見られるような伝播時間のそれ以上の遅れ
を考慮しない状態では、この関係は下記の式で表
わされる。
TCYCLE＝VZ（WC）＋〔ta（WC）−tb（BC）〕 ＋〔tb（WC）−ta（BC）〕 ……(1) 項〔ta（WC）−tb（BC）〕＋〔tb（WC）−ta（BC）〕
は第２図中のTWと標記された時間セグメントに
相当する。実際のデータ処理に関しては、この時
間期間TW中は論理機能又は転送機能を行うこと
が出来ないので、この時間セグメントは無駄時間
である。かくて時間TWは厳密には、データが切
取られることなく結果レジスタ６にバツフアされ
ることを確実化するためのＡ及びＢクロツクの遅
延許容度に起因して、理想的なサイクル・タイム
TCYCLE（理想）が延長されなければならない時間
量である。
第３図及び第４図は既知のクロツキング制御の
レジスタ遅延をも考慮に入れた実際の状態を表わ
す。これらの図は更に下記の現実的な仮定に基づ
いている。
１ クロツク発生、整形及び駆動装置に対しては
凡そ６段の遅延。
２ 論理回路（例えばALU）の遅延VZは凡そ14
段の遅延。
遅延許容度は論理段当り±25％を見込んだ。
第３図に示されたように、発振器（OSC）１
の出力信号はOSC信号として、及びOSC遅延信
号としてクロツク発生器２へ供給され、後者はパ
ルス整形を行い且つその駆動器部分でクロツク信
号の増幅を行なう。OSC遅延信号は発振器
（OSC）信号が入力に供給される所の遅延線７の
出力信号として得られる。これらの信号を用い
て、クロツク発生器２はＡ及びＢクロツクのパル
スを発生する。即ちマイナスの符号によつて示さ
れる負の極性を有するパルスが被接続回路へ送ら
れる。
選択信号SQ及びによつて制御され、且つＢ
レジスタ６の出力又は他の源AQからのデータの
何れかを転送する所の第１図のゲート３はＡレジ
スタの各ビツトのために設けられたゲート３′と
して第３図にも存在する。これに関連して、Ａレ
ジスタ及びＢレジスタとして、夫々１ビツトを記
憶するための唯１つの段４′又は６′しか第７図に
は示されていないことに注意されたい。一般的に
はＡレジスタ及びＢレジスタは、このレジスタの
幅に相当する多数の追加の段４′又は６′が並列に
加えられなければならない。
Ａレジスタ及びＢレジスタを構成する段４′及
び６′は元来第３図に示された構造のラツチ段で
ある。レジスタ段４′の場合は夫々２つのインバ
ータ回路１１及び１４と、２つのAND／インバ
ータ回路１２及び１３とより成り、レジスタ段
６′の場合は２つのインバータ回路１５及び１８
と、２つのAND／インバータ回路１６及び１７
とより成る。Ａレジスタのレジスタ段はＡクロツ
クのＡクロツク・パルスによつて制御され、Ｂレ
ジスタのレジスタ段はＢクロツクのＢクロツク・
パルスによつて制御される。
個々の段はデータ入力２０又は２１（第３図）
を有し、夫々その入力を介して１クロツク周期の
間に供給されるデータ・ビツトを記憶することが
出来る。しかしレジスタ段は、そのクロツク入力
２２又は２３に供給されるクロツク信号の持続期
間の間に入力２０又は２１を介して到来する新た
なデータを受取り且つ記憶することが出来る。第
１図及び３図はＡレジスタのすべての段はＡクロ
ツクによつて制御され、Ｂレジスタのすべての段
はＢクロツクのパルスによつて制御されることも
示している。論理連鎖５で処理されたデータは従
つてＢクロツクの後続パルスと共に受取られ且つ
記憶されるのに十分早く、Ｂレジスタ６′の夫々
の段の入力２１で利用可能になつている。
第４図は第３図に与えられた周期に対するクロ
ツクとデータ信号の時間比率を示す。第４図の時
間セグメントの大きさは第３図に実質的に示され
ている。時間セグメントのために第４図で使用さ
れた指示は、最良及び最悪の伝播遅延の間の区別
をつけるためBC及びWCの如き指示を付加した
点が第３図のものと相異している。
上述の事柄の結果として実際の場合のサイク
ル・タイム又はサイクル長は下記のようになる。
TCYCLE＝VZ（WC）＋〔ta2（WC）（VF） −tb1（BC）（RF）〕＋〔tb2（WC）（RF） tDA（BC）（VF）〕＋〔tA1（WC）（VF） ＋tB（WC）（VF）〕 ……(2) 式(2)に於て、tA１及びtBはラツチのスイツチ
ング遅延に対して与えられる。更にクロツクそれ
自身はVZ＝０からVZ＝VZ（WC）に亘つて延び
る論理遅延VZの範囲を考慮しなければならない
ことを指摘しておく。
そこでサイクル・タイムTCYCLEは１サイクル内
にデータ信号が伝播しなければならない所の論理
回路の最長連鎖の遅延VZに、更に遅延許容度の
予定の帯域幅に従う別の遅延許容度を加えたもの
によつて決定される。そればかりか、最悪の時間
に関連して見られるＡクロツクのパルスの前縁に
対する伝播遅延ta2があり、伝播遅延tA1もある。
源レジスタの記憶素子を通る所謂データ伝播時間
と共にこのデータ信号のパルスの前縁をその最悪
の時間に於て考慮されなければならない。最悪の
伝播遅延tB、即ち記憶素子の入力から出力へ移
動し且つ確実にラツチされるように入力へ再び戻
るためデータ信号が必要とする最大伝播遅延もあ
る。tb2、即ち後縁の最悪の場合及びtDA、即ち
前縁の最良の場合のような伝播遅延の差もある。
第３図及び４図に示されたように、tDAは発振器
から始まつてクロツク発生器（Ａクロツク用の）
を通り、AND回路１３を通り、論理回路を経て
ANDゲート１６の入力２１へ至る経路の伝播遅
延である。サイクル・タイムはそのとき前縁の最
良時間位置の量tb1だけ削減される。時間セグメ
ントtb1は発振器１の出力で始まり結果レジスタ
の記憶素子の入力へ至る発振器Ｂクロツクのパル
スの伝播遅延に相当する。
第２図と４図の比較が示すように、第１図に従
う理想的な構成の値tΔAB及びtΔBAは第３図に
従う現実の回路の値t′ΔAB及びt′ΔBAと相異す
る。所与の値は夫々、発振器Ａクロツクのパルス
の後縁と発振器Ｂクロツクのパルスの前縁との
間、又は発振器Ｂクロツクのパルスの後縁と発振
器Ａクロツクのパルスの前縁との間、に必要なギ
ヤツプを表わす。実際の場合には、これらのギヤ
ツプは拡大されるので、これらのギヤツプの値の
合計からもたらされる無駄時間TWは非常に長く
なる。
上記で指摘されたように、この無駄時間セクシ
ヨンTWはそれ自身の量だけ理想的サイクル・タ
イムを大きくする。従つてデータ処理装置の基本
クロツクも又サイクル当りこの量だけ長くなるの
で、電子的データ処理装置の実際の処理速度が低
下する。
この不都合は最近問題になつてきた。それを克
服する種々の試みが、クロツク・パルスの遅延許
容度を減少する所の特殊な調整自在型遅延及びパ
ルス整形回路によつてなされたが、温度及び負荷
の変動に起因してその不都合を完全に除くことは
出来なかつた。このようなやり方は大規模集積回
路（LSI）技術に従つて構成される電子的データ
処理装置に於ては取りわけ問題があつた。何故な
らば取りわけその場合には外部に対する半導体チ
ツプの接続点が無いのが普通なので、クロツク・
パルス調整のためそのような接続点を利用し得な
いことが屡々あるからである。例えばクロツク増
幅器及びパルス整形器のようなクロツク・パルス
供給装置の基本素子は半導体チツプそれ自身の上
に設けられているので、それらはもはや調整のた
めにアクセスすることが出来なくなつている。
従つて従来の解決策の不利点は、若しも調整可
能な遅延及び整形回路が使用されるとしても複雑
且つコスト高であり、しかも高集積度の技術の場
合には全く調整不能である点にある。
本発明の目的はサイクル・タイム、従つて電子
的データ処理装置の基本クロツキングが、伝播遅
延許容度を考慮しない理想的な場合に相当する態
様で選択されうる解決策を提供することである。
遅延許容度の効果を完全に除去することは依然
として幾らか制限されるけれども、アレイ構造を
除き電子的データ処理装置のあらゆる合理的な設
計理念では可能である。
本発明のこの目的は特許請求の範囲記載の装置
によつて達成される。
かくて本発明の利点は、電子的データ処理装置
のあらゆる有用な設計理念に於て、データ処理の
ための最短のサイクル・タイムの設計に当り伝播
遅延許容度の効果が極めて簡単で、低コストで、
高信頼性態様で完全に除去されることである。こ
れは評価可能なサイクル・タイム短縮をもたら
し、かくてクロツク径路の想定回路数、及び選ば
れた実例の想定許容率に於て44％までの速度増加
をもたらす。
速度増加は１つのクロツク径路の全体的遅延が
遅延VZ（WC）に相当するときは100％にもなる。
１つのクロツク径路の全体的遅延は、例えば伝送
線１５ａ，１５ｂに沿う遅延、線駆動器に於ける
遅延、論理アレイ及び論理回路（例えばALU、
第１図のＡレジスタ４の出力からＢレジスタ６の
入力へ延びるクロツク径路のような）に於ける遅
延で構成される。
上記に詳述された従来技術と本発明の新規なデ
ータ処理構との間の主要な相異は、例えば論理機
能又は転送機能のようなデータ処理機能が時間セ
グメントTWの最中に既に実行されうる点にあ
る。これは新規な解決策が、長年に亘つて使用さ
れて来た一つながりになつた論理回路の分割不能
の「基本的」連鎖の概念から逸脱し、そして２つ
の部分に切断された論理回路の連鎖を採用したた
めに実現可能になつたのである。ここで第１図及
び３図に示されたような例えば算術論理装置
（ALU）５の全体的遅延VZは、部分的な遅延VZ
１及びVZ２を有する２つの部分的ALU、５ａ及
び５ｂに分割される（第５図参照）。従つて下記
の式が成立する。
VZ＝VZ1＋VZ2 ……(3) このように論理回路連鎖を２つの部分に分割す
ることによつて、時間セグメントTWの最中に、
論理機能の１部分を遅延の部分VZ２で実行する
ことが可能になる。Ｂレジスタ６の機能は、第１
図及び３図の既知の構成に於けるような論理遅延
の終りに於ける結果レジスタの機能とは異つて、
今や中間的結果レジスタの機能を持つ。
論理回路の「基本的」連鎖の分割率は、基準点
RPに従つて第６図の領域VZ１，VZ１１、VZ１
１１及びVZ２に示されたように変更することが
出来る。従つてサイクル・タイムとして下記の複
雑さの減じた式が適用される。
TCYCLE＝VZ1（WC）＋VZ2（WC） ……(4) 式(4)に示されるように、今やサイクル・タイム
はクロツク遅延許容度とは無関係であるが、論理
装置の全体的遅延VZがパルス幅及びギヤツプの
和に等しいか又は大きいと言う条件下に限つて、
上述の最小限度の条件に左右される。
VZ1（WC）＋VZ2（WC）TA最小＋TB最小＋
tΔAB＋tΔBA ……(5) 下記が適用される。
TA最小＝ta（WC）−ta（BC） TB最小＝tb（WC）−tb（BC） 式(1)と関連して述べたように、式(4)はラツチを
構成するレジスタが理想的なレジスタである、つ
まり遅延がないものと仮定されているので、余り
正確ではない。
レジスタの遅延をも考慮した実際の状態は第７
図及び８図に示される。これらは第４図及び５図
と関連して説明された実際的な考察を既に含んで
いる。論理回路の「基本的」連鎖の全体的遅延は
単に１：１の率に分割されているので、凡そ７段
の遅延が部分的遅延VZ１及び部分的遅延VZ２の
両方にあてはまる。上記のように遅延許容度は論
理段当り±25％で考察されている。
これらの条件の下で式(4)を正確に表わすと次の
ようになる。
TCYCLE＝VZ1＋VZ2＋tA1（WC） ＋tB1（WC） ……(6) 第７図にデータ処理装置の詳しいブロツク図と
して示されたように、時間セグメントtA1（WC）
及びtB1（WC）はＡレジスタ及びＢレジスタが構
成される（即ち実際の回路構成に対して想定され
なければならない所の）レジスタ段４′及び６′の
ラツチに於ける遅延のために設計されたものであ
る。第７図及び８図のタイム・セグメントに対し
ては、第３図及び第４図と関連して述べたのと同
じ指定及び意味が適用される。それらのタイム・
セグメントはサイクル・タイムTCYCLEに対して上
式の式(2)及び(6)に於ける大きさと同じである。１
サイクルの持続期間の間の、データ処理装置のロ
ケーシヨンＡ，A1，Ｂ，B1，DA及びDBに於け
るデータの最も早い発生及び最も遅い発生は、第
３図及び７図に従うデータ処理装置の種々のセク
シヨンに於ける想定された遅延許容度を考慮に入
れると、種々のクロツク順序、即ち−Ａクロツ
ク、＋Ａクロツク、−Ｂクロツク、及び＋Ｂクロツ
クのパルス間隔の許容度に依存して可成りの大き
さのものとなることは、例えば特に第４図及び８
図から明らかである。
式(6)は、論理回路の勝手な小さい遅延値に対し
ては、即ち勝手な小さいVZ１及びVZ２に対して
は当てはまらない。実際問題として最小限度の条
件にも従わなければならず、式(6)の場合の条件は
下記の通りである。
VZ1＋VZ2＋tA1（WC）＋tB1（WC）TA最小
＋TB最小＋tΔAB＋tΔBA ……(7) 発振器信号の最小パルス幅（第８図参照）に対
しては下記の式が当てはまる。
TA最小＝〔ta2（WC）（VF）−ta1（BC）
（RF）〕＋tA（WC）及び TB最小＝〔tb2（WC）（VF）−tb1（BC）
（RF）〕＋tB（WC） 第７図に示されたように、タイム・セグメント
tA（WC）及びtB（WC）は夫々Ａレジスタ又はＢ
レジスタのラツチを確実にセツトするために利用
可能にされなければならない最小限度の周期であ
る。
第４図及び８図の比較から明らかなように上記
の実例は、第３図に示された従来の構成のサイク
ル・タイムTCYCLEは第７図の新規な構成のサイク
ル・タイムよりも44％だけ長いと言う事実を示し
ている。
【図面の簡単な説明】
第１図は従来のデータ処理装置のブロツク図、
第２図は第１図のデータ処理装置に於けるパルス
順序を表わす時間図、第３図は第１図に示す従来
装置の詳細なブロツク図、第４図は第３図の装置
のパルス順序を表わす時間図、第５図は本発明の
データ処理装置のブロツク図、第６図は第５図の
装置の時間順序を示す時間図、第７図は第５図に
示された本発明のデータ処理装置の詳細ブロツク
図、第８図は第７図に示された装置に於けるパル
ス順序の時間図である。 １…発振器、２…クロツク・パルス発生器、３
…ゲート、４…Ａレジスタ（データ供給源）、５
ａ，５ｂ…論理的遅延（回路要素）、６…Ｂレジ
スタ（データ受取手段）。

Claims (1)

  1. 【特許請求の範囲】 １ 同一周波数で互いに重複しない時間関係を有
    するＡクロツク・パルス及びＢクロツク・パルス
    を発生するクロツク源２と、上記クロツク・パル
    スによつて制御されるデータ供給源４と、上記Ｂ
    クロツク・パルスによつて制御される中間的結果
    受取手段６と、上記データ供給源４の出力及び上
    記中間的結果受取手段６の入力を結ぶ回路と、上
    記中間的結果受取手段６の出力及び上記データ供
    給源４の入力を結ぶフイードバツク路とを含むデ
    ータ処理装置であつて、 上記データ供給源４の出力及び上記中間的結果
    受取手段６の入力を結ぶ回路内に、所定の結果を
    得るのに必要な論理回路要素のうち中間的結果を
    得るのに十分な第１の部分的伝播遅延VZ１を有
    する第１の部分的論理回路要素を配置し、 上記中間結果受取手段６の出力及び上記フイー
    ドバツク路の間に、上記中間的結果から所望の結
    果を得るのに十分な第２の部分的伝播遅延VZ２
    を有する第２の部分的論理回路要素を配置し、 装置内のデータ伝播のサイクル・タイムTCYCLE
    を TCYCLE＝VZ1＋VZ2＋tA1（WC）＋tB1（WC）
    TA最小＋TB最小＋tΔAB＋tΔBA 但し tA1：データ供給源４内のラツチでの遅延成分 tB1：中間的結果受取手段６内のラツチでの遅延
    成分 WC：最悪値 BC：最良値 TA最小＝〔ta2（WC）（VF）−ta1（BC）（RF）〕
    ＋tA（WC） TB最小＝〔tb2（WC）（VF）−tb1（BC）（RF）〕
    ＋tB（WC） ta1：−Ａクロツク・パルスを基準として最大可
    能な時間偏位 ta2：＋Ａクロツク・パルスを基準として最大可
    能な時間偏位 tb1：−Ｂクロツク・パルスを基準として最大可
    能な時間偏位 tb2：＋Ｂクロツク・パルスを基準として最大可
    能な時間偏位 VF：クロツク・パルスの前縁 RF：クロツク・パルスの後縁 とすることによつて該サイクル・タイムを短縮し
    うるデータ処理装置。 ２ 上記第１の部分的伝播遅延VZ１の開始点は
    Ａクロツク・パルスの前縁VFを限度とし且つそ
    の終点はＢクロツク・パルスの後縁RFを限度と
    し、上記第２の部分的伝播遅延VZ２の開始点は
    Ｂクロツク・パルスの後縁RFを限度とし且つそ
    の終点はＡクロツク・パルスの前縁VFを限度と
    したことにより、上記第１の部分的伝播遅延VZ
    １を上記第２の部分的伝播遅延VZ２よりも大き
    くした特許請求の範囲第１項記載のデータ装置。 ３ 上記第１の部分的伝播遅延の開始点はＡクロ
    ツク・パルスの後縁RFを限度とし且つその終点
    はＢクロツク・パルスの後縁RFを限度とし、上
    記第２の部分的伝播遅延の開始点はＢクロツク・
    パルスの後縁RFを限度とし且つその終点Ａクロ
    ツク・パルスの後縁RFを限度としたことにより、
    上記第１の部分的伝播遅延と上記第２の部分的伝
    播遅延を等しくした特許請求の範囲第１項記載の
    データ処理装置。 ４ 上記第１の部分的伝播遅延の開始点Ａクロツ
    ク・パルスの後縁RFを限度とし且つその終点は
    Ｂクロツク・パルスの前縁VFを限度とし、上記
    第２の部分的伝播遅延の開始点はＢクロツク・パ
    ルスの前縁VFを限度とし且つその終点はＡクロ
    ツク・パルスの後縁RFを限度としたことにより、
    上記第１の部分的伝播遅延を上記第２の部分的伝
    播遅延より小さくした特許請求の範囲第１項記載
    のデータ処理装置。
JP57022208A 1981-03-23 1982-02-16 Data processor Granted JPS57162028A (en)

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JP57022208A Granted JPS57162028A (en) 1981-03-23 1982-02-16 Data processor

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JPS57162028A (en) 1982-10-05
DE3166256D1 (en) 1984-10-31
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EP0060909B1 (de) 1984-09-26

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