KR0145321B1 - 2방향 데이타 전송장치 - Google Patents

2방향 데이타 전송장치

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KR0145321B1
KR0145321B1 KR1019900018704A KR900018704A KR0145321B1 KR 0145321 B1 KR0145321 B1 KR 0145321B1 KR 1019900018704 A KR1019900018704 A KR 1019900018704A KR 900018704 A KR900018704 A KR 900018704A KR 0145321 B1 KR0145321 B1 KR 0145321B1
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카에사르 크누트
쉬미트 울리치
히멜 토마스
울렌호프 아놀드
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레오노르 회르닉
미크로나스 인터메탈 게엠바하
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Abstract

본 발명은 데이타 소오스(dq)와 데이타 싱크(ds)를 각각 갖는 2개의 데이타 교환셀(z1,z2) 사이에서 데이타 인터페이스를 위한 2방향 데이타 전송장치(핸드쉐이크포트)에 관한 것이다. 각각의 셀에는 적어도 하나의 버퍼(f1,f2)가 제공된다. 송신기 버퍼(f1)가 충만되었거나 수신기 버퍼(f2)가 비어 있으면, 역바향 셀 정지신호(st1) 또는 순방향 셀 정지신호(st2)는 데이타 소오스(dq) 또는 데이타 싱크(ds)의 상태를 각각 동결한다. 상기 셀 정지신호들(st1,st2)은 각각의 버퍼(f1,f2)로부터의 추가적인 상태 신호(v2,e2)에 의해 제어된다.

Description

2방향 데이타 전송장치
제1도는 버퍼와 순방향 및 역방향 셀 정지신호를 구비한, 본 발명에 따른 2방향 데이타 전송장치의 일실시예를 나타내는 블록도.
제2도는 핸드쉐이킹 프로토콜을 위한 타이밍도.
제3도는 판독 명령문의 실행 사이클을 나타내는 플로우챠트.
제4도는 기록 명령문의 실행 사이클을 나타내는 플로우챠트.
제5도는 본 발명에 따른 FIFO 메모리의 일실시예를 나타내는 블록도.
*도면의 주요부분에 대한 부호의 설명
z1,z2:데이타 교환셀 dq:데이타 소오스
ds:데이타 싱크 f1:송신기 버퍼
f2:수신기 버퍼 tp:게이트/버퍼 회로
Su1,Su2:순차회로 r1,r2,ri:버퍼 레지스터
dec:디코더 cb:카운터
pw:기록 포인터 pr:판독 포인터
la:래치
본 발명은 데이타 소오스와 데이타 싱크를 각각 구비하는 2개의 데이타 교환 셀사이에서의 데이타 인터페이스를 위한 2방향 데이타 전송장치에 관한 것이다.
2방향 데이타 전송장치(=핸드쉐이크 포트)는 비방향성 또는 양방향성 데이타 전송이 공통 시스템 클록과 동기되어 수행되지 않을 경우 및/또는 연속성이 아닐 경우에 상호 통신 데이타 처리 장치의 데이타 인터페이스를 위해 사용된다. 이러한 포트의 중요 기능은 핸드쉐이킹 프로토콜을 다루는 것이며, 이것은 데이타가 실질적으로 송신기에서 이용가능할 때 및 수신기가 실질적으로 수신할 준비가 되어 있을 때에만 데이타가 전송되도록 한다. 보다 복잡한 시스템에서는 이러한 전제 조건이 항상 충족되어 있는 것이 아니다. 예를들어, 시스템 클록은 차별 지연 때문에 상당한 위상편차를 가질 수 있으며, 따라서 정확한 데이타 전송이 보장되지 않는다. 시스템 클록의 주파수가 높으면 높을 수록 차별지연은 더욱더 문제가 된다.
복잡한 시스템에서의 또하나의 난점은 이 시스템이 데이타 워드가 실질적으로 이용가능할 때를 더이상 쉽게 평가할 수 없다는 것이다. 이것은, 예를들면, 데이타 처리 회로의 내부지연 및 구동시간에 의존하며, 이들은 파이프 라인을 사용하여 병렬 처리가 수행되는 경우에도 관측하기가 매우 어렵다.
1987년 12월에 “IEEE Transactions on Computers” C-36권, 제12호, 1523∼1538페이지에 “워프 컴퓨터:구조, 실시 및 수행”이라는 명칭으로 발표된 논문에서는 플러그-인 보드상에 설비된 프로세서 모듈이 핸드쉐이킹 프로토콜에 의해 데이타를 교환하는 대형 컴퓨터가 설명되어진다. 개개의 프로세서 모듈간의 통신은 대기행렬(queue)을 통하여 이루어진다. 대기행렬(=선입선출 메모리=FIFO 메모리)가 채워졌거나 비어 있을 때, 송신 또는 수신 모듈 각각은 데이타 교통량이 대기행렬을 통하여 다시 이루어질 수 있을 때까지 정지신호에 의해 차단되며, 슬로트가 형성되기 때문에 구 데이타 또는 신 데이타를 각각 이용할 수 있다. 이러한 데이타 구동형 데이타 전송장치는 복수의 이와같은 인터페이스가 데이타 처리에 포함될 경우 매우 유용하다. 따라서 프로그래머는 전체 데이타 처리를 명확히 알 수 있게 된다.
따라서, 본 발명의 목적은 데이타 소오스와, 상기 데이타 소오스에 비동기적으로 동작이타 싱크 사이에서의 데이타 인터페이스를 위한 2방향 데이타 전송장치를 제공하는 것이며, 상기 장치는 데이타 전송을 위해 하나의 클록 주기만을 필요로 하고(데이타 전송은 프로그램 수정에 의해 임의수의 클록 주기, 예를들면 2까지 연장될 수 있다). 비균일한 데이타 발생 및 데이타 수신속도가 있을때 전송 데이타를 버퍼링하는 장치를 포함한다. 또, 데이타 소오스의 동작은 버퍼가 충만되어 있을때 중지되고 데이타 싱크의 동작은 버퍼가 비어 있을때 중지된다.
이하, 첨부도면을 참조하여 본 발명의 일실시예에 대하여 설명한다.
제1도에 도시된 2방향 데이타 전송장치(핸드쉐이크포트)는 2개의 데이타 교환셀을 포함한다. 제1셀(z1)은 데이타 송신기로서 동작하고 제2셀(z2)은 데이타 수신기로서 동작한다. 제1 및 제2셀(z1,z2)의 실제 신호처리 회로는 각각 데이타 소오스(dq) 및 데이타 싱크(ds)로서 도식적으로 결합된다. 데이타 소오스(dq)에 의해 전송된 데이타는 송신기 버퍼(f1)에 버퍼되며, 상기 송신기 버퍼(f1)는 적어도 제1버퍼 레지스터(r1) 및 제2버퍼 레지스터(r2)를 구비하고, 필요한 경우 소정수의 추가적인 버퍼 레지스터(ri)를 구비한다. 일반적으로 송신기 버퍼는 FIFO 메모리이다. FIFO 메모리 다음에는 전송되어질 데이타, 즉, 데이타 대트(data dat)의 구동회로로서 또한 작용하는 게이트/버퍼 회로(tp)가 연결된다.
수신측에서 송신기 버퍼(f1)에 대응하는 장치는 역시 FIFO 메모리로서 설비되는 수신기 버퍼(f2)이다. 수신기 버퍼(f2)는 적어도 제1버퍼 레지스터(r1)와 제2버퍼 버퍼 레지스터(r2)를 포함하며, 필요한 경우 소정수의 추가적인 버퍼 레지스터(ri)를 포함한다. 송신기측의 하나의 버퍼(f1) 또는 수신기측의 하나의 버퍼(f2)로서도 데이타 싱크(ds) 또는 데이타 소오스(dq)가 각각 간단하게 다른 데이타 수신 또는 데이타 발생속도를 갖게하다. 보상은 버퍼를 통하여 이루어진다. 보상 주기가 더길면 길수록 수신기 또는 송신기측에서의 이용가능한 버퍼 레지스터(ri)의 수가 더 많아야 한다. 후술되는 바와 같이, 송신기측은 단지 핸드쉐이킹 프로토콜의 특정 실행위상의 데이타 소오스(dq)를 충분히 빨리 불활성으로 할 수 없다는 이유 때문에 적어도 2개의 버퍼 레지스터를 필요로 하며, 따라서, 발생된 데이타가 버퍼되어야 한다.
데이타 전송은 핸드쉐이킹 프로토콜에 의해 데이타 전송을 실행하는 송신기 및 수신기 순차회로(su1,su2)에 의해 제어된다. 데이타 워드를 송신 포트에 기록하기 원함을 표시하기 위하여 데이타 소오스(dq)가 기록신호를 송신기 순차회로(su1)에 전송하면, 송신기 순차회로(su1)는 송신기 버퍼(f1)가 수신할 준비 상태에 있는지, 즉, 송신기 버퍼가 어떤 비어있는 버퍼 레지스터를 포함하고 있는지, 또는 모든 버퍼 레지스터가 충만되어 있는지를 체크한다. 이 정보를 위하여 송신기 버퍼(f1)는 다음의 3가지 상태 신호를 제공한다.
1. 모든 버퍼 레지스터가 충만되어 있을때 제1의 상태 충만신호(v1).
2. 하나를 제외한 모든 버퍼 레지스터가 충만되었을 때 제2의 상태 충만신호(v2).
3. 모든 버퍼 레지스터가 비어 있을때 상태 공백신호(e).
이러한 상태신호들에 의한 송신기 버퍼(f1)의 점유레벨은 다음과 같이 표시될 수 있다.
유사하게, 수신기 버퍼(f2)는 다음의 3가지 상태신호를 제공한다.
1. 모든 버퍼 레지스터가 비어 있을때 제1의 상태 공백신호(e1).
2. 하나를 제외한 모든 버퍼 레지스터가 비어 있을때 제2의 상태 공백신호(e2).
3. 모든 버퍼 레지스터가 충만되어 있을때 상태 충만신호(v).
데이타 싱크(ds)로부터의 판독 신호는 데이타 워드 대트가 포트로부터 판독되어야 한다는 것을 수신기 순차회로(su2)에 표시한다. 수신기 버퍼(f2)내 데이타 워드의 이용가능성 또는 이용불능성은 전술한 바와 같이 3개의 상태신호(e1,e2,v)에 의해 수신기 순차회로(su2)에 통보된다.
2개의 순차회로(su1,su2)의 핸드쉐이킹 프로토콜에 대한 타이밍도는 제2도에 도시되어 있다. 핸드쉐이킹 프로토콜은 지점 1에서 요청신호(req)에 의해 개시되고, 요청신호(req)는 데이타 워드 대트가 전송되려고 한다는 것을 수신기 순차회로(su2)에 표시한다.
상기 데이타 워드의 수신은 지점 2에서 인식신호(ack)를 세팅함으로써 송신기 순차회로(su1)에 표시된다. 송신기 순차회로(su1)에 있어서, 인식신호(ack)가 수신되면 요청신호(req)가 지점 3에서 리세트된다. 수신기 순차회로에 있어서, 상기 세팅은 인식신호(ack)를 지점 4에서 소거시킨다. 제2도에서, 전송되어질 데이타(dat)는 지점 5에서 즉시 받아들여질 수 없고 1클록 주기후에 받아들여질 수 있는 것으로 예상된다. 따라서 인식신호는 1클록 주기후인 지점 6에서만 세트된다. 이때 핸드쉐이킹의 나머지는 지점 7 및 8에서 지연없이 실행된다. 이때에만 새로운 데이타 전송 사이클이 개시될 수 있다.
이러한 순서의 동작수행은 핸드쉐이킹 프로토콜의 실행시간과 무관하게 정확한 데이타를 전송할 수 있게 한다. 개개의 보조회로를 적절히 설계함으로써, 핸드쉐이킹 프로토콜은 매우 높은 클록 속도에서도 1클록 주기내에 쉽게 실행될 수 있다. 그러나, 제어순서가 예를들면 초기화 위상과 실행위상을 포함하기 때무에 한개 이상의 클록 주기를 필요로 한다면 셀제어 문제가 발생한다. 이것들은 상태신호의 설정이 그들의 평가와 다른 클록 주기에서 일어나기 때문에 상태 신호에 의존하는 역방향 및 순방향 셀 정지신호(st1,st2)를 포함한다. 이것은, 예를들면, 인식신호(ack)가 수신기 순차회로(su2)에 의해 리세트되지 않고 또 인식신호의 리세팅과 데이타 소오스(dq)의 불활성 사이에 회로 유기 잠복기가 있기 때문에 데이타 소오스(dq)가 불활성으로 되어야하는 경우이며, 따라서 데이타 소오스(dq)는 다른 하나 또는 2개의 클록 주기동안 계속적으로 동작한다. 이 경우에, 데이타 소오스(dq)에 의해 발생된 데이타는 송신기측의 버퍼 레지스터에 버퍼되고 인식신호(ack)가 리세트될 때에만 해제된다. 이들 버퍼 레지스터 점유 레벨을 표시하는 상태 신호는 데이타 소오스의 활성화에 동수의 클록 주기가 필요하다면 데이타 소오스(dq)를 활성화시킬 필요가 없다.
이것도 또한 2개의 판독 명령문(re)의 서로서로에 직접 연속되고 단지 하나의 데이타 워드만이 수신기 버퍼(f2)에서 이용가능한 경우이다. 여기에서, 제2의 판독 명령문은 아직 설정되지 않은 상태 공백신호를 찾아내고 수신기 버퍼(f2)가 데이타 워드를 포함하는 것으로 가정한다. 그러나 이것은 더이상 상기 경우에 속하지 않는다.
유사한 동작이 송신기 순차회로(su1)에서 발생하며, 상기 순차회로(su1)는 2개의 기록 명령문(wr)이 서로서로에 직접 연속될 경우에 단지 하나의 레지스터가 제1의 기록 명령문에서 송신기 버퍼(f1)에서 이용할 수 있으면 송신기 버퍼(f1)가 충만되었다는 것을 너무 늦게 인식한다. 송신기 순차회로(su1)로부터 역방향 셀 정지신호(st1)에 의한 데이타 소오스(dq)의 불활성은 따라서 1클록 주기가 늦어지게 되며, 이로써 데이타 소오스(dq)의 하나의 데이타 워드는 메모리의 충만때문에 손실된다.
수신기 순차회로(su2)로부터 순방향 셀 정지신호(st2)에 의한 데이타 싱크(ds)의 불활성은 또한 1클록 주기가 늦어지게 되며, 이로써 데이타 싱크(ds)는 공백 버퍼(f2)로부터 판독한다.
이것을 개선하기 위하여, 본 발명에 따르면, 송신기 및 수신기 버퍼(f1,f2)는 추가 상태신호, 즉 제2의 상태 충만신호(v2) 및 제2의 상태 공백신호(e2)에 의해 각각 조심스럽게 감시된다. 이러한 방법으로, 대단히 긴 제어 순서의 초기화는 보다 빨리 달성된다. 이러한 초기화의 소거는, 충돌을 일으키는 임계 제어 명령문 대신에 다른 짧은 제어 순서가 수행되는 경우에 어떠한 지연도 일으켜서는 안된다.
이것을 설명하기 위하여, 제3도는 판독 명령문(re)의 실행 사이클에 대한 플로우챠트를 도시하고 있다. 제3도에서 직사각형 박스는 co 위상의 클록(cl2)주에 발생하는 명령문이 실행된다는 것을 의미한다. 6각형 박스는 ci 위상중에 관련 조건과 함께 판독되어질 명령문을 의미한다. 실행은 다음의 co 위상중에 발생한다. 이러한 조건들은 플로우챠트에서 예/아니오 판정으로서 표시되어 있다. 이들 조건 신호들의 세팅은 ci 위상의 클록(cl2)중에 발생한다.
플로우챠트는 임의의 명령문, 여기에서는 “시작”이라고 부르는 명령문의 실행과 함께 co 위상의 지점 1에서 개시된다. 지점 2에서, 즉 ci 위상중에 다음 프로그램 명령문 및, 조건으로써, 제1상태 공백신호(e1)가 로드된다. 이 명령문이 판독 명령문(re)이 아니면 시작 명령문의 입력으로 화살표에 의해 표시된 통상 명령문 중의 하나가 실행된다. 명령문이 판독 명령문(re)이면 동작순서는 제1의 상태 공백신호(e1)의 상태에 의존한다. 만일 이 신호가 “0”, 즉 세트되지 않았으면, 다음의 co 위상중에 판독 명령문이 실행된다. 이것은 판독 블록(fre)에 의해 플로우챠트에서 설명되며 지점 3에서 발생한다.
수신기 버퍼(f2)가 비어 있어서 제1의 상태 공백신호(e1)가 “1”로 세트되면, 데이타 싱크(ds)에서의 신호 처리는 정지된다. 이것은 순방향 셀 정지신호(st2)와 함께 블록 “정지”에 의해 플로우챠트에서 설명된다. 이 상태가 개시될때, co 위상중에 데이타 싱크(ds)에서 데이타 처리의 상태는 “동결” 상태로 유지된다. 상기 동결은 수신기 버퍼(f2)로부터의 제1상태 공백신호(e1)가 리세트, 즉, “0” 상태로 될때까지 유지된다. 제1의 상태 공백신호(e1)의 상태에 따라 새로운 대기 루프 또는 판독 명령문 실행이 ci 위상중에 개시된다. 제1의 상태 공백신호(e1)가 세트되지 않으면 화살표는 지점 3에서 판독 블록(fre)을 지시한다.
상기 판독 명령문(re)의 실행(fre)은 다음 명령문을 위한 다음의 준비를 개시한다. 제2의 상태 공백신호(e2)는 수신기 버퍼(f2)로부터 수신기 순차회로(su2)로 전송되고 여기에서 하기 조건의 기능이 실행된다.
1. 다음 명령문이 판독 명령문(re)이 아니면, 이 명령문이 실행되어진다. 이것은 플로우챠트에서 시작 블록으로의 복귀에 의해 설명된다.
2. 다음 명령문이 판독 명령문(re)이면, 이 명령문은 제2의 상태 공백신호(e2)가 세트되지 않은 경우, 즉 “0”인 경우에만 실행된다. 그렇지 않으면, 즉, 제2의 상태 공백신호(e2)가 세트되어 있으면 다음의 판독 명령문 대신에 순방향 셀 정지(st2)가 실행된다. 이것은 화살표를 정지 블록의 입력으로 향하게 하여 표시하였다. co 위상중에 지점 5에서 제2판독 명령문의 의도된 실행 대신에 현재의 데이타 상태가 동결된다.
후속되는 ci 위상에서, 즉, 지점 6에서, 추가적인 프로그램 실행은 제1의 상태 공백신호(e1)의 상태에 의해서만 결정된다. 상태 공백신호(e1)가 세트되어 있으면 다른 대기 루프가 실행되고 상태 공백신호(e1)가 세트되어 있지 않으면 판독 명령문(re)이 실행된다.
제2의 판독 명령문 다음에 다음 판독 명령문이 직접 이어질 수 있기 때문에, 세트되지 않은 제2의 상태 공백신호(e2)는 시작 블록으로 보다는 판독 블록으로 복귀된다. 판독 명령문이 서로서로 연속되고 수신기 버퍼(f2)가 적어도 2개의 데이타 워드를 포함하는 한 이 루프는 시작되지 않는다.
송신기측의 연속적인 기록 명령의 감시는 수신기측의 연속적인 판독 명령의 감시에 대응한다. 기록 명령문의 실행 사이클에 대한 플로우챠트는 제4도에 도시되어 있다. 이것은 제3도의 플로우챠트와 유사하기 때문에 여기에서 다시 구체적으로 설명할 필요는 없겠다. 하기의 것들은 서로서로 대응한다. 판독 명령문(re)과 기록 명령문(wr), 제1의 상태 공백신호(e1)와 제1의 상태 충만신호(v1), 제2의 상태 공백신호(e2)와 제2의 상태 충만신호(v2), 판독 명령문(re)의 실행(fre)과 기록 명령문(wr)의 실행(fwr), 순방향 셀 정지신호(st2)와 역방향 셀 정지신호(st1).
제4도에 도시된 플로우챠트의 기본적인 특징은 다음과 같다. 만일 기록 명령문(wr)이 서로서로에 직접 연속된다면, 제1의 기록 명령문(wr)의 실행(fwr)중에 송신기 버퍼(f1)의 단지 한개의 레지스터만이 데이타를 수신할 수 있다는 것을 제2의 상태 충만신호(v2)가 표시할 경우 적어도 하나의 대기 루프가 삽입된다. 만일 송신기 버퍼(f1)에서 또다른 공백 위치를 이용할 수 있으면, 연속적인 기록 명령문(wr)은 기록 블록(fwr)으로 복귀시키며, 여기에서 co 위상중에 기록 명령문을 실행한다.
제2도에 있어서, 데이타 전송이 하나의 클록 주기중에 수행되는 정상적인 경우는 지점 1과 지점 4 사이에서 나타난다. 지점 1에서 지점 까지의 다음 데이타 전송은 데이타의 수신이 후에 지점 6에서 발새하기 때문에 장시간이 소요되며 수신기 버퍼(f2)가 충만된다. 이와같은 데이타 전송의 연장은 의도된 것이 아니다.
데이타를 칩 경계를 넘어서 교환하는데 사용하는 데이타 인터페이스의 경우에는, 데이타 전송이 1클록 주기 내에 수행될 수 있다는 것이 높은 클록 속도에서 보장되지 않는다. 이것은 이러한 인터페이스를 거쳐 1/2의 데이타 전송 속도 또는 그 이하로 일부러 감소시킴으로써 프로그램 설계시 고려해야 한다. 이것을 행하는 데에는 2가지 방법이 있다.
1. 포트를 액세스하는 2개의 연속적인 판독 명령문 사이에 적어도 하나의 nop(no operation) 명령문이 삽입된다.
2. 송신기측에서, 핸드쉐이크 포트는 기껏해야 1/2의 클록속도에서 기록 명령문(wr)을 통하여 구동된다.
다른 개선점은 송신기 및 수신기측에서의 1/2 클록 속도가 평균 데이타 전송속도로 참조될 때에 얻어진다. 이 경우에, 기록 및 판독 명령문의 직접 연속은 특정 시간동안 허용된다. 그러나, 버퍼링은 송신기 또는 수신기 버퍼(f1,f2)내의 추가적인 버퍼 레지스터에 의해 실행된다. 송신기 버퍼(f1)내의 추가 버퍼 레지스터(ri)의 소정수는 적어도 포트에 대한 연속 기록 명령문(wr)의 수와 동일하다.
이러한 2방향 데이타 전송장치의 동작은 따라서 2개의 클록(cl1,cl2)의 위상 또는 주파수와 무관하게 보장된다. 만일 하나의 클록 주기가 충분하지 않으면, 특히, 데이타 전송이 칩 경계를 넘어서 발생하면, 데이타 전송을 위한 시간 범위는 후술되는 단계에 의해 임시적으로 연장될 수 있다. 각각의 포트에는 데이타의 충분한 버퍼링 및 감소된 평균 기록 및 판독속도만을 제공하면 된다.
이러한 2방향 데이타 전송장치는 데이타를 칩 경계를 넘어서 각각의 주변 셀들과 교체하는 복수의 셀을 포함한 데이타 구동형 어레이 프로세서에서 특히 유리하다. 특히 비데오 신호의 실시간 신호처리를 위한 상기 어레이 프로세서는 매우 높은 클록 속도, 예를들면 125MHz를 필요로 한다. 본 발명에 따른 2방향 데이타 전송장치는 큰처리 깊이에 대한 데이타 전송, 예를들면 동시 출원된 유럽특허 출원(ITT건:유.쉬미트 등 1-2)에서 설명된 바와같이 1클록 주기내에 12비트의 2진수를 가진 3-어드레스 명령의 실행을 허용한다. 이러한 집적화된 어레이 프로세서는 MIND(복수 명령, 복수 데이타 스트림) 원리에 따라 동작하기 때문에 여러가지의 타스크에 대하여 사용될 수 있다. 따라서, 개개의 셀이 얼마나 오랫동안 대기 상태에서 유지되어야 하는지를 예측할 수 없다. 이들의 데이타 소오스(dq) 및 데이타 싱크(ds)는 임의 기간의 셀 정지의 경우에 각각의 데이타 상태를 유지하는 정적인 또는 준 정적인 보조 회로로서 설계된다. 여기에서 사용되는 “준 정적인 보조회로”란 용어는 리프레시 사이클을 통한 임의 기간동안 각각의 상태를 유지하는 동적 보조회로를 또한 포함한다.
따라서, 회로의 복잡도가 증가함에도 불구하고 데이타 교환 셀(z1,z2)에서의 이같은 정적인 또는 준 정적인 보조회로의 사용은 각각의 대기 상태가 얼마나 오랫동안 유지될것인지를 정확히 예측할 수 없을 경우에 유리하다.
제5도는 본 발명에 따라 버퍼로서 사용되는 FIFO 메모리의 일실시예에 대한 블록도를 나타낸 것이며, FIFO 메모리는 통상의 상태 공백신호(e,e1) 또는 상태 충만신호(v,v1)를 제공하는 것외에 제2의 상태 공백신호(e2) 또는 제2의 상태 충만신호(v2)를 전송한다. 이들 모든 상태 신호들은 데이타 메모리의 점유 레벨(fi)에 보다 관련이 있으며, 위의 예에서는 8개의 12비트 데이타 워드를 유지할 수 있다. 기록되어질 데이타(di)는 입력 증폭기(iv)를 통하여 공급되고 판독될 데이타(do)는 출력 증폭기(ov)를 통하여 출력된다. 데이타 메모리(fi)의 동작은 다음과 같다.
기록신호(ws)에 의해 제어되는 기록 포인터(pw)는 데이타 워드(di)가 기록되어져야 할 기록 어드레스를 표시한다. 다음 기록신호(ws)는 기록 어드레스를 1위치만큼 증가시킨다. 이것은 기록 포인터(pw)가 제1어드레스로 복귀될 때까지 계속된다.
유사하게, 판독신호(rs)는 판독 포인터(pr)를 통하여 판독 어드레스를 결정한다. 2포인터의 출력은 8중 1코드(1-out-of-8code)에 있고 8개의 AND 게이트에 의해 기록, 판독 및 클록신호와 결합된다. 기록 포인터(pw)에 관련된 8개의 AND 게이트 및 판독 포인터(pr)에 관련된 8개의 AND 게이트 중에서 8번째의 AND 판독 게이트(uw8) 및 첫번째의 AND 기록 게이트(ur1)만이 제5도에 도시되어 있다.
판독신호(ws)는 또한 4비트 2진 카운터(cb)의 카운트업 입력(auf)을 제어하고, 그 카운트 다운 입력(ab)은 판독신호(rs)에 의해 클록된다. 그러나, 제5도에 도시된 좌측표에 따르면, 카운터(cb)는 판독신호(rs) 또는 기록신호(ws)가 인가될 경우에만 증가되거나 감소된다. 다른 모든 경우에는 카운트가 보존된다. 초기 조건으로서 카운터(cb)의 모든 비트 및 두 포인터(pw,pr)의 모든 비트들은 0으로 세트된다.
카운터(cb)의 4비트는 제5도의 우측표에 따라서 디코더(dec)에서 디코드된다. 데이타 메모리(fi)가 비어 있으면, 카운터(cb)의 4비트 모두는 “0”이다. 이 경우에 디코더는 제1 및 제2의 상태 공백신호(e1,e2)를 세트한다. 만일 데이타 메모리(fi)가 하나의 데이타 워드를 포함하면, 카운터 출력신호의 최하위 비트가 세트된다. 이 경우에, 디코더(dec)는 제2의 상태 공백신호(e2)만을 세트한다.
데이타 메모리(fi)의 하나를 제외한 모든 레지스터가 점유되어 있으면, 즉, 7개의 레지스터가 충만되어 있으면, 카운터(cb)로부터의 2진 부호화 출력신호의 값은 7이 된다. 이 경우에 디코더는 제2의 상태 충만신호(v2)만을 세트한다. 데이타 메모리(fi)의 8개의 셀 모두가 충만되어 있으면, 카운트는 8이고, 이것은 디코더(dec)로 하여금 제1 및 제2의 상태 충만신호(v1,v2)를 세트하도록 한다.
다른 모든 경우에, 즉, 카운트 2부터 카운트 6까지는 디코더(dec)가 이러한 상태 신호도 세트하지 않는다. 여기에서 제1상태 공백신호(e1)는 제1도의 상태 공백신호(e)에 대응하고 제1상태 충만신호(v1)는 상태 충만신호(v)에 대응함을 알아야 한다.
동일한 메모리 어드레스가 동시에 기록 및 판독될 때에 2개의 포인터(pw,pr) 사이에서 발생되는 어떠한 충돌도 방지하기 위하여, 판독 포인터(pr)의 클로킹(clocking)은 래치(la)에서 1/2 클록 주기만큼 지연된다. 기록 및 판독신호(ws,rs)는 클록의 co 위상중에 개시되고, 래치는 ci 위상중에 1/2 클록 주기 후에만 판독신호(rs)를 해제한다. 마찬가지 방법으로, 16개의 AND 게이트 사이의 충돌은 ci 위상의 8개의 AND 기록 게이트와 co 위상의 8개의 AND 판독 게이트를 결속시킴으로서 방지된다.

Claims (10)

  1. 데이타 전송을 실시하기 위해 사용되는 핸드쉐이킹 프로토콜을 실행하고 역방향 셀 정지신호(st1) 및 순방향 셀 정지신호(st2)를 제공하는 송신기 순차회로(su1) 및 수신기 순차회로(su2)와, 제1셀(z1) 및 제2셀(z2)의 데이타 처리를 각각 동기화시키는 제1클록(cl1) 및 제2클록(cl2)과, 버퍼가 수신준비상태에 있는지, 즉, 데이타가 없는지를 상태 신호가 표시하는 송신측의 적어도 하나의 버퍼 및 수신기측의 적어도 하나의 버퍼를 포함하고, 데이타 소오스(dq) 및 데이타 싱크(ds)를 각각 갖는 2개의 데이타 교환 셀(z1,z2)의 데이타 인터페이스를 위한 2방향 데이타 전송장치(=핸드쉐이크 포트)에 있어서, 핸드쉐이킹 프로토콜이 제1 및 제2클록(cl1,cl2)들중 하나의 클록 주기내에 실행될 수 있고; 수신기측의 버퍼는 적어도 2개의 버퍼 레지스터(r1,r2)를 구비하고 모든 버퍼 레지스터 및 하나를 제외한 모든 버퍼 레지스터가 비어 있다는 것을 수신기 순차회로(su2)에 각각 표시하는 제1의 상태 공백신호(e1) 및 제2의 상태 공백신호(e2)를 세트하는수신기 버퍼(f2)이며; 수신기 버퍼(f2)는 또한 모든 버퍼 레지스터가 충만되어 있다는 것을 수신기 순차회로(su2)에 표시하는 상태 충만신호(v,v1)를 세트하고; 송신기측의 버퍼는 적어도 2개의 버퍼 레지스터(r1,r2)를 구비하고 모든 버퍼 레지스터 및 하나를 제외한 모든 버퍼 레지스터가 충반되엇다는 것을 송신기 순차회로(su1)에 각각 표시하는 제1의 상태 충만신호(v1) 및 제2의 상태 충만신호(v2)를 세트하는 송신기 버퍼(f1)이며; 송신기 버퍼(f1)는 또한 모든 버퍼 레지스터가 비어 있다는 것을 송신기 순차회로(su1)에 표시하는 상태 공백신호(e,e1)를 세트하고; 수신기 버퍼(f2)로부터의 데이타 워드의 제1판독 명령문(re) 다음에 곧바로 이어지는 제2판독 명령문은 제2의 상태 공백신호(e2)가 세트되지 않은 경우에만 실행되고; 제2의 상태 공백신호(e2)가 세트되면, 데이타 싱크(ds)는 순방향 셀 정지신호(st)에 의해 정지되고, 이로써 제2판독 명령문의 실행은 적어도 하나의 클록 주기만큼 지연되며; 송신기 버퍼(f1)로의 데이타 워드의 제1기록 명령문 다음에 곧바로 이어지는 제2기록 명령문은 제2의 상태 충만신호(v2)가 세트되지 않은 경우에만 실행되고; 제2의 상태 충만신호(v2)가 세트되면, 데이타 소오스(dq)는 역방향 셀 정지신호(st1)에 의해 정지되고, 이로써 제2기록 명령문의 실행은 적어도 하나의 클록 주기만큼 지연되며; 순방향 또는 역방향 셀 정지후에, 제2의 상태 공백신호(e2) 또는 제2의 상태 충만신호(v2)의 상태는 아직 실행되지 않은 제2의 판독 또는 기록 명령문에 대하여 중요한 것이 아님을 특징으로 하는 2방향 데이타 전송장치.
  2. 제1항에 있어서, 수신기 버퍼(f2) 및/또는 송신기 버퍼(f1)는 다른 발생 및 수신속도로 데이타를 버퍼링하기 위하여 적어도 소정수의 추가 버퍼 레지스터(ri)를 포함하고, 상기 소정수에 의해 결정된 클록 주기내의 발생 및 수신속도는 평균적으로 같은 것을 특징으로 하는 2방향 데이타 전송장치.
  3. 제2항에 있어서, 칩경계를 넘어서 데이타를 교환하는 데이타 인터페이스의 경우에, 데이타 전송은, 포트를 액세스하는 2개의 연속적인 기록 명령문 사이에 적어도 하나의 비동작(nop) 명령을 삽입함으로써 핸드쉐이킹 프로토콜을 변경함이 없이 적어도 2개의 클록 주기까지 연장될 수 있는 것을 특징으로 하는 2방향 데이타 전송장치.
  4. 제2항에 있어서, 칩경계를 넘어서 데이타를 교환하는 데이타 인터페이스의 경우에, 데이타 전송은, 겨우 1/2 클록 주기의 속도로 기록 명령문을 통하여 송신기측의 포트를 구동시킴으로써 핸드쉐이킹 프로토콜을 변경함이 없이 적어도 2개의 클록 주기까지 연장될 수 있는 것을 특징으로 하는 2방향 데이타 전송장치.
  5. 제2항에 있어서, 송신기 버퍼(fi)내의 소정수의 추가 버퍼 레지스터(ri)는 포트에 대한 연속적인 기록 명령문(wr)의 수와 일치하고, 상기 포트는 평균적으로 겨우 1/2 클록 속도로 기록 명령문을 통하여 구동되는 것을 특징으로 하는 2방향 데이타 전송장치.
  6. 제1항에 있어서, 2개의 비동기식으로 클록된 셀 사이에서의 데이타 통신을 위해 사용되는 것을 특징으로 하는 2방향 데이타 전송장치.
  7. 제1항에 있어서, 데이타 소오스(dq) 및 데이타 싱크(ds)는 임의 기간의 셀 정지인 경우에 그 논리상태를 유지하는 정적인 또는 준 정적인 보조회로를 포함한 것을 특징으로 하는 2방향 데이타 전송장치.
  8. 제1항 내지 제7항중 어느 한 항에 있어서, 데이타를 그 각각의 이웃셀과 칩경계를 넘어서 교환하는 복수의 셀을 가진 데이타 구동형 모노리틱 집적된 어레이 프로세서에서의 데이타 인터페이스로서 사용하는 것을 특징으로 하는 2방향 데이타 전송장치.
  9. 제2항에 있어서, 송신기 버퍼(f1) 및 수신기 버퍼(f2)가, n개의 어드레스 가능한 레지스터를 가진 데이타 메모리(fi)와, 기록 신호(ws)에 의해 제어되고 co 위상에서 클록되는 기록 포인터(pw) 및 판독 신호(rs)에 의해 제어되고 ci 위상에서 클록되는 판독 포인터(pr)와, 카운터 업 및 카운트 다운 입력(auf,ab)에 각각 기록신호(ws) 및 판독신호(rs)가 공급되는 업/다운 카운터(cb)와, 업/다운 카운터(cb)의 카운트 값으로부터 제1 및 제2의 상태 공백신호(e1,e2)와 제1 및 제2의 상태 충만신호(v1,v2)를 구동시키는 디코더(dec)를 포함하고, 기록 및 판독 포인터(pw,pr)의 카운트 용량 및 업/다운 카운터의 카운트 용량은 데이타 메모리(fi)의 어드레스 가능한 레지스터의 수(n)와 같은 것을 특징으로 하는 2방향 데이타 전송장치.
  10. 제1항에 있어서, 송신기 버퍼(f1)내의 버퍼 레지스터의 수는 데이타 소오스(dq)를 정지시키는데 또는 시동시키는데 필요한 클록 주기의 수와 동일하고, 상기 최소수의 버퍼 레지스터가 존재할 때에, 송신기 버퍼의 점유 레벨을 표시하는 상태 신호는 필요없게 되는 것을 특징으로 하는 2방향 데이타 전송장치.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0428770B1 (de) * 1989-11-21 1995-02-01 Deutsche ITT Industries GmbH Datengesteuerter Arrayprozessor
US5473755A (en) * 1992-06-01 1995-12-05 Intel Corporation System for controlling data stream by changing fall through FIFO last cell state of first component whenever data read out of second component last latch
US5335326A (en) * 1992-10-01 1994-08-02 Xerox Corporation Multichannel FIFO device channel sequencer
JPH06250970A (ja) * 1993-02-26 1994-09-09 Toshiba Corp メモリ制御装置
GB2289146B (en) * 1994-04-12 1998-09-09 Nokia Mobile Phones Ltd Buffering data
US5634043A (en) * 1994-08-25 1997-05-27 Intel Corporation Microprocessor point-to-point communication
US5710939A (en) * 1995-05-26 1998-01-20 National Semiconductor Corporation Bidirectional parallel data port having multiple data transfer rates, master, and slave operation modes, and selective data transfer termination
US5717954A (en) * 1995-10-13 1998-02-10 Compaq Computer Corporation Locked exchange FIFO
KR0176537B1 (ko) * 1995-10-14 1999-05-01 김광호 가변길이복호화기의 메모리 인터페이스방법 및 회로
US5905766A (en) * 1996-03-29 1999-05-18 Fore Systems, Inc. Synchronizer, method and system for transferring data
US6018465A (en) * 1996-12-31 2000-01-25 Intel Corporation Apparatus for mounting a chip package to a chassis of a computer
US6137688A (en) 1996-12-31 2000-10-24 Intel Corporation Apparatus for retrofit mounting a VLSI chip to a computer chassis for current supply
US6477584B1 (en) * 1997-03-21 2002-11-05 Lsi Logic Corporation Message FIFO empty early warning method
US5898876A (en) * 1997-03-21 1999-04-27 Apple Computer, Inc. Efficient arbitration within point-to-point ringlet-based computer systems
US6425032B1 (en) 1999-04-15 2002-07-23 Lucent Technologies Inc. Bus controller handling a dynamically changing mix of multiple nonpre-emptable periodic and aperiodic devices
GB2370380B (en) 2000-12-19 2003-12-31 Picochip Designs Ltd Processor architecture
DE10130797A1 (de) * 2001-06-26 2003-01-02 Infineon Technologies Ag Schnittstelle zur Datenübertragung
US8108429B2 (en) * 2004-05-07 2012-01-31 Quest Software, Inc. System for moving real-time data events across a plurality of devices in a network for simultaneous data protection, replication, and access services
US7565661B2 (en) 2004-05-10 2009-07-21 Siew Yong Sim-Tang Method and system for real-time event journaling to provide enterprise data services
US7680834B1 (en) * 2004-06-08 2010-03-16 Bakbone Software, Inc. Method and system for no downtime resychronization for real-time, continuous data protection
US7979404B2 (en) 2004-09-17 2011-07-12 Quest Software, Inc. Extracting data changes and storing data history to allow for instantaneous access to and reconstruction of any point-in-time data
US7904913B2 (en) * 2004-11-02 2011-03-08 Bakbone Software, Inc. Management interface for a system that provides automated, real-time, continuous data protection
US7689602B1 (en) 2005-07-20 2010-03-30 Bakbone Software, Inc. Method of creating hierarchical indices for a distributed object system
US7788521B1 (en) 2005-07-20 2010-08-31 Bakbone Software, Inc. Method and system for virtual on-demand recovery for real-time, continuous data protection
US8131723B2 (en) 2007-03-30 2012-03-06 Quest Software, Inc. Recovering a file system to any point-in-time in the past with guaranteed structure, content consistency and integrity
US8364648B1 (en) 2007-04-09 2013-01-29 Quest Software, Inc. Recovering a database to any point-in-time in the past with guaranteed data consistency
US7761632B2 (en) * 2007-04-27 2010-07-20 Atmel Corporation Serialization of data for communication with slave in multi-chip bus implementation
GB2450564B (en) 2007-06-29 2011-03-02 Imagination Tech Ltd Clock frequency adjustment for semi-conductor devices
US7594047B2 (en) * 2007-07-09 2009-09-22 Hewlett-Packard Development Company, L.P. Buffer circuit
GB2454865B (en) * 2007-11-05 2012-06-13 Picochip Designs Ltd Power control
US9418110B1 (en) * 2008-06-30 2016-08-16 Emc Corporation Intelligent, scalable, low-overhead mechanism for data retrieval in a distributed network environment
GB2466661B (en) * 2009-01-05 2014-11-26 Intel Corp Rake receiver
GB2470037B (en) 2009-05-07 2013-07-10 Picochip Designs Ltd Methods and devices for reducing interference in an uplink
GB2470891B (en) 2009-06-05 2013-11-27 Picochip Designs Ltd A method and device in a communication network
GB2470771B (en) 2009-06-05 2012-07-18 Picochip Designs Ltd A method and device in a communication network
GB2474071B (en) 2009-10-05 2013-08-07 Picochip Designs Ltd Femtocell base station
GB2482869B (en) 2010-08-16 2013-11-06 Picochip Designs Ltd Femtocell access control
GB2489919B (en) 2011-04-05 2018-02-14 Intel Corp Filter
GB2489716B (en) 2011-04-05 2015-06-24 Intel Corp Multimode base system
GB2491098B (en) 2011-05-16 2015-05-20 Intel Corp Accessing a base station
CN111651136B (zh) * 2020-07-06 2023-06-30 Oppo广东移动通信有限公司 Fifo存储器、电子芯片及终端

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228496A (en) * 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
NL7901156A (nl) * 1979-02-14 1980-08-18 Philips Nv Systeem voor het asynchroon transporteren van gegevens tussen aktieve deelinrichtingen.
DE3235243C2 (de) * 1982-09-23 1984-07-19 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung für einen universell einsetzbaren Pufferspeicher
US4592019A (en) * 1983-08-31 1986-05-27 At&T Bell Laboratories Bus oriented LIFO/FIFO memory
US4816993A (en) * 1984-12-24 1989-03-28 Hitachi, Ltd. Parallel processing computer including interconnected operation units
CA1257400A (en) * 1985-05-21 1989-07-11 Akihiro Sera Input/output control system
US4823312A (en) * 1986-10-30 1989-04-18 National Semiconductor Corp. Asynchronous communications element
US4935894A (en) * 1987-08-31 1990-06-19 Motorola, Inc. Multi-processor, multi-bus system with bus interface comprising FIFO register stocks for receiving and transmitting data and control information
US4945548A (en) * 1988-04-28 1990-07-31 Digital Equipment Corporation Method and apparatus for detecting impending overflow and/or underrun of elasticity buffer
US4942553A (en) * 1988-05-12 1990-07-17 Zilog, Inc. System for providing notification of impending FIFO overruns and underruns
US4888739A (en) * 1988-06-15 1989-12-19 Cypress Semiconductor Corporation First-in first-out buffer memory with improved status flags
US4866609A (en) * 1988-06-22 1989-09-12 International Business Machines Corporation Byte count handling in serial channel extender with buffering for data pre-fetch
US5155810A (en) * 1989-01-10 1992-10-13 Bull Hn Information Systems Inc. Dual FIFO peripheral with combinatorial logic circuitry

Also Published As

Publication number Publication date
CN1060377A (zh) 1992-04-15
DE58908975D1 (de) 1995-03-16
KR910010315A (ko) 1991-06-29
EP0428771B1 (de) 1995-02-01
JP2821552B2 (ja) 1998-11-05
US5280584A (en) 1994-01-18
EP0428771A1 (de) 1991-05-29
JPH03175848A (ja) 1991-07-30
CN1022723C (zh) 1993-11-10

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