CN109905146B - 一种基于突发读取的存储扩频码流同步系统 - Google Patents
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Abstract
本发明公开了一种基于突发读取的存储扩频码流同步系统，包括累加器、扩频码存储器、缓存单元、并串转换单元和信号处理单元；扩频码存储器通过接口A连接缓存单元，缓存单元通过接口B连接并串转换单元，并串转换单元通过接口C连接信号处理单元，所述累加器为N位二进制累加器，输入端连接接口B和频率控制字FCW，输出端连接口A。通过频率控制字累加器驱动的方式实现接口A和接口B的同步传输，不需要额外的处理器或逻辑电路控制，可实现接口A和接口B任意频率的同步读写。
Description
技术领域
本发明涉及卫星导航领域，尤其涉及一种基于突发读取的存储扩频码流同步系统。
背景技术
传统卫星导航信号采用外部扩频码获取通常采用码流和存储方式，采用存储方式读取的跟踪码流必须与卫星信号中调制的伪码速率一致。在卫星导航和扩频通信系统中，须使用本地产生的扩频码与接收信号完全同步，本地的扩频码通常采用实时产生和存储器存储两种方式。
现有技术中，扩频码存储于扩频码存储器中，接口A由时序电路或处理器控制将部分扩频码送入缓存单元进行缓存，接口B以固定的时序将缓存读出，由于缓存接口一般为多位并行，读出的数据还要进行并串转换实现1bit码流输出，码流输出的频率一般要求与输入信号严格同步。
通常情况下，接口B的读取频度严格与码流输出频率相关，而接口A写入缓存的速度一般大于接口B，须通过握手信号控制写入的频度才能保持和B接口总码流速度一致，从而避免缓存溢出。握手信号通常通过逻辑电路或处理器中断实现，处理电路或CPU中断都会一定程度带来软硬件资源的消耗，本发明解决不同存储接口速率下保持跟踪码流速率与卫星信号调制码流速率一致的问题。
发明内容
为了解决上述问题，本发明提出一种基于突发读取的存储扩频码流同步系统，频率控制字累加器驱动的方式实现接口A和接口B的同步传输，不需要额外的处理器或逻辑电路控制，可实现接口A和接口B任意频率的同步读写。
基于突发读取的存储扩频码流同步系统，包括累加器、扩频码存储器、缓存单元、并串转换单元和信号处理单元；扩频码存储器通过接口A连接缓存单元，缓存单元通过接口B连接并串转换单元，并串转换单元通过接口C连接信号处理单元。
所述累加器为N位二进制累加器，输入端连接接口B和频率控制字FCW，输出端连接口A。累加器由N位的二进制加法器和N位的D触发器构成，触发器时钟由接口B的总线时钟CLK_B驱动，二进制加法器由频率控制字FCW控制，频率控制字FCW由接口A和B 的总线速率和位宽决定：
加法器输出C_out的进位脉冲，用于驱动接口A 的读操作。
本发明的有益效果在于：本发明通过合理设计频率控制字FCW，可实现任意速率的接口 A和接口B之间的同步，不需要额外的处理器或逻辑电路控制，可避免接口A和接口B之间的握手操作，节约软硬件资源。
附图说明
图1是基于突发读取的存储扩频码流同步系统结构图；
图2是累加器的原理框图。
具体实施方式
为了使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施例对本发明作进一步的详细说明。
如图1所示，一种基于突发读取的存储扩频码流同步系统，包括累加器、扩频码存储器、缓存单元、并串转换单元和信号处理单元；扩频码存储器通过接口A连接缓存单元，缓存单元通过接口B连接并串转换单元，并串转换单元通过接口C连接信号处理单元，所述累加器为N位二进制累加器，输入端连接接口B和频率控制字FCW，输出端连接口A。
假设码流速率为Fc，接口B位宽为Wb，接口A位宽为Wa，接口A的总线频率为Fa。由于并串转换电路不具有缓存功能，接口B输出总线频率Fb与码流输出频率应完全匹配，即：
FbWb＝Fc
要保证C处码流输出连续，须满足条件：
FbWb≤FaWa
累加器采用N位二进制累加器，累加器的时钟由接口B的总线时钟CLK_B驱动，FCW由接口A和B的总线速率和位宽决定，C_out为累加器的溢出进位脉冲，每一次进位脉冲驱动一次接口A的读操作，这样就可以保证接口A速率与接口B完全匹配。
如图2所示，累加器由N位的二进制加法器和N位的D触发器构成，触发器时钟由接口B的总线时钟CLK_B驱动，二进制加法器由频率控制字FCW控制，频率控制字FCW由接口A和B的总线速率和位宽决定：
加法器输出C_out的进位脉冲，用于驱动接口A的读操作。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。
Claims (2)
1.一种基于突发读取的存储扩频码流同步系统，其特征在于：包括累加器、扩频码存储器、缓存单元、并串转换单元和信号处理单元；扩频码存储器通过接口A连接缓存单元，缓存单元通过接口B连接并串转换单元，并串转换单元通过接口C连接信号处理单元；所述累加器为N位二进制累加器，输入端连接接口B和频率控制字FCW，输出端连接口A；
所述频率控制字FCW由接口A和B的总线速率和位宽决定：
其中，Fa为接口A的总线频率，Fb为接口B输出总线频率，Wa为接口A位宽，Wb为接口B位宽，N为二进制累加器的位数。
2.如权利要求1所述的一种基于突发读取的存储扩频码流同步系统，其特征在于：累加器由N位的二进制加法器和N位的D触发器构成，触发器时钟由接口B的总线时钟CLK_B驱动，二进制加法器由频率控制字FCW控制，加法器输出C_out的进位脉冲，用于驱动接口A的读操作。
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