CN102594393A - 一种卫星综合基带设备的通用伪码同步系统 - Google Patents

Abstract

一种卫星综合基带设备的通用伪码同步系统，它包含：数字下变频模块(10)、跟踪相关模块(20)、捕获预处理模块(30)、捕获相关模块(40)、捕获管理模块(50)和跟踪控制模块(60)6个部分，按照预定的流程完成对卫星测试过程中遥控或测距数据的伪码捕获、载波跟踪、伪码跟踪和位同步功能；所述的6个部分都在现场可编程门阵列即FPGA中实现。本发明能够根据实际卫星的测试需求灵活配置捕获模块的参数，实现各种类型的遥控信号或测距信号伪码的快速捕获和跟踪，它在卫星综合基带测试技术领域里具有较好的实用价值和广阔地应用前景。

Description

一种卫星综合基带设备的通用伪码同步系统

技术领域

本发明涉及一种直接序列扩频伪码同步系统。特别涉及一种卫星综合基带设备的通用伪码同步系统，它是一种适用于卫星综合基带系统的，码长和数据速率可配制的通用扩频伪码同步系统。该发明属于卫星综合基带测试技术领域。

背景技术

综合基带设备是指将卫星测控通信系统中的测距、测速、遥控、遥测、数传等多项功能有机地综合在一起的终端设备，是卫星测距、跟踪和遥控(Telemetry，Tracking and Command，TT&C)任务、卫星发射前准备测试和卫星在轨测试的重要组成部分。综合基带设备采用统一扩频测控体制进行数据传输。基于统一扩频测控体制的综合基带设备具有抗干扰、保密性强、可精密测距、便于实现CDMA多目标测控信号混合传输等优势，已经成为当前卫星测控技术的主要发展方向。直接序列扩频(Direct Sequence Spread Spectrum，DSSS)信号的同步技术是扩频综合基带设备中频信号处理单元中最关键的部分，包括伪码捕获与跟踪两个方面。其中，伪码捕获模块找到输入信号的伪码相位信息和载波多普勒频偏，以此为依据将本地伪码相位和载波频偏调整至与输入信号相一致，从而去除了输入信号中的伪码，为伪码跟踪、载波跟踪、位同步、数据解调和测距等工作做好准备。捕获与跟踪方法的性能直接影响系统信号同步的性能和测距精度。

由于综合基带设备是通用的卫星测试设备，可以针对各种用途的遥控和测距信号进行统一的信号同步操作，因此伪码同步系统需要具有如下的灵活性：(1)伪码的码周期长度、码型和实际码长(可能是一个完整伪码周期的截短)都可以由用户配置；(2)伪码码速率和信号速率可以由用户配置。同时，还需要考虑如下几个问题：

(一)调制数据的存在可能会对伪码捕获的相关峰造成较大的衰减。目前常用的办法是将一个数据位等分成多个子段，对每一个子段在固定的本地伪码相位和载波多普勒频偏下进行相关操作，最终选择相关值最大的一个子段进行相关峰验证。当相关峰超过门限值时，该子段的同步信号作为数据边沿的最优估计。这种方法实际上是伪码相位、载波多普勒频偏和数据位的三维搜索，码长较长时会大幅增加捕获时间。

(二)用于测距的伪码通常码长较长，因此只能通过部分相关法寻找伪码相位。由于部分相关运算的序列是一个码周期的一部分，因此当输入伪码起始位置与本地伪码的中部对齐或接近时，会给相关峰带来3dB的衰减，造成低信噪比下捕获概率较小。

(三)为降低虚警概率同时提高捕获概率，通常使用双驻留方式进行捕获：检测到相关峰后，还需要在该相位上停留一次进行校验。这样在码长较长的情况下需要较长的捕获时间。

发明内容

1、目的：本发明的目的是提供一种卫星综合基带设备的通用伪码同步系统，以克服现有技术的不足，它能够根据实际卫星的测试需求灵活配置捕获模块的参数，实现各种类型的遥控信号或测距信号伪码的快速捕获和跟踪。

2、技术方案：

如图1所示，本发明一种卫星综合基带设备的通用伪码同步系统包含6个部分：数字下变频模块(10)、跟踪相关模块(20)、捕获预处理模块(30)、捕获相关模块(40)、捕获管理模块(50)和跟踪控制模块(60)，按照一定的流程完成对卫星测试过程中遥控或测距数据的伪码捕获、载波跟踪、伪码跟踪和位同步功能。所述的6个部分都在现场可编程门阵列即FPGA中实现。其间关系是：输入信号经过数字下变频模块(10)后得到的数字基带信号分别进入跟踪相关模块(20)和捕获预处理模块(30)；捕获预处理模块(30)对该数字基带信号或者由跟踪相关模块(20)输入的本地伪码信号进行积分累积和缓存后，以数据块的形式将缓存数据流水输入到捕获相关模块(40)进行FFT相关计算，计算得到的相关信息输入捕获管理模块(50)，捕获管理模块(50)在捕获过程中不断地调整数字下变频模块(10)中的本地载波多普勒补偿频率值和跟踪相关模块(20)中的本地伪码多普勒补偿频率值，同时根据由捕获预处理模块(30)输出的数字基带信号计算得到的自动门限来分析捕获相关模块(40)输入的相关运算结果，当检测到有效相关峰，即相关运算结果中绝对值最大的值超过自动门限值时，捕获管理模块(50)在合适的时间将复位信号输出到跟踪相关模块(20)，以复位本地伪码并开始跟踪过程；跟踪相关模块(20)计算数字基带信号与本地伪码的相关值，并将三路同相相关值和一路中相相关值输入到跟踪控制模块(60)，同时将三路同相相关值输入到捕获管理模块(50)以判断跟踪过程是否失锁；跟踪控制模块(60)根据跟踪相关模块(20)输入的相关值计算得到环路跟踪控制数据量分别输入到数字下变频模块(10)和跟踪相关模块(20)。

所述的数字下变频模块(10)将接收中频数字信号下变频到基带，它包括以下子模块：同相支路乘法器(11)、本地载波数控振荡器即本地载波NCO(12)、正交支路乘法器(13)、载波跟踪环路加法器(14)和FIR低通滤波器(15)。其间关系是：接收中频数字信号与本地载波NCO(12)生成的同相本地载波经过同相支路乘法器(11)相乘得到同相支路信号，与本地载波NCO(12)生成的正交本地载波经过正交支路乘法器(13)相乘得到正交支路信号，低通滤波器(15)得到由同相支路信号与正交支路信号组成的复数信号，将接收数字信号的频谱由中频降到基带，本地载波NCO(12)输出本地载波的频率通过捕获管理模块(50)输入的本地载波多普勒补偿值与跟踪控制模块(60)输入的载波跟踪控制量之和即载波跟踪环加法器(14)调节。该同相支路乘法器(11)和正交支路乘法器(13)都是实数定点乘法器，由FPGA中的IP核实现；该本地载波NCO(12)是使用直接数字频率合成算法实现，负责产生与接收信号标称载波频率相同的同相与正交两路本地载波，同相本地载波较正交本地载波相位超前90°，本地载波的频率值可以根据接收中频数字信号的载波频率进行配置；该载波跟踪环路加法器(14)是实数定点加法器，由FPGA中的IP核实现；该低通滤波器(15)由有限冲激响应滤波器即FIR滤波器实现，阶数固定，系数可以根据输入中频信号的频率值进行配置。

所述的跟踪相关模块(20)生成本地伪码并计算本地伪码与低通滤波器(15)输出的基带复数信号的相关值用作环路跟踪与同步检测，它包括以下子模块：相关器(21)、本地伪码发生器(22)、相关数控振荡器即相关NCO(23)、伪码跟踪环路加法器(24)和本地伪码数控振荡器即本地伪码NCO(25)。其间关系是：所述的基带复数信号与本地伪码发生器(22)生成的三路本地伪码输入到相关器(21)，计算得到的三路同相复数相关值和一路中相复数相关值输出到跟踪控制模块(60)；相关NCO(23)生成相关脉冲输出到相关器(21)，相关脉冲频率通过跟踪控制模块(60)输出的位同步环路控制量进行调节；本地伪码NCO(25)生成2倍速率本地伪码脉冲输出到本地伪码发生器(22)和捕获预处理模块(30)，本地伪码脉冲频率通过跟踪控制模块(60)输出的伪码跟踪环路控制量和捕获管理模块(50)输出的本地伪码多普勒频率补偿值之和即伪码跟踪环路加法器(24)进行调节。当相关NCO(23)生成的同相相关脉冲与数据边沿对齐并且载波跟踪环路和伪码跟踪环路锁定时，相关器(21)输出的同相相关值作为数据输出，相关NCO(23)生成的中相相关脉冲作为数据同步脉冲输出。该本地伪码发生器(22)生成超前、即时和滞后三路本地伪码，三者相位依序相差半个码片，伪码的类型(m序列和GOLD序列)、初始多项式、生成多项式与截短长度可配置；该相关器(21)在相关NCO(23)生成的相关脉冲的同步下计算基带复数信号与三路本地伪码的同相相关值，以及基带复数信号与即时本地伪码的中相相关值，同相积分区间与中相积分区间的相位相差180°。相关值是在一定的积分区间内，将输入信号与本地伪码数据相乘再进行累加得到的；该相关NCO(23)生成的相关脉冲周期配置为遥控信号数据周期的整数倍分之一，它是使用直接数字频率合成算法实现；该本地伪码NCO(25)输出频率是伪码速率的2倍的伪码脉冲，伪码脉冲周期可以根据输入信号的伪码速率进行配置，它是使用直接数字频率合成算法实现；该伪码跟踪环路加法器(14)是实数定点加法器，由FPGA中的IP核实现。

所述的捕获预处理模块(30)包括积分清零单元(31)和数据缓存单元(32)。其间关系是：积分清零单元(31)对所述的基带复数信号进行能量累加，能量累加区间由所述的伪码脉冲同步，使每个伪码码片获得平均两个采样点的数据；数据缓存单元(32)选择积分清零单元(31)输出的数据或本地伪码发生器(22)输出的同相即时伪码数据进行缓存，由所述的伪码脉冲同步，缓存深度为一个FFT计算长度，达到缓存深度后将一个FFT计算长度的数据段流水输入到FFT单元(48)。数据缓存单元(32)是由FPGA中的IP核实现的FIFO，深度为最大FFT计算长度即8192点。

所述的捕获相关模块(40)将主辅两路本地伪码段先后与捕获预处理模块(30)输入的数据段进行相关计算；主路本地伪码段起点是本地伪码发生器(22)复位后输出的第一个码片；辅路本地伪码段起点是主路本地伪码段的中点，两路本地伪码段长度均为一个FFT计算长度。它包括以下子模块：多路选择单元(41)、主路RAM(42)、多路选择单元(43)、辅路RAM(44)、初始化叠加单元(45)、复数乘法器(46)、IFFT单元(47)、FFT单元(48)、暂存RAM(49)、多路选择单元(410)和调序RAM(411)。其间关系是：捕获预处理模块(30)输出的数据块输入FFT单元(48)，计算得到的结果分别输入初始化累加单元(45)、暂存RAM(49)和多路选择单元(410)；进入初始化累加单元(45)的信号通过多路选择单元(41)进入主路RAM(42)或辅路RAM(44)；主路RAM(42)和辅路RAM(44)输出的数据通过多路选择单元(43)二选一后进入复数乘法器(46)；由于同一个输入数据段需要先后与主辅两路本地伪码段进行相关计算，因此需要将一次FFT计算结果输入暂存RAM(49)，暂存RAM(49)与FFT单元(48)的输出信号经过多路选择单元(410)二选一后进入复数乘法器(46)；复数乘法器(46)输出的结果通过调序RAM(411)和IFFT单元(47)后输出到捕获管理模块(50)。该主路RAM(42)、辅路RAM(44)、暂存RAM(49)和调序RAM(411)由FPGA的IP核实现，深度为系统可配置的最大FFT计算长度即8192；该FFT单元(48)和IFFT单元(47)利用FPGA中的IP核实现，计算长度为8192点，可以根据输入伪码码长的将其在配置为小于等于8192点的2的幂；该复数乘法器(46)是复数定点乘法器，由FPGA中的IP核实现。

所述的捕获预处理模块(30)和捕获相关模块(40)首先要进行初始化得到本地伪码段的FFT计算值。初始化的流程是：数据缓存单元(32)首先选择本地伪码发生器(25)输出的即时伪码数据进行缓存，初始化叠加单元(45)将第1次FFT计算结果与第2次FFT计算结果的逐项加和存入主路RAM(42)，将第2次FFT计算结果与第3次FFT计算结果的逐项加和存入辅路RAM(44)，数据缓存单元(32)在经过3个FFT计算长度的数据后选择积分清零单元(31)输出的数据进行缓存，初始化结束，系统进入捕获状态。

主辅两路相关的流程是：首先主路RAM(42)中存储的数据与FFT计算结果进行复数相乘(46)，通过调序RAM(411)将FFT单元(48)输出的位反序(bit-reversed)数据转化为自然顺序(natural-ordered)数据输出给IFFT单元(48)求得主路相关值，然后辅路RAM(44)中存储的数据与暂存RAM(49)中存储的数据通过复数相乘(46)、调序RAM(411)和IFFT单元(48)求得辅路相关值。得到的主辅两路相关值顺序输出给捕获管理模块(50)。

所述的捕获管理模块(50)通过分析由捕获相关模块(40)输入的主辅两路相关值和由跟踪相关模块(20)输入的三路相关信号绝对值的大小来控制系统捕获和跟踪状态的转换，它包括以下子模块：相关峰检测单元(51)、同步检测单元(52)、自动门限单元(53)、状态控制单元(54)和频率补偿控制单元(55)。其间关系是：相关峰检测单元(51)对捕获相关模块(40)输出的两路相关峰值进行分析验证并对本地伪码复位；同步检测单元(52)在跟踪状态下实时监测所述的三路相关值的绝对值的大小，以判断当前环路是否失锁；自动门限单元(53)根据输入信号与噪声的功率以恒定虚警概率准则设置捕获相关峰门限输出给相关峰检测单元(51)，并根据相关NCO单元(23)确定的相关区间大小与FFT计算长度之间的比例关系设置跟踪相关峰门限输出给同步检测单元(52)；状态控制单元(54)根据相关峰检测单元(51)输出的捕获相关峰检测结果和同步检测单元(52)输出的跟踪相关峰检测结果控制系统的工作状态；频率补偿控制单元(55)在捕获状态下输出本地载波多普勒频率补偿与码多普勒频率补偿，每个码周期补偿值更新一次，当捕获状态结束后停止更新，本地载波多普勒频率补偿与码多普勒频率补偿的更新步进值可以配置。

相关峰检测单元(51)分析验证的流程是：判断IFFT单元(48)输出的两路相关峰值，将有效相关峰的位置信息暂存，并对其后输入的连续3个相关峰进行解模糊与验证，最终得到真实的相关峰位置信息及其被验证的次数，并根据相关峰位置信息和码周期长度计算得到本地伪码复位的位置，在下一个码周期的相同位置对本地伪码发生器(22)进行复位，若相关峰值被验证的次数大于等于1，系统进入跟踪状态，否则还需要对相关峰进行附加验证以降低虚警概率。附加验证的方法是：当本地伪码发生器(22)复位后，同步检测单元(52)对相关器(21)输出的三路同相相关值的绝对值进行分析，当三路同相相关值的绝对值有一路大于跟踪门限值即宣布附加验证通过，系统进入跟踪状态，否则系统继续进行捕获。

所述的跟踪控制模块(60)通过由跟踪相关模块(20)输入的三路相关值得到跟踪环路误差值并计算出控制量输出给NCO，它包括以下子模块：载波鉴频/鉴相单元(61)、载波跟踪环路滤波器(62)、数据位鉴相单元(63)、位同步环路滤波器(64)、伪码跟踪环路滤波器(65)和伪码鉴相单元(66)。其间关系是：载波鉴频/鉴相单元(61)根据三路相关器(21)输出的提前和滞后两路相关数据得到输入信号载波与本地载波之间的频率与相位误差值，通过载波跟踪环路滤波器(62)后得到载波跟踪环路控制量，与频率补偿控制单元(55)输出的本地载波多普勒频率补偿值经过载波跟踪环路加法器(14)相加后调整本地载波NCO(12)的频率输出；伪码鉴相单元(66)根据三路相关器(21)输出的即时相关数据得到输入信号伪码与本地伪码之间的相位误差值，通过伪码跟踪环路滤波器(65)得到伪码跟踪环控制量，与频率补偿控制单元(55)输出的本地伪码多普勒频率补偿值经过伪码跟踪环路加法器(24)相加后控制本地伪码NCO(25)的频率输出；数据位鉴相单元(63)根据三路相关器(21)输出的同相与中相相关数据得到本地相关同步脉冲与数据沿之间的相位误差值，通过位同步环路滤波器(54)后得到位同步跟踪环控制量以调整相关NCO(23)输出的相关同步脉冲的相位。跟踪控制模块(60)在系统处于捕获状态时被禁止，输出的载波跟踪环控制量、伪码跟踪环控制量和位同步跟踪环控制量均为0；在系统处于跟踪状态时开始工作。

载波跟踪环路滤波器(62)采用二阶FLL辅助三阶PLL滤波器结构，如图4所示，ε_f和ε_p分别是接收信号载波与本地载波的频差和相差，ε_f一路经过增益单元(68)、由后向累加器(610)、延时单元(611)、前向累加器(612)和增益(613)组成的积分单元后与另一路经过增益单元(68)相加即累加器(614)，相加后的结果需要再经过一级由后向累加器(615)、延时单元(616)、前向累加器(617)和增益单元(618)组成的积分单元；ε_p一路经过增益单元(69)、由后向累加器(610)、延时单元(611)、前向累加器(612)和增益(613)组成的积分单元后与第二路经过增益单元(621)相加即累加器(614)，相加后的结果经过由后向累加器(615)、延时单元(616)、前向累加器(617)和增益单元(618)组成的积分单元后与第三路经过增益单元(622)相加即累加器(619)。累加器(619)得到的结果是由ε_f得到的相位控制量与由ε_p得到的相位控制量之和，最后再经过一级增益补偿单元(620)得到实际的载波跟踪环路控制量。增益值C_f1、C_f2、C_p1、C_p2、C_p3可以根据环路噪声带宽进行配置。

伪码跟踪环路滤波器(65)采用二阶PLL滤波器结构，如图5所示，ε_d是接收信号与本地伪码的相差，ε_d一路经过增益单元(623)、由后向累加器(624)、延时单元(625)、前向累加器(626)和增益单元(627)组成的积分单元后与另一路经过增益单元(630)相加即累加器(628)，最后再经过一级增益补偿单元(629)得到实际的伪码跟踪环路控制量。增益值C_d1、C_d2可以根据环路噪声带宽进行配置。位同步跟踪环路滤波器(64)与伪码跟踪环路滤波器(65)的结构与参数一致。

优点及效果：

从以上的描述中可以看出该伪码捕获方法具有以下特点：采用FFT相关捕获结构，利用本地伪码发生器产生半个FFT长度相位差的主辅两路本地伪码，将其FFT计算结果存储在RAM中，和输入信号进行相关运算，得到主辅两路相关值；并且FFT长度、本地伪码速率、伪码生成多项式和载波频率都可以根据输入信号的伪码码长、码速率、码型和载波频率进行配置。本发明一种卫星综合基带设备的通用伪码同步系统带来的优点如下：

(1)适应范围较宽的伪码码长(2¹⁰-1至2³²-1)的应用，通过对系统参数的配置能够完成遥控伪码捕获与跟踪、遥控数据位同步以及测距长码捕获与跟踪，满足卫星综合基带系统通用性与灵活性的要求。

(2)采用FFT相关捕获结构，相比匹配滤波的方法捕获速度更快；并且将本地伪码的FFT数据在初始化过程中求得并存储在RAM中，减少了资源消耗。

(3)使用相邻两段本地伪码的FFT结果叠加进行频域相乘计算，这样在伪码的码长较长时(大于2¹²-1)，无论本地伪码与输入伪码之间的相位差如何总能得到最大幅度的相关峰，克服了非叠加的情况可能造成的相关峰损失。

(4)一段输入数据可以得到主辅两路相关峰值，克服了有数据调制时一路相关计算数据跳变沿可能造成相关峰损失的缺陷，提高了捕获概率，同时也相当于对输入数据进行两次相关验证，节省了相关验证的时间。

附图说明

图1本发明卫星综合基带设备的通用伪码同步系统结构示意图；

图2主辅两路相关峰位置示意图；

图3(a)相关峰位于相关结果的后半部分时输入数据段与本地伪码段位置关系示意图；

图3(b)相关峰位于相关结果的前半部分时输入数据段与本地伪码段位置关系示意图；

图4载波跟踪环路滤波器结构示意图

图5伪码跟踪环路与位同步跟踪环路滤波器结构示意图

图中符号说明如下：

10数字下变频模块；

11同相支路乘法器；

12本地载波NCO；

13正交支路乘法器；

14载波跟踪环加法器；

15FIR低通滤波器；

20跟踪相关模块；

21相关器；

22本地伪码发生器；

23相关NCO；

24码跟踪环路加法器；

25本地伪码NCO；

30捕获预处理模块；

31积分清零单元；

32数据缓存单元；

40捕获相关模块；

41多路选择单元；

42主路RAM；

43多路选择单元；

44辅路RAM；

45初始化叠加单元；

46复数乘法器；

47IFFT单元；

48FFT单元；

49暂存RAM；

410多路选择单元；

411调序RAM；

50捕获管理模块；

51相关峰检测单元；

52同步检测单元；

53自动门限单元；

54状态控制单元；

55频率补偿控制单元；

60和跟踪控制模块；

61载波鉴频/鉴相单元；

62载波跟踪环路滤波器；

63数据位鉴相单元；

64位同步环路滤波器；

65伪码跟踪环路滤波器；

66伪码鉴相单元；

68增益单元；

69增益单元；

610后向累加器；

611延时单元；

612前向累加器；

613增益；

614累加器；

615后向累加器；

616延时单元；

617前向累加器；

618增益单元；

619累加器；

620增益补偿单元；

621增益单元；

622增益单元；

623增益单元；

624后向累加器；

625延时单元；

626前向累加器；

627增益单元；

628累加器；

629增益补偿单元；

630增益单元；

图中代号说明如下：

ε_f：接收信号载波与本地载波的频差；

ε_p：接收信号载波与本地载波的相差；

ε_d：接收信号与本地伪码的相差；

C_f1、C_f2、C_p1、C_p2、C_p3：载波跟踪环路可配置的增益值；

C_d1、C_d2：伪码与位同步跟踪环路可配置的增益值；

k1、k、k+1、k+2：输入数据块代号。

具体实施方法

如图1所示，本发明一种卫星综合基带设备的通用伪码同步系统包含6个部分：数字下变频模块(10)、跟踪相关模块(20)、捕获预处理模块(30)、捕获相关模块(40)、捕获管理模块(50)和跟踪控制模块(60)，按照一定的流程完成对卫星测试过程中遥控或测距数据的伪码捕获、载波跟踪、伪码跟踪和位同步功能。所述的6个部分都在现场可编程门阵列即FPGA中实现。其间关系是：输入信号经过数字下变频模块(10)后得到的数字基带信号分别进入跟踪相关模块(20)和捕获预处理模块(30)；捕获预处理模块(30)对该数字基带信号或者由跟踪相关模块(20)输入的本地伪码信号进行积分累积和缓存后，以数据块的形式将缓存数据流水输入到捕获相关模块(40)进行FFT相关计算，计算得到的相关信息输入捕获管理模块(50)，捕获管理模块(50)在捕获过程中不断地调整数字下变频模块(10)中的本地载波多普勒补偿频率值和跟踪相关模块(20)中的本地伪码多普勒补偿频率值，同时根据由捕获预处理模块(30)输出的数字基带信号计算得到的自动门限来分析捕获相关模块(40)输入的相关运算结果，当检测到有效相关峰，即相关运算结果中绝对值最大的值超过自动门限值时，捕获管理模块(50)在合适的时间将复位信号输出到跟踪相关模块(20)，以复位本地伪码并开始跟踪过程；跟踪相关模块(20)计算数字基带信号与本地伪码的相关值，并将三路同相相关值和一路中相相关值输入到跟踪控制模块(60)，同时将三路同相相关值输入到捕获管理模块(50)以判断跟踪过程是否失锁；跟踪控制模块(60)根据跟踪相关模块(20)输入的相关值计算得到环路跟踪控制数据量分别输入到数字下变频模块(10)和跟踪相关模块(20)。

所述的数字下变频模块(10)将接收中频数字信号下变频到基带，它包括以下子模块：同相支路乘法器(11)、本地载波数控振荡器即本地载波NCO(12)、正交支路乘法器(13)、载波跟踪环路加法器(14)和FIR低通滤波器(15)。其间关系是：接收中频数字信号与本地载波NCO(12)生成的同相本地载波经过同相支路乘法器(11)相乘得到同相支路信号，与本地载波NCO(12)生成的正交本地载波经过正交支路乘法器(13)相乘得到正交支路信号，低通滤波器(15)得到由同相支路信号与正交支路信号组成的复数信号，将接收数字信号的频谱由中频降到基带，本地载波NCO(12)输出本地载波的频率通过捕获管理模块(50)输入的本地载波多普勒补偿值与跟踪控制模块(60)输入的载波跟踪控制量之和即载波跟踪环加法器(14)调节。该同相支路乘法器(11)和正交支路乘法器(13)都是实数定点乘法器，由FPGA中的IP核实现；该本地载波NCO(12)是使用直接数字频率合成算法实现，负责产生与接收信号标称载波频率相同的同相与正交两路本地载波，同相本地载波较正交本地载波相位超前90°，本地载波的频率值可以根据接收中频数字信号的载波频率进行配置；该载波跟踪环路加法器(14)是实数定点加法器，由FPGA中的IP核实现；该低通滤波器(15)由有限冲激响应滤波器即FIR滤波器实现，阶数固定，系数可以根据输入中频信号的频率值进行配置。

所述的跟踪相关模块(20)生成本地伪码并计算本地伪码与低通滤波器(15)输出的基带复数信号的相关值用作环路跟踪与同步检测，它包括以下子模块：相关器(21)、本地伪码发生器(22)、相关数控振荡器即相关NCO(23)、伪码跟踪环路加法器(24)和本地伪码数控振荡器即本地伪码NCO(25)。其间关系是：所述的基带复数信号与本地伪码发生器(22)生成的三路本地伪码输入到相关器(21)，计算得到的三路同相复数相关值和一路中相复数相关值输出到跟踪控制模块(60)；相关NCO(23)生成相关脉冲输出到相关器(21)，相关脉冲频率通过跟踪控制模块(60)输出的位同步环路控制量进行调节；本地伪码NCO(25)生成2倍速率本地伪码脉冲输出到本地伪码发生器(22)和捕获预处理模块(30)，本地伪码脉冲频率通过跟踪控制模块(60)输出的伪码跟踪环路控制量和捕获管理模块(50)输出的本地伪码多普勒频率补偿值之和即伪码跟踪环路加法器(24)进行调节。当相关NCO(23)生成的同相相关脉冲与数据边沿对齐并且载波跟踪环路和伪码跟踪环路锁定时，相关器(21)输出的同相相关值作为数据输出，相关NCO(23)生成的中相相关脉冲作为数据同步脉冲输出。该本地伪码发生器(22)生成超前、即时和滞后三路本地伪码，三者相位依序相差半个码片，伪码的类型(m序列和GOLD序列)、初始多项式、生成多项式与截短长度可配置；该相关器(21)在相关NCO(23)生成的相关脉冲的同步下计算基带复数信号与三路本地伪码的同相相关值，以及基带复数信号与即时本地伪码的中相相关值，同相积分区间与中相积分区间的相位相差180°。相关值是在一定的积分区间内，将输入信号与本地伪码数据相乘再进行累加得到的；该相关NCO(23)生成的相关脉冲周期配置为遥控信号数据周期的整数倍分之一，它是使用直接数字频率合成算法实现；该本地伪码NCO(25)输出频率是伪码速率的2倍的伪码脉冲，伪码脉冲周期可以根据输入信号的伪码速率进行配置，它是使用直接数字频率合成算法实现；该伪码跟踪环路加法器(14)是实数定点加法器，由FPGA中的IP核实现。

所述的捕获预处理模块(30)包括积分清零单元(31)和数据缓存单元(32)。其间关系是：积分清零单元(31)对所述的基带复数信号进行能量累加，能量累加区间由所述的伪码脉冲同步，使每个伪码码片获得平均两个采样点的数据；数据缓存单元(32)选择积分清零单元(31)输出的数据或本地伪码发生器(22)输出的同相即时伪码数据进行缓存，由所述的伪码脉冲同步，缓存深度为一个FFT计算长度，达到缓存深度后将一个FFT计算长度的数据段流水输入到FFT单元(48)。数据缓存单元(32)是由FPGA中的IP核实现的FIFO，深度为最大FFT计算长度即8192点。

所述的捕获相关模块(40)将主辅两路本地伪码段先后与捕获预处理模块(30)输入的数据段进行相关计算；主路本地伪码段起点是本地伪码发生器(22)复位后输出的第一个码片；辅路本地伪码段起点是主路本地伪码段的中点，两路本地伪码段长度均为一个FFT计算长度。它包括以下子模块：多路选择单元(41)、主路RAM(42)、多路选择单元(43)、辅路RAM(44)、初始化叠加单元(45)、复数乘法器(46)、IFFT单元(47)、FFT单元(48)、暂存RAM(49)、多路选择单元(410)和调序RAM(411)。其间关系是：捕获预处理模块(30)输出的数据块输入FFT单元(48)，计算得到的结果分别输入初始化累加单元(45)、暂存RAM(49)和多路选择单元(410)；进入初始化累加单元(45)的信号通过多路选择单元(41)进入主路RAM(42)或辅路RAM(44)；主路RAM(42)和辅路RAM(44)输出的数据通过多路选择单元(43)二选一后进入复数乘法器(46)；由于同一个输入数据段需要先后与主辅两路本地伪码段进行相关计算，因此需要将一次FFT计算结果输入暂存RAM(49)，暂存RAM(49)与FFT单元(48)的输出信号经过多路选择单元(410)二选一后进入复数乘法器(46)；复数乘法器(46)输出的结果通过调序RAM(411)和IFFT单元(47)后输出到捕获管理模块(50)。该主路RAM(42)、辅路RAM(44)、暂存RAM(49)和调序RAM(411)由FPGA的IP核实现，深度为系统可配置的最大FFT计算长度即8192；该FFT单元(48)和IFFT单元(47)利用FPGA中的IP核实现，计算长度为8192点，可以根据输入伪码码长的将其在配置为小于等于8192点的2的幂；该复数乘法器(46)是复数定点乘法器，由FPGA中的IP核实现。

所述的捕获预处理模块(30)和捕获相关模块(40)首先要进行初始化得到本地伪码段的FFT计算值。初始化的流程是：数据缓存单元(32)首先选择本地伪码发生器(25)输出的即时伪码数据进行缓存，初始化叠加单元(45)将第1次FFT计算结果与第2次FFT计算结果的逐项加和存入主路RAM(42)，将第2次FFT计算结果与第3次FFT计算结果的逐项加和存入辅路RAM(44)，数据缓存单元(32)在经过3个FFT计算长度的数据后选择积分清零单元(31)输出的数据进行缓存，初始化结束，系统进入捕获状态。

主辅两路相关的流程是：首先主路RAM(42)中存储的数据与FFT计算结果进行复数相乘(46)，通过调序RAM(411)将FFT单元(48)输出的位反序(bit-reversed)数据转化为自然顺序(natural-ordered)数据输出给IFFT单元(48)求得主路相关值，然后辅路RAM(44)中存储的数据与暂存RAM(49)中存储的数据通过复数相乘(46)、调序RAM(411)和IFFT单元(48)求得辅路相关值。得到的主辅两路相关值顺序输出给捕获管理模块(50)。

所述的捕获管理模块(50)通过分析由捕获相关模块(40)输入的主辅两路相关值和由跟踪相关模块(20)输入的三路相关信号绝对值的大小来控制系统捕获和跟踪状态的转换，它包括以下子模块：相关峰检测单元(51)、同步检测单元(52)、自动门限单元(53)、状态控制单元(54)和频率补偿控制单元(55)。其间关系是：相关峰检测单元(51)对捕获相关模块(40)输出的两路相关峰值进行分析验证并对本地伪码复位；同步检测单元(52)在跟踪状态下实时监测所述的三路相关值的绝对值的大小，以判断当前环路是否失锁；自动门限单元(53)根据输入信号与噪声的功率以恒定虚警概率准则设置捕获相关峰门限输出给相关峰检测单元(51)，并根据相关NCO单元(23)确定的相关区间大小与FFT计算长度之间的比例关系设置跟踪相关峰门限输出给同步检测单元(52)；状态控制单元(54)根据相关峰检测单元(51)输出的捕获相关峰检测结果和同步检测单元(52)输出的跟踪相关峰检测结果控制系统的工作状态；频率补偿控制单元(55)在捕获状态下输出本地载波多普勒频率补偿与码多普勒频率补偿，每个码周期补偿值更新一次，当捕获状态结束后停止更新，本地载波多普勒频率补偿与码多普勒频率补偿的更新步进值可以配置。

相关峰检测单元(51)分析验证的流程是：判断IFFT单元(48)输出的两路相关峰值，将有效相关峰的位置信息暂存，并对其后输入的连续3个相关峰进行解模糊与验证，最终得到真实的相关峰位置信息及其被验证的次数，并根据相关峰位置信息和码周期长度计算得到本地伪码复位的位置，在下一个码周期的相同位置对本地伪码发生器(22)进行复位，若相关峰值被验证的次数大于等于1，系统进入跟踪状态，否则还需要对相关峰进行附加验证以降低虚警概率。附加验证的方法是：当本地伪码发生器(22)复位后，同步检测单元(52)对相关器(21)输出的三路同相相关值的绝对值进行分析，当三路同相相关值的绝对值有一路大于跟踪门限值即宣布附加验证通过，系统进入跟踪状态，否则系统继续进行捕获。

所述的跟踪控制模块(60)通过由跟踪相关模块(20)输入的三路相关值得到跟踪环路误差值并计算出控制量输出给NCO，它包括以下子模块：载波鉴频/鉴相单元(61)、载波跟踪环路滤波器(62)、数据位鉴相单元(63)、位同步环路滤波器(64)、伪码跟踪环路滤波器(65)和伪码鉴相单元(66)。其间关系是：载波鉴频/鉴相单元(61)根据三路相关器(21)输出的提前和滞后两路相关数据得到输入信号载波与本地载波之间的频率与相位误差值，通过载波跟踪环路滤波器(62)后得到载波跟踪环路控制量，与频率补偿控制单元(55)输出的本地载波多普勒频率补偿值经过载波跟踪环路加法器(14)相加后调整本地载波NCO(12)的频率输出；伪码鉴相单元(66)根据三路相关器(21)输出的即时相关数据得到输入信号伪码与本地伪码之间的相位误差值，通过伪码跟踪环路滤波器(65)得到伪码跟踪环控制量，与频率补偿控制单元(55)输出的本地伪码多普勒频率补偿值经过伪码跟踪环路加法器(24)相加后控制本地伪码NCO(25)的频率输出；数据位鉴相单元(63)根据三路相关器(21)输出的同相与中相相关数据得到本地相关同步脉冲与数据沿之间的相位误差值，通过位同步环路滤波器(54)后得到位同步跟踪环控制量以调整相关NCO(23)输出的相关同步脉冲的相位。跟踪控制模块(60)在系统处于捕获状态时被禁止，输出的载波跟踪环控制量、伪码跟踪环控制量和位同步跟踪环控制量均为0；在系统处于跟踪状态时开始工作。

载波跟踪环路滤波器(62)采用二阶FLL辅助三阶PLL滤波器结构，如图4所示，ε_f和ε_p分别是接收信号载波与本地载波的频差和相差，ε_f一路经过增益单元(68)、由后向累加器(610)、延时单元(611)、前向累加器(612)和增益(613)组成的积分单元后与另一路经过增益单元(68)相加即累加器(614)，相加后的结果需要再经过一级由后向累加器(615)、延时单元(616)、前向累加器(617)和增益单元(618)组成的积分单元；ε_p一路经过增益单元(69)、由后向累加器(610)、延时单元(611)、前向累加器(612)和增益(613)组成的积分单元后与第二路经过增益单元(621)相加即累加器(614)，相加后的结果经过由后向累加器(615)、延时单元(616)、前向累加器(617)和增益单元(618)组成的积分单元后与第三路经过增益单元(622)相加即累加器(619)。累加器(619)得到的结果是由ε_f得到的相位控制量与由ε_p得到的相位控制量之和，最后再经过一级增益补偿单元(620)得到实际的载波跟踪环路控制量。增益值C_f1、C_f2、C_p1、C_p2、C_p3可以根据环路噪声带宽进行配置。

伪码跟踪环路滤波器(65)采用二阶PLL滤波器结构，如图5所示，ε_d是接收信号与本地伪码的相差，ε_d一路经过增益单元(623)、由后向累加器(624)、延时单元(625)、前向累加器(626)和增益单元(627)组成的积分单元后与另一路经过增益单元(630)相加即累加器(628)，最后再经过一级增益补偿单元(629)得到实际的伪码跟踪环路控制量。增益值C_d1、C_d2可以根据环路噪声带宽进行配置。位同步跟踪环路滤波器(64)与伪码跟踪环路滤波器(65)的结构与参数一致。

下面将参考附图并结合实施例，来详细说明本发明。

卫星综合基带设备的通用伪码同步系统利用基于本地伪码叠加的双路FFT相关捕获算法实现。其圆周相关运算的公式是

其中l[·]表示本地数据，x[·]表示输入数据，M是数据块长度，c[·]是相关计算结果，n和m是离散时间。将时域的圆周相关转化到频域得到C[k]＝L[k]X^*[k]，其中C[k]、L[k]和X^*[k]分别是c[n]、l[n]和x[((-n))_M]的FFT计算结果，k是离散频率。

若取本地伪码长度为2M，取长度为M的输入数据块并在数据块后补0得到长度为2M的数据，将其与本地伪码进行2M点FFT相关计算得到最大幅度的相关峰，位置在[M，2M-1]之间。[0，M-1]的区域是幅度很低的噪声，没有得到充分利用。考虑将2M点FFT相关计算结果的[0，M-1]段与[M，2M-1]段叠加，这样得到的长度为M的数据块即相当于本地伪码的[0，M-1]段与[M，2M-1]段叠加得到的长度为M的本地伪码与长度为M的输入数据块进行M点FFT相关计算得到的结果。

如图2所示，选择复位点后的第1个数据段与第2个数据块的叠加作为主路本地伪码，复位点后的第2个数据段与第3个数据块的叠加作为辅路本地伪码，k-1、k、k+1和k+2为连续4个输入数据块，其中第k个输入数据块在主路本地相关码中有完整的映像，第k+1个输入数据块在辅路本地相关码中有完整的映像。当有数据调制时，数据沿可能位于在主路或辅路本地伪码段有完整映像的数据块中，造成相应的相关峰衰减，此时只要设置输入数据块的长度即FFT计算长度小于数据位宽的二分之一，那么主路与辅路至少有一路会产生无衰减的相关峰；当没有数据调制，或有数据调制但数据沿不处于在主路或辅路本地伪码段有完整映像的数据块中时，两个数据块都会产生位置相同的无衰减的相关峰，此时辅路相关峰相当于对主路相关峰进行了一次验证。同时第k-1和第k+1个数据段在主路本地相关码中有不完整的映像，第k和第k+2个数据段在辅路本地相关码中有不完整的映像，因此主路的第k-1和第k+1个数据段和辅路的第k和第k+2个数据段会产生数据块位置信息错误的衰减的相关峰值，需要通过解模糊算法将这些假相关峰去除。但这些幅度有衰减但位置相同的假相关峰也可以看作是对无衰减的相关峰的验证。例如，检测到第k-1和第k个输入数据块在主路的相关峰，以及第k和第k+1个输入数据块在辅路的相关峰超过门限，且这4个相关峰值的位置相同，因此经过解模糊处理只保留第k个输入数据块在主路相关峰进行复位位置计算，其被验证的次数是3。

解模糊方法如图3(a)、(b)所示。假设k-1、k和k+1为连续3个输入数据块，其中捕获数据块k能够产生最大相关峰，它经过计算复位位置是正确的，当门限值接近二分之一个最大相关峰时，(a)中的第k-1个数据块和(b)中的第k+1个数据块也可能会在同样的位置产生相关峰，但计算得到的复位位置相对于正确复位位置分别向前和向后偏移了一个数据块。因此当连续两个捕获数据块都在同一位置产生相关峰时，可以通过观察其峰值的位置来解模糊：

1.当相关峰位于相关结果的后半部分时，第二个数据块的峰值是真值；

2.当相关峰位于相关结果的前半部分时，第一个数据块的峰值是真值；

3.当门限值较低时，第k-1、k和k+1个数据块都可能会产生相同位置的相关峰，此时选择位于中间的相关峰值作为真值。

Claims (1)

1.一种卫星综合基带设备的通用伪码同步系统，其特征在于：它包含：数字下变频模块(10)、跟踪相关模块(20)、捕获预处理模块(30)、捕获相关模块(40)、捕获管理模块(50)和跟踪控制模块(60)6个部分，按照预定的流程完成对卫星测试过程中遥控或测距数据的伪码捕获、载波跟踪、伪码跟踪和位同步功能；所述的6个部分都在现场可编程门阵列即FPGA中实现；输入信号经过数字下变频模块(10)后得到的数字基带信号分别进入跟踪相关模块(20)和捕获预处理模块(30)；捕获预处理模块(30)对该数字基带信号或者由跟踪相关模块(20)输入的本地伪码信号进行积分累积和缓存后，以数据块的形式将缓存数据流水输入到捕获相关模块(40)进行FFT相关计算，计算得到的相关信息输入捕获管理模块(50)，捕获管理模块(50)在捕获过程中不断地调整数字下变频模块(10)中的本地载波多普勒补偿频率值和跟踪相关模块(20)中的本地伪码多普勒补偿频率值，同时根据由捕获预处理模块(30)输出的数字基带信号计算得到的自动门限来分析捕获相关模块(40)输入的相关运算结果，当检测到有效相关峰，即相关运算结果中绝对值最大的值超过自动门限值时，捕获管理模块(50)在合适的时间将复位信号输出到跟踪相关模块(20)，以复位本地伪码并开始跟踪过程；跟踪相关模块(20)计算数字基带信号与本地伪码的相关值，并将三路同相相关值和一路中相相关值输入到跟踪控制模块(60)，同时将三路同相相关值输入到捕获管理模块(50)以判断跟踪过程是否失锁；跟踪控制模块(60)根据跟踪相关模块(20)输入的相关值计算得到环路跟踪控制数据量分别输入到数字下变频模块(10)和跟踪相关模块(20)；

所述的数字下变频模块(10)将接收中频数字信号下变频到基带，它包括以下子模块：同相支路乘法器(11)、本地载波数控振荡器即本地载波NCO(12)、正交支路乘法器(13)、载波跟踪环路加法器(14)和FIR低通滤波器(15)；其间关系是：接收中频数字信号与本地载波NCO(12)生成的同相本地载波经过同相支路乘法器(11)相乘得到同相支路信号，与本地载波NCO(12)生成的正交本地载波经过正交支路乘法器(13)相乘得到正交支路信号，低通滤波器(15)得到由同相支路信号与正交支路信号组成的复数信号，将接收数字信号的频谱由中频降到基带，本地载波NCO(12)输出本地载波的频率通过捕获管理模块(50)输入的本地载波多普勒补偿值与跟踪控制模块(60)输入的载波跟踪控制量之和即载波跟踪环加法器(14)调节；该同相支路乘法器(11)和正交支路乘法器(13)都是实数定点乘法器，由FPGA中的IP核实现；该本地载波NCO(12)是使用直接数字频率合成算法实现，负责产生与接收信号标称载波频率相同的同相与正交两路本地载波，同相本地载波较正交本地载波相位超前90°，本地载波的频率值根据接收中频数字信号的载波频率进行配置；该载波跟踪环路加法器(14)是实数定点加法器，由FPGA中的IP核实现；该低通滤波器(15)由有限冲激响应滤波器即FIR滤波器实现，阶数固定，系数根据输入中频信号的频率值进行配置；

所述的跟踪相关模块(20)生成本地伪码并计算本地伪码与低通滤波器(15)输出的基带复数信号的相关值用作环路跟踪与同步检测，它包括以下子模块：相关器(21)、本地伪码发生器(22)、相关数控振荡器即相关NCO(23)、伪码跟踪环路加法器(24)和本地伪码数控振荡器即本地伪码NCO(25)；其间关系是：基带复数信号与本地伪码发生器(22)生成的三路本地伪码输入到相关器(21)，计算得到的三路同相复数相关值和一路中相复数相关值输出到跟踪控制模块(60)；相关NCO(23)生成相关脉冲输出到相关器(21)，相关脉冲频率通过跟踪控制模块(60)输出的位同步环路控制量进行调节；本地伪码NCO(25)生成2倍速率本地伪码脉冲输出到本地伪码发生器(22)和捕获预处理模块(30)，本地伪码脉冲频率通过跟踪控制模块(60)输出的伪码跟踪环路控制量和捕获管理模块(50)输出的本地伪码多普勒频率补偿值之和即伪码跟踪环路加法器(24)进行调节；当相关NCO(23)生成的同相相关脉冲与数据边沿对齐并且载波跟踪环路和伪码跟踪环路锁定时，相关器(21)输出的同相相关值作为数据输出，相关NCO(23)生成的中相相关脉冲作为数据同步脉冲输出；该本地伪码发生器(22)生成超前、即时和滞后三路本地伪码，三者相位依序相差半个码片，伪码的类型即m序列和GOLD序列、初始多项式、生成多项式与截短长度配置；该相关器(21)在相关NCO(23)生成的相关脉冲的同步下计算基带复数信号与三路本地伪码的同相相关值，以及基带复数信号与即时本地伪码的中相相关值，同相积分区间与中相积分区间的相位相差180°；相关值是在一定的积分区间内，将输入信号与本地伪码数据相乘再进行累加得到的；该相关NCO(23)生成的相关脉冲周期配置为遥控信号数据周期的整数倍分之一，它是使用直接数字频率合成算法实现；该本地伪码NCO(25)输出频率是伪码速率的2倍的伪码脉冲，伪码脉冲周期根据输入信号的伪码速率进行配置，它是使用直接数字频率合成算法实现；该伪码跟踪环路加法器(14)是实数定点加法器，由FPGA中的IP核实现；

所述的捕获预处理模块(30)包括积分清零单元(31)和数据缓存单元(32)；其间关系是：积分清零单元(31)对所述的基带复数信号进行能量累加，能量累加区间由所述的伪码脉冲同步，使每个伪码码片获得平均两个采样点的数据；数据缓存单元(32)选择积分清零单元(31)输出的数据或本地伪码发生器(22)输出的同相即时伪码数据进行缓存，由所述的伪码脉冲同步，缓存深度为一个FFT计算长度，达到缓存深度后将一个FFT计算长度的数据段流水输入到FFT单元(48)；数据缓存单元(32)是由FPGA中的IP核实现的FIFO，深度为最大FFT计算长度即8192点；

所述的捕获相关模块(40)将主辅两路本地伪码段先后与捕获预处理模块(30)输入的数据段进行相关计算；主路本地伪码段起点是本地伪码发生器(22)复位后输出的第一个码片；辅路本地伪码段起点是主路本地伪码段的中点，两路本地伪码段长度均为一个FFT计算长度；它包括以下子模块：多路选择单元(41)、主路RAM(42)、多路选择单元(43)、辅路RAM(44)、初始化叠加单元(45)、复数乘法器(46)、IFFT单元(47)、FFT单元(48)、暂存RAM(49)、多路选择单元(410)和调序RAM(411)；其间关系是：捕获预处理模块(30)输出的数据块输入FFT单元(48)，计算得到的结果分别输入初始化累加单元(45)、暂存RAM(49)和多路选择单元(410)；进入初始化累加单元(45)的信号通过多路选择单元(41)进入主路RAM(42)或辅路RAM(44)；主路RAM(42)和辅路RAM(44)输出的数据通过多路选择单元(43)二选一后进入复数乘法器(46)；由于同一个输入数据段需要先后与主辅两路本地伪码段进行相关计算，因此需要将一次FFT计算结果输入暂存RAM(49)，暂存RAM(49)与FFT单元(48)的输出信号经过多路选择单元(410)二选一后进入复数乘法器(46)；复数乘法器(46)输出的结果通过调序RAM(411)和IFFT单元(47)后输出到捕获管理模块(50)；该主路RAM(42)、辅路RAM(44)、暂存RAM(49)和调序RAM(411)由FPGA的IP核实现，深度为系统可配置的最大FFT计算长度即8192；该FFT单元(48)和IFFT单元(47)利用FPGA中的IP核实现，计算长度为8192点，根据输入伪码码长的将其在配置为小于等于8192点的2的幂；该复数乘法器(46)是复数定点乘法器，由FPGA中的IP核实现；

所述的捕获管理模块(50)通过分析由捕获相关模块(40)输入的主辅两路相关值和由跟踪相关模块(20)输入的三路相关信号绝对值的大小来控制系统捕获和跟踪状态的转换，它包括以下子模块：相关峰检测单元(51)、同步检测单元(52)、自动门限单元(53)、状态控制单元(54)和频率补偿控制单元(55)；其间关系是：相关峰检测单元(51)对捕获相关模块(40)输出的两路相关峰值进行分析验证并对本地伪码复位；同步检测单元(52)在跟踪状态下实时监测所述的三路相关值的绝对值的大小，以判断当前环路是否失锁；自动门限单元(53)根据输入信号与噪声的功率以恒定虚警概率准则设置捕获相关峰门限输出给相关峰检测单元(51)，并根据相关NCO单元(23)确定的相关区间大小与FFT计算长度之间的比例关系设置跟踪相关峰门限输出给同步检测单元(52)；状态控制单元(54)根据相关峰检测单元(51)输出的捕获相关峰检测结果和同步检测单元(52)输出的跟踪相关峰检测结果控制系统的工作状态；频率补偿控制单元(55)在捕获状态下输出本地载波多普勒频率补偿与码多普勒频率补偿，每个码周期补偿值更新一次，当捕获状态结束后停止更新，本地载波多普勒频率补偿与码多普勒频率补偿的更新步进值可以配置；

所述的跟踪控制模块(60)通过由跟踪相关模块(20)输入的三路相关值得到跟踪环路误差值并计算出控制量输出给NCO，它包括以下子模块：载波鉴频/鉴相单元(61)、载波跟踪环路滤波器(62)、数据位鉴相单元(63)、位同步环路滤波器(64)、伪码跟踪环路滤波器(65)和伪码鉴相单元(66)；其间关系是：载波鉴频/鉴相单元(61)根据三路相关器(21)输出的提前和滞后两路相关数据得到输入信号载波与本地载波之间的频率与相位误差值，通过载波跟踪环路滤波器(62)后得到载波跟踪环路控制量，与频率补偿控制单元(55)输出的本地载波多普勒频率补偿值经过载波跟踪环路加法器(14)相加后调整本地载波NCO(12)的频率输出；伪码鉴相单元(66)根据三路相关器(21)输出的即时相关数据得到输入信号伪码与本地伪码之间的相位误差值，通过伪码跟踪环路滤波器(65)得到伪码跟踪环控制量，与频率补偿控制单元(55)输出的本地伪码多普勒频率补偿值经过伪码跟踪环路加法器(24)相加后控制本地伪码NCO(25)的频率输出；数据位鉴相单元(63)根据三路相关器(21)输出的同相与中相相关数据得到本地相关同步脉冲与数据沿之间的相位误差值，通过位同步环路滤波器(54)后得到位同步跟踪环控制量以调整相关NCO(23)输出的相关同步脉冲的相位；跟踪控制模块(60)在系统处于捕获状态时被禁止，输出的载波跟踪环控制量、伪码跟踪环控制量和位同步跟踪环控制量均为0；在系统处于跟踪状态时开始工作；载波跟踪环路滤波器(62)采用二阶FLL辅助三阶PLL滤波器结构，ε_f和ε_p分别是接收信号载波与本地载波的频差和相差，ε_f一路经过增益单元(68)、由后向累加器(610)、延时单元(611)、前向累加器(612)和增益(613)组成的积分单元后与另一路经过增益单元(68)相加即累加器(614)，相加后的结果需要再经过一级由后向累加器(615)、延时单元(616)、前向累加器(617)和增益单元(618)组成的积分单元；ε_p一路经过增益单元(69)、由后向累加器(610)、延时单元(611)、前向累加器(612)和增益(613)组成的积分单元后与第二路经过增益单元(621)相加即累加器(614)，相加后的结果经过由后向累加器(615)、延时单元(616)、前向累加器(617)和增益单元(618)组成的积分单元后与第三路经过增益单元(622)相加即累加器(619)；累加器(619)得到的结果是由ε_f得到的相位控制量与由ε_p得到的相位控制量之和，最后再经过一级增益补偿单元(620)得到实际的载波跟踪环路控制量，增益值C_f1、C_f2、C_p1、C_p2、C_p3根据环路噪声带宽进行配置；伪码跟踪环路滤波器(65)采用二阶PLL滤波器结构，ε_d是接收信号与本地伪码的相差，ε_d一路经过增益单元(623)、由后向累加器(624)、延时单元(625)、前向累加器(626)和增益单元(627)组成的积分单元后与另一路经过增益单元(630)相加即累加器(628)，最后再经过一级增益补偿单元(629)得到实际的伪码跟踪环路控制量；增益值C_d1、C_d2根据环路噪声带宽进行配置，位同步跟踪环路滤波器(64)与伪码跟踪环路滤波器(65)的结构与参数一致。

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