CN103941251B - 伪码测距系统 - Google Patents

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Abstract

本发明公开了一种伪码测距系统，其特征在于：包括解密计算机、伪码测距机、天线和机载转发应答机，所述解密计算机通过伪码测距机、天线与机载转发应答机连接，所述伪码测距机包括测距基带板、接收通路、发射通路和腔体滤波双工器，所述腔体滤波双工器分别与接收通路、发射通路和天线连接，所述测距基带板分别与接收通路、发射通路和解密计算机连接，所述测距基带板包括基带控制单元和信号处理单元。本发明一种伪码测距系统能够实现光电经纬仪的单站定位功能，提高复杂气象条件下测距精度和满足测距距离的无线电测距系统，有效解决了光电经纬仪工作时间短不能满足长时间测距问题。本发明可广泛应用于测距系统中。

Description

伪码测距系统
技术领域
本发明涉及一种测距系统，特别是一种伪码测距系统。
背景技术
当前航空器距离测量主要依靠光电经纬仪激光测距，但由于激光本身受气候条件影响较大，在实际使用中，雾，云，雨，都会大大降低激光测距机的精度和测距距离，天气恶劣时甚至激光测距机无法正常工作。而无线电技术可以有效规避气候条件的影响。而且激光测距机工作时间短，无法全程跟踪测量，而无线电测距可以有效解决此问题。
发明内容
本发明的目的在于提供一种不受环境影响，能利用无线电测距的伪码测距系统。
为了解决上述技术问题，本发明采用了如下的技术方案：
伪码测距系统，包括解密计算机、伪码测距机、天线和机载转发应答机，所述解密计算机通过伪码测距机、天线与机载转发应答机连接，所述伪码测距机包括测距基带板、接收通路、发射通路和腔体滤波双工器，所述腔体滤波双工器分别与接收通路、发射通路和天线连接，所述测距基带板分别与接收通路、发射通路和解密计算机连接，所述测距基带板包括基带控制单元和信号处理单元。
进一步，所述基带控制单元包括FPGA芯片、DSP芯片和单片机，所述单片机分别连接有第一接口光电耦合器和422电平转换芯片，所述单片机输出连接至DSP芯片，所述FPGA芯片分别与单片机和DSP芯片连接，所述FPGA芯片分别连接有第二接口光电耦合器和存储器，所述DSP芯片的输出端连接 有DDS芯片，所述FPGA芯片的输出端依次连接有BPSK调制电路和滤波放大电路，所述FPGA芯片的输入端依次连接有A/D变换器和匹配放大电路，所述单片机用于指令的接收与输出、指令的译码以及将数据下载至DSP芯片和FPGA芯片，所述DSP芯片通过对数据的解算和程序流程的控制，以及结合FPGA芯片进行控制信号的通信与中断。
进一步，所述信号处理单元包括：中频全数字化信号处理模块、快速码捕获模块、载波跟踪环路、码跟踪环和时延测量电路。
进一步，所述中频全数字化信号处理模块包括中频A/D转换器、数控振荡器、混频器、滤波器组、增益控制模块、重采样模块、功率检测模块和控制模块，射频输出的中频信号分别经过中频A/D转换器转换后，变成数字中频信号，该所述数字中频信号与数控振荡器产生的数字载波通过混频器混频后,进行经过滤波器组进行低通滤波，抑制掉高频分量，再通过增益控制模块调整输出信号的幅度，得到基带数字信号，该基带信号经过重采样模块进行速率调整后完成数字下变频，所述基带信号还通过功率检测模块输出至控制模块，所述控制模块分别连接至数控振荡器、滤波器组和增益控制模块。
进一步，所述快速码捕获模块包括A/D变换器、DDC芯片、相关器、本地PN码序列生成电路、最大幅值检测器、门限比较模块和码相位调整及二次驻留控制模块，所述A/D变换器通过DDC芯片连接至相关器，所述相关器通过最大幅值检测器与门限比较模块连接，所述门限比较模块通过码相位调整及二次驻留控制模块连接至本地PN码序列生成电路，所述本地PN码序列生成电路与相关器连接。
进一步，所述载波跟踪环路包括A/D变换器、数字下变频器和载波NCO，所述A/D变换器和载波NCO输出连接至数字下变频器，所述数字下变频器分 别产生经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号，所述经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号均分为三路，第一路经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号通过锁定判决处理后进入切换单元，第二路经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号通过鉴频器和环路滤波处理后进入切换单元，第三路经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号通过Costas鉴相器和Costas环路滤波处理后进入切换单元，所述切换单元输出连接至载波NCO。
进一步，所述码跟踪环采用非相干延迟锁定环。
进一步，所述时延测量电路测量伪码在伪码测距机与机载转发应答机间传输的双程时延ΔT。
进一步，所述解算计算机通过双程时延ΔT解算伪码测距机与机载转发应答机之间的距离。
本发明的有益效果在于：
本发明一种伪码测距系统能够实现光电经纬仪的单站定位功能，提高复杂气象条件下测距精度和满足测距距离的无线电测距系统，有效解决了光电经纬仪工作时间短不能满足长时间测距问题。
附图说明
图1为本发明伪码测距系统的示意图。
图2为本发明伪码测距系统的伪码测距机组成示意图。
图3为本发明伪码测距系统的机载转发应答机组成示意图。
图4为本发明伪码测距系统的伪码测距机发射通路电路示意图。
图5为本发明伪码测距系统的伪码测距机接收通路电路示意图。
图6为本发明伪码测距系统的伪码测距机基带单元组成示意图。
图7为本发明伪码测距系统的中频全数字化信号处理模块组成示意图。
图8为本发明伪码测距系统的快速码捕获模块组成示意图。
图9为本发明伪码测距系统的载波跟踪环路组成示意图。
图10为本发明伪码测距系统的码跟踪环组成示意图。
图11为本发明伪码测距系统的时延测量电路组成示意图。
图12为本发明伪码测距系统的机载转发应答机发射通道电路示意图。
图13为本发明伪码测距系统的机载转发应答机接收通道电路示意图。
图14为本发明伪码测距系统的机载转发应答机基带单元组成示意图。
具体实施方式
下面结合附图具体说明：
具体实施实例：参见图1至图9，伪码测距系统，包括解密计算机、伪码测距机、天线和机载转发应答机，所述解密计算机通过伪码测距机、天线与机载转发应答机连接，所述伪码测距机包括测距基带板、接收通路、发射通路和腔体滤波双工器，所述腔体滤波双工器分别与接收通路、发射通路和天线连接，所述测距基带板分别与接收通路、发射通路和解密计算机连接，所述测距基带板包括基带控制单元和信号处理单元。
本发明伪码测距系统的前向、反向链路信息均采用同一伪码扩频，每一信息位内填伪码的完整周期，前向链路与反向链路的信息帧速率、信息速率及伪码速率均相干。伪码测距机将伪随机码编帧、扩频后，利用前向链路发送到机载转发应答机上；机载转发应答机接收到前向链路信号后进行解扩、解调、帧同步，提取得到前向链路的时钟信息及帧同步信号，并利用它形成反向链路的扩频伪码，经扩频后由反向链路送回伪码测距机；伪码测距机接收到反向链路信号后解扩、解调、帧同步提取得到反向链路的帧同步信号，并与前向链路的 帧同步字起点比较，就得到了信号在伪码测距机与机载转发应答机传输的双程时延ΔT，将双程时延ΔT接入解算计算机中即可将伪码测距机与机载转发应答机间的距离解算出来。
这种测距方法的实质是利用信息(伪随机码)帧的时延测距，传统解调信息的前后沿抖动是很大的，不能保证测距精度，但是由于扩频码与信息相干，一个信息码内填一完整的伪码周期，所以可以用扩频码的特征相位作为信息码的位同步信号，这样测距精度就决定于接收端伪码跟踪的精度，而无模糊距离由信息帧帧长决定，可用于远距离测距。
进一步，所述基带控制单元包括FPGA芯片、DSP芯片和单片机，所述单片机分别连接有第一接口光电耦合器和422电平转换芯片，所述单片机输出连接至DSP芯片，所述FPGA芯片分别与单片机和DSP芯片连接，所述FPGA芯片分别连接有第二接口光电耦合器和存储器，所述DSP芯片的输出端连接有DDS芯片，所述FPGA芯片的输出端依次连接有BPSK调制电路和滤波放大电路，所述FPGA芯片的输入端依次连接有A/D变换器和匹配放大电路，所述单片机用于指令的接收与输出、指令的译码以及将数据下载至DSP芯片和FPGA芯片，所述DSP芯片通过对数据的解算和程序流程的控制，以及结合FPGA芯片进行控制信号的通信与中断。
参见图4，伪码测距机的发射通路，用于发射伪码信号，发射信道采取两次上变频方案，这样可以方便实现70MHz输入信号、2.55～2.60GHz输出。遥测信号传输采用PCM-CDMA-BPSK遥测体制。发射部分主要有一次变频单元，二次变频单元，一本振单元，二本振单元，功放单元组成。
参见图5，伪码测距机的接收通路，用于接收机载转发应答机的发出的伪码信号，发射信道采取两次上变频方案，这样可以方便实现2.40～2.45GHz 输入信号、70MHz输出。遥测信号传输采用PCM-CDMA-BPSK遥测体制。主要由接收单元，一次变频单元，一中频单元，二次变频单元，二中频单元一本振单元，二本振单元组成。
参见图6，伪码测距机的基带控制单元中，FPGA芯片主要完成所有的硬件逻辑电路，为电路提供解扩、解调通道和时序逻辑。DSP芯片主要完成各种算法，包括解扩的伪码捕获与跟踪算法、帧同步算法、由位置信息解算径向速度的算法、高动态补偿算法和伪距计算算法等。单片机主要完成指令的接收与输出、指令的译码、数据的输入与输出、接口驱动、频综控制和多普勒频率补偿控制等。
进一步，所述信号处理单元包括：中频全数字化信号处理模块、快速码捕获模块、载波跟踪环路、码跟踪环和时延测量电路。
进一步，所述中频全数字化信号处理模块包括中频A/D转换器、数控振荡器、混频器、滤波器组、增益控制模块、重采样模块、功率检测模块和控制模块，射频输出的中频信号分别经过中频A/D转换器转换后，变成数字中频信号，该所述数字中频信号与数控振荡器产生的数字载波通过混频器混频后,进行经过滤波器组进行低通滤波，抑制掉高频分量，再通过增益控制模块调整输出信号的幅度，得到基带数字信号，该基带信号经过重采样模块进行速率调整后完成数字下变频，所述基带信号还通过功率检测模块输出至控制模块，所述控制模块分别连接至数控振荡器、滤波器组和增益控制模块。
参见图7，中频全数字化信号处理模块，，其主要功能是完成模拟中频信号到数字基带信号的处理。射频输出的中频信号分别经过中频高速的A/D转换器采样后，变成数字中频信号，该信号与数控振荡器产生的数字载波混频后,进行低通滤波，抑制掉高频分量，再通过增益控制模块调整输出信号的幅度， 得到基带数字信号，该基带信号经过重采样模块进行速率调整后完成数字下变频。为了提高模块的灵活性，图中的数控振荡器、滤波器组和增益控制都可以通过控制接口对其主要参数进行配置。
进一步，所述快速码捕获模块包括A/D变换器、DDC芯片、相关器、本地PN码序列生成电路、最大幅值检测器、门限比较模块和码相位调整及二次驻留控制模块，所述A/D变换器通过DDC芯片连接至相关器，所述相关器通过最大幅值检测器与门限比较模块连接，所述门限比较模块通过码相位调整及二次驻留控制模块连接至本地PN码序列生成电路，所述本地PN码序列生成电路与相关器连接。
参见图8，在快速码捕获模块中，由于地面站发射测距信号是突发模式，要求空中测距机的信号处理单元能够快速地捕获和跟踪信号。系统采用分段并行相关和二次驻留相结合的测距码快速捕获方案，快速码捕获模块的工作流程为：模拟中频信号分别经过中频高速A/D变换器的采样和数字下变频后即进入扩频码捕获模块，扩频码捕获模块同时产生R路相位不同的PN码，分别和输入的数字基带信号进行分段相关。各个相关器对应N个检测量，在这N个检测量中取最大值判决其是否超过门限作为是否捕获的标准。若某个样本R路相关器对应的检测量都没有超过门限，则认为输入信号和这R个相位都没有同步，码相位调整电路将调整本地PN码进行下一组相位的检测；若某次检测的R路相关器对应的某个检测量超过了门限则认为初步捕获成功，此时启动二次驻留机制对该相位进行二次检测。若二次驻留没有通过门限则认为第一次检测发生了虚警，调整PN码相位继续进行检测。
进一步，所述载波跟踪环路包括A/D变换器、数字下变频器和载波NCO，所述A/D变换器和载波NCO输出连接至数字下变频器，所述数字下变频器分 别产生经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号，所述经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号均分为三路，第一路经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号通过锁定判决处理后进入切换单元，第二路经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号通过鉴频器和环路滤波处理后进入切换单元，第三路经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号通过Costas鉴相器和Costas环路滤波处理后进入切换单元，所述切换单元输出连接至载波NCO。
参见图9，为适应大范围的多谱勒频偏的影响,载波恢复与跟踪采用载波频率跟踪和载波相位跟踪两种模式结合的方案。接收通路的载波跟踪环路设计采用FLL与PLL环相结合的跟踪算法。在设备工作初期，利用FLL直接跟踪信号的载波频率，将多普勒频移牵引到PLL环跟踪的线性范围内。当环路锁定后，断开FLL，直接利用Costas环实现对信号载波的相位跟踪。随着锁定与失锁状态的相互交换，设备的载波跟踪环为FLL与PLL的交替工作模式。
载波跟踪实质上是载波相位差分跟踪。大多数情况下，频率跟踪鉴相器测量载波相位在固定时间间隔内变化量。FLL通过载波DCO产生适当的频率以解调信号载波，因此对同相、正交信号相位的180度反转不敏感。在信号初始捕获时，实现频率锁定比实现相位锁定容易。本系统采用的FLL鉴频器算法为叉积自动频率跟踪算法。
进一步，所述码跟踪环采用非相干延迟锁定环。
参见图10，码跟踪环采用非相干延迟锁定环，它能良好跟踪输入信号的扩频码，其跟踪精度由环路带宽保证。码跟踪环由积分累加器、码环鉴别器、码环滤波器、码NCO、码发生器及控制逻辑等几部分构成。在电路中，码跟踪环将数字下变频后的I、Q两路正交基带信号分别与超前、滞后的扩频码(E、 L)相乘，相乘后的结果经积分累加后，进入码环鉴别器。码环鉴别器输出的误差信号经码环滤波器滤波平滑后，加上码NCO控制字，对码NCO的相位进行调节，产生准确的码钟信号。利用该码钟去控制码生成器，产生相位准确的扩频码，实现对输入信号的准确跟踪。
进一步，所述时延测量电路测量伪码在伪码测距机与机载转发应答机间传输的双程时延ΔT。
进一步，所述解算计算机通过双程时延ΔT解算伪码测距机与机载转发应答机之间的距离。
参见图11，时延测量电路中，在单向时差测量中，飞行目标一方面根据本地时间恢复一个本地时标信号，另一方面，飞行目标捕获、跟踪到地面站发射的测距信号后，将提取出一个接收时标信号。飞行目标和地面站之间的距离则包含在这两个时标信号的间隔中，因此，需要精确测量本地时标信号与接收时标信号的时间间隔，本地时标信号与接收时标信号进行合成，产生一个待测量的时延信号。系统时钟通过一个倍频器，将系统时钟倍频，产生一个用于时延测量的高速计数时钟(根据FPGA芯片的性能有所增减)。时延测量电路在高速计数时钟的控制下，对时延信号进行测量，输出的测量结果送到后端进行平滑处理和换算后，再用于定位解算。
参见图12，机载转发应答机发射通道，主要由双工部分和发射部分构成，用于发射机载转发应答机基带处理后的伪码信号，双工部分：机载转发应答机为收发一体设计，其工作方式为全双工工作模式，双工器采用滤波双工的模式，具体的实现为腔体滤波双工，腔体滤波双工的优点是插损小，抑制度高，功率容量大。发射部分主要有一次变频单元，二次变频单元，一本振单元，二本振单元，功放单元组成。
参见图13，机载转发应答机接收通道，主要用于接收伪码测距机发出的伪码信号，主要由接收单元，一次变频单元，一中频单元，二次变频单元，二中频单元一本振单元，二本振单元组成。接收单元在接收机的最前端，主要由输入隔离器，输出隔离器，介质滤波器，低噪声放大器组成。在接收单元输入端加入隔离器可以更好的和前级匹配，减少了接收单元和前级单元的互相影响。在接收单元输出端加入隔离器可以更好的和后面变频单元的匹配，减少了接收单元和变频单元的互相影响。
参见图14，机载转发应答机基带，主要由FPGA、DSP和单片机组成，加上外围的A/D、接口驱动及DDS等。FPGA完成所有的硬件逻辑电路，为电路提供解扩、解调通道和时序逻辑。DSP主要完成各种算法，包括解扩的伪码捕获与跟踪算法、帧同步算法等。单片机主要完成指令的接收与输出、指令的译码、数据的输入与输出、接口驱动、频综控制和测试数据的输出等。腔体滤波器，由于在伪码测距机和机载转发应答器在工作时空间存在着干扰信号，有可能影响接收部分正常工作，因此在接收通路输入端和发射通路输出端加入腔体滤波器滤除空间干扰信号减少空间信号对接收单元的影响。
解算计算机主要通过伪码传输速度乘以50％ΔT即可将伪码测距机与机载转发应答机间的距离解算出来。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.伪码测距系统，其特征在于：包括解密计算机、伪码测距机、天线和机载转发应答机，所述解密计算机通过伪码测距机、天线与机载转发应答机连接，所述伪码测距机包括测距基带板、接收通路、发射通路和腔体滤波双工器，所述腔体滤波双工器分别与接收通路、发射通路和天线连接，所述测距基带板分别与接收通路、发射通路和解密计算机连接，所述测距基带板包括基带控制单元和信号处理单元；
所述基带控制单元包括FPGA芯片、DSP芯片和单片机，所述单片机分别连接有第一接口光电耦合器和422电平转换芯片，所述单片机输出连接至DSP芯片，所述FPGA芯片分别与单片机和DSP芯片连接，所述FPGA芯片分别连接有第二接口光电耦合器和存储器，所述DSP芯片的输出端连接有DDS芯片，所述FPGA芯片的输出端依次连接有BPSK调制电路和滤波放大电路，所述FPGA芯片的输入端依次连接有A/D变换器和匹配放大电路，所述单片机用于指令的接收与输出、指令的译码以及将数据下载至DSP芯片和FPGA芯片，所述DSP芯片通过对数据的解算和程序流程的控制，以及结合FPGA芯片进行控制信号的通信与中断。
2.根据权利要求1所述的伪码测距系统，其特征在于：所述信号处理单元包括：中频全数字化信号处理模块、快速码捕获模块、载波跟踪环路、码跟踪环和时延测量电路。
3.根据权利要求2所述的伪码测距系统，其特征在于：所述中频全数字化信号处理模块包括中频A/D转换器、数控振荡器、混频器、滤波器组、增益控制模块、重采样模块、功率检测模块和控制模块，射频输出的中频信号分别经过中频A/D转换器转换后，变成数字中频信号，该所述数字中频信号与数控振荡器产生的数字载波通过混频器混频后，进行经过滤波器组进行低通滤波，抑制掉高频分量，再通过增益控制模块调整输出信号的幅度，得到基带数字信号，该基带信号经过重采样模块进行速率调整后完成数字下变频，所述基带信号还通过功率检测模块输出至控制模块，所述控制模块分别连接至数控振荡器、滤波器组和增益控制模块。
4.根据权利要求2所述的伪码测距系统，其特征在于：所述快速码捕获模块包括A/D变换器、DDC芯片、相关器、本地PN码序列生成电路、最大幅值检测器、门限比较模块和码相位调整及二次驻留控制模块，所述A/D变换器通过DDC芯片连接至相关器，所述相关器通过最大幅值检测器与门限比较模块连接，所述门限比较模块通过码相位调整及二次驻留控制模块连接至本地PN码序列生成电路，所述本地PN码序列生成电路与相关器连接。
5.根据权利要求2所述的伪码测距系统，其特征在于：所述载波跟踪环路包括A/D变换器、数字下变频器和载波NCO，所述A/D变换器和载波NCO输出连接至数字下变频器，所述数字下变频器分别产生经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号，所述经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号均分为三路，第一路经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号通过锁定判决处理后进入切换单元，第二路经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号通过鉴频器和环路滤波处理后进入切换单元，第三路经过I路相关滤波的I路信号和经过Q路相关滤波的Q路信号通过Costas鉴相器和Costas环路滤波处理后进入切换单元，所述切换单元输出连接至载波NCO。
6.根据权利要求2所述的伪码测距系统，其特征在于：所述码跟踪环采用非相干延迟锁定环。
7.根据权利要求2所述的伪码测距系统，其特征在于：所述时延测量电路测量伪码在伪码测距机与机载转发应答机间传输的双程时延△T。
8.根据权利要求1所述的伪码测距系统，其特征在于：所述解算计算机通过双程时延△T解算伪码测距机与机载转发应答机之间的距离。
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