JPS599926B2 - Ｎｒｚ／２相マイクロコンピユ−タ直列通信論理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、一般的にデータ処理装置の分野に関するもの
で、更に詳しく言うと単一チツプマイクロコンピユータ
の直列入出力（１／Ｏ）通信論理装置に関する。

マイクロコンピユータは、複雑化した汎用論理装置であ
り、それは、産業上の通信装置、大規模、中規模の計算
機の周辺及び端末・・−トウエア、自動車及び他の輸送
媒体、娯楽及び教育装置及びその類似物において広範な
種類の有効制御機能を実行するようにプログラムされる
ことができる。

マイクロコンピユータは、データ処理端末装置モデムと
処理装置との間の直列データ通信を益々制御するように
使用されつ！ある。端末装置或いはモデム間の直列デー
タ通信は、主としてＮＲＺ（非ゼロ復帰、ＮＯｎ−Ｒｅ
ｔｕｍ−ＴＯ−ＺｅｒＯ）符号化装置を使用し、この場
合、処理装置（プロセツサ）間の直列通信は、主として
２相符号化（ＢｉｐｈａｓｅｅｎｃＯｄｉｎｇ）を利用
している。特に、自動化装置の環境におけるような分布
した処理システムは、益々重要となり、高度に信頼性あ
る２相様式（ＢｉｐｈａｓｅｆＯｒｍａｔ）を処理する
能力のあるマイクロコンピユータを提供することもまた
益益重要となり、それは、送信機のクロツクと受信機の
クロツク間の極めて大きな不整合（Ｍｉｓｍａｔｃｈ）
を黙認することができる。

マイクロコンピユータのユニツトの値段が安くなるにつ
れて、これらの装置は、あらゆる型の直列データ通信を
制御するために益々注目されるようになつている。ＮＲ
Ｚ（非ゼロ復帰）と２相方式との両者を利用する能力を
有するマイクロコンピユータを提供することは極めて望
ましいことである。然し、競争力ある値段で販売され得
るマイクロコンピユータを設計する場合に、良品率（Ｙ
ｉｅｌｄｓ）はチツプ・サイズに反比例するから、必然
的にオンチツプ論理装置は、最大限可能なまで最小化さ
れることになる。従つて、ＮＲＺと２相符号化の両方を
適応可能であつて、しかも実行される最小の論理装置を
必要とするマイクロコンピユータ直列入出力（１／０）
通信論理装置の必要性がある。直列入出力通信論理装置
を有する単一チツプ・マイクロコンピユータにおいて、
オンボード・マイクロプロセツサ或いはＣＰＵの不必要
な割込み（Ｉｎｔｅｒ−ＲｕｐｔｉＯｎ）の数を最小化
することが望ましい。

ＣＰＵの不必要な割込みを減少することによつて、マィ
クロコンピユータの能率及びＣＰＵの総合処理能力（Ｔ
ｈｒＯｕｇｈｐｕｔ）が増大される。

分布された処理装置（プロセツサ）或いは多重処理装置
構成として知られている幾つかのマイクロコンピユータ
を１緒に接続することが益々普通のものとなりつつあり
、その場合、マイクロコンピユータは、共通の直列入出
力通信線を共用するであろう。直列通信が、主ＣＰＵと
従ＣＰＵとの間で誘導される場合、共用直列入出力線に
わたつて送信される一定のデジタル情報は、すべてのＣ
ＰＵに対して関心は存在しない。それは、それに対して
関心のある任意の将来のデジタル通信を受信するように
、特定的にそれをアドレスしないメツセージの内容を選
択的に取消し、直列入出力線が自由になる時に“励起″
（ＷａｌｃｅＬ！Ｐ）させるＣＰＵ手段を具えることが
望ましい。オン・ボード直列入出力データ通信論理装置
を有するマイクロプロセツサにおいて、実際には、種々
の磁気媒体装置に関連した制御装置により通常使用され
るようないかなる直列データ再生論理装置においても、
マンチエスタ一符号化データを精確に、しかも幾つかの
データ速度の任意の一速度においても復号する能力を有
することが望ましい。

周知の先行技術の直列データ再生（ＲｅｃＯｖｅｒｙ）
論理装置は、単発マルチバイブレータを使用し、マンチ
エスタ・データ・ストリーム（ＦＭ或いは２相として知
られている）における転移期間の間、ウインドウ（Ｗｉ
ｎｄＯｗ）を決定する。単発マルチバイブレータは、生
産者の許容範囲（ＴＯｌｅｒａｎｃｅ）、偏差（ドリフ
ト）及び他の問題を受ける。更に重要なことは、それら
は単一周波数を復調するのを制限する。単発マルチバイ
ブレータに関連した許容範囲問題を回避し、可変データ
速度の自動調節を与えるため、全体的に直列データ再生
のデジタル・システムが必要となる。本発明の目的は、
単チツプ・マイクロコンピユータにおいて改良した直列
入出力通信論理を与えることである。

本発明の他の目的は、単チツプ・マイクロコンピユータ
においてＮＲＺ様式及び２相様式の両者を処理すること
が可能である直列入出力通信論理を与えることである。

本発明の他の目的は、多実処理構造において動作する数
個のマイクロコンピユータがそれに関係のない直列メツ
セージを選択的に取消し、何時直列通信線が再び自由に
なるかを感知させることを可能とすることである。

更に、本発明の目的は、２相符号化データの可変データ
速度を自動的に調節する直列データ再生回路を提供する
ことである。

本発明のこれら及び他の目的は、直列入出力（１／Ｏ）
通信論理装置を有するマイクロコンピユータを具えるこ
とによつて本発明の好ましい実施例に従つて達成される
。

こ！で通信論理装置は、Ｎ部符号化様式の直列入出力線
により直列情報を送受信する手段、及び２相符号化様式
にある直列情報を送受信する手段を具える。マイクロコ
ンピユータ入出力通信論理装置は、双安定蓄積手段、及
びマイクロコンピユータが直列入出力線上の直列情報を
受信しないことを希望する場合に双安定蓄積手段を所定
の状態にセツトする手段を具える。マイクロコンピユー
タ入出力通信論理装置は、また、クロツク周波数ｆを有
する２相符号化データ・ストリームのデータ及びクロツ
クを分離するデジタル回路を具え、かようなデジタル回
路は、周波数Ｎｆ、こ！でＮは２より大きい正の整数を
有する付加クロツクを与える手段、前記データ・ストリ
ームに応答する入力を有するシフト・レジスタ、及びシ
フト・レジスタに応答しデータとクロツク信号とを分離
するデジタル論理手段、とから成る。本発明は、添付特
許請求の範囲において詳細に指摘されている。然し、本
発明の他の特徴は、添付図面に関連する下記の詳細な説
明を参照することによつて益々明らかとなり、よりよく
理解されよう。一般的説明 第１図は、本発明を具体化した単チツプマイクロコンピ
ユータのプロツク図を示す。

本発明は、単チツプ・マイクロコンピユータでなくても
実行されることは理解されよう。本発明の好ましい実施
例は、第１図に図示のマイクロコンピユータ、モトロー
ラ社ＭＣ６８Ｏｌマイクロコンピユータにて具体化され
る。第１図に図示のマイコン（以下マイクロコンピユー
タをこのように略称）は、中央処理装置（ＣＰＵ．）１
、ランダム・アクセス・メモリ（ＲＡＭ）２、固定メモ
リ（ＲＯＭ）３、タイマー回路４及び主要機能プロツク
としての直列入出力部分５とから構成される。

第１図に図示のマイコンは、また、マルチプ゛レクサ（
ＭＵＸ）６、内部アドレス・バス７、内部データ・バス
８、及び４個の入出力（１／０）ポート１１〜１４とを
具える。ＣＰＵは、その入力として、夫々線２０による
主クロツクＥ１線２１，２２によるモード制御信号ＣＣ
ｌ及びＣＣ２、線２５による割込み要求信号ａ玉ＱＤ、
線２５によるノン・マスカブル割込み信号（ＮＯｎ−Ｍ
ａｓｌｃａｂｌｅｉｎｔｅｒｒｕｐｔｓｉｇｎａｌ）（
ＮＭＩ）、線２６による電源供給信号（Ｖｃｃ）、線２
７による接地信号（Ｖｓｓ）を受信する。ＲＡＭ２は、
電源故障の場合にＲＡＭにデータを保持するように線２
８によりＶｃｃ予備電源を受けとる。ポート１、３及び
４は８ビツト・ポートであり、ポート２は５ビツト・ポ
ートである。

ポート１に入る８本の線ＰｌＯ〜Ｐｌ７は、並列入出力
動作にのみ専用される。ポート２〜４に入る線は、第１
図に図示のマイコンを動作させる３個の可能なモードの
１つに依存して異なる方法で構成される。ポート２は５
本の線Ｐ２Ｏ〜Ｐ２４を有し、ポート３は、８本の線Ｐ
３Ｏ〜Ｐ３７及び２本の制御線ＳＣｌ，ＳＣ２を有する
。ポート３に入る制御線ＳＣｌ，ＳＣ２，は、入力及び
出力ストローブ１（ＳｔｒＯｂｅ）として作用する。ポ
ート４は８本の線Ｐ４Ｏ〜Ｐ４７を有する。単チツプ・
モードにおいてポート２〜４のすべての入出力線は、そ
れぞれのポートに関連したデータ方向レジスタ（Ｄａｔ
ａｄｉｒｅｃｔｉＯｎｒｅｇｉｓｔｅｒ）により入力或
いは出力の何れかに役立つようにプログラムされること
ができる。拡張した非多重モードにおいて、ポート３の
線Ｐ３Ｏ〜Ｐ３７は外部データバスＤＯ〜Ｄ７として機
能する。若し、８本のアドレス線がこのモードにおいて
必要とされない場合には、残りの線は入出力（／Ｏ）と
して構成されよう。拡張した多重モードにおいて、ポー
ト３の線Ｐ３Ｏ〜Ｐ３７は、外部データ・バスＤＯ〜Ｄ
７としてまた低位アドレス・バスＡＯ〜Ａ７として両方
に作用する。このモードにおいて、ポート４の線Ｐ４Ｏ
〜Ｐ４７は、高位アドレス線Ａ８〜Ａｌ５として作用す
る。若し、８個の高位アドレス線の何れもがこのモード
において必要とされない場合には、残りの線は入出力線
（１／０）として構成されよう。３個のすべてのモード
において、ポート２の線Ｐ２Ｏ〜Ｐ２４は、このポート
に関連したデータ方向レジスタによつて入力線或いは出
力線の何れかに構成されることができる。

ポート２は、また、後述の方法で、第１図のマイコンの
直列入出力通信能力（Ｃａｐａｂｉｌｉｔｙ）及びプロ
グラム可能なタイマ能力に対してアクセスを与える。第
１図のマイコンの前述の説明は、種々の動作モードを具
え、単に一般的背景を示したにすぎず、本発明の直列入
出力の特徴的動作は、かような説明とは別個に完全に理
解されることができる。

本発明の直列入出力動作は、ピンＰ２２，Ｐ２３及びＰ
２４のみを介して導入され、これらのピンの機能は、前
述したマイコン動作の特定モードによつて影響されない
。第２図は、第１図のマイコンのピン出力配置の概略的
表示１５を示す。

二重形式（ＤＵＡＬＦＯＲＭＡＴＳ） 第１図のマイコンの直列入出力（１／０）部分は、種々
のクロツク速度において全２重或いは半Ｊ２重にて直列
通信を誘導することが可能である。

更に、直列入出力論理は、次の２つの様式の何れかの直
列動作を取扱うことができる。即ち、（１）端末或いは
モデム（変復調器）間で代表的に使用される標準的マー
ク／スペース（ＮＲＺ） １（２）処理装置間の通信に
主として使用される自己クロツキング２相（Ｓｅｌｆ−
ＣｌＯｃｌｃｉｍｇｂｉｐｈａｓｅ）ＮＲＺ様式は第７
図Ａに図示され、２相様式は第７図Ｂに図示されている
。

両様式とも、スタート・ビツト（常にＯ）により始まり
、ストツプ・ビツト（常に１）により終る。ＮＲＺ様式
は、ビツト時間ごとにおけるビツト値に対応する信号レ
ベルを与える。そのレベルは、復号に際してビツト時間
の中間においてサンプルされる。第７図Ａに図示の例は
、ＮＲＺ符号化２進数０１００１１０１を示す。その数
は最下位ビツト（ＬＳＢ）に始つて符号化されることは
注目すべきである。ビツト時間０において信号レベルは
高となり、２進数“１”を示す。ビツト時間゛１゛にお
いて、ストツプ・ビツト信号が１バイトの終了を示すま
で信号レベルが低となり、２進数“０”などを示す。Ｎ
ＲＺ様式は、送信機と受信機のクロツク間で正しい動作
に対して約３．７５％の不整合を黙認することができる
。第７図Ｂは、２相様式における符号化２進数０１００
１１０１を図示するものである。

２相様式は、ビツト時間ごとに信号レベルの転換と値１
を有するビツトごとの中心における転換とを与える。

２相様式は、また、２相−Ｍ．ＦＭ．Ｆ／２Ｆ及びマン
チエスタ様式として知られ、送信機クロツクと受信機ク
ロツク間で正しい動作に対して約２５％の差異を黙認で
きる。

ＮＲＺ様式の遊び線（Ｉｄｌｅｌｉｎｅ）は、線路上の
一定のマーク（１）によって表わされることは注目すべ
きである。２相様式において、遊び線は、１／２ビツト
時間ごとにトグルするであろう。

マイコン上で２相様式にて通信を送受信する能力を与え
ることは特に有利である。

２相様式は、処理装置と処理装置間通信における極めて
大きなりロツク不整合を黙認できるから、それは、例え
ば、自動化装置環境のもとで発生するような多重処理装
置配置において特に有用である。

第３図に関連して本発明を具体化した直列入出力通信論
理装置の一般的プロツク図が示されている。

直列入出力回路は、送信データ・レジスタ（ＴＤＲ）３
７、送信シフト・レジスタ（ＴＤＳ）３８、フリツプ・
フロツプＴＤＳＴ３９、ＴＢレジスタ４０及びＴＣカウ
ンタ制御論理装置４１を具える。直列入出力論理は、ま
た、フリツプ・フロツプＲＳＤ２３、受信シフト・レジ
スタ（ＲＳＤ）３４、フリツプ・フロツプＲＤＳＴ３５
、ＲＢレジスタ３１、ＲＣカウンタ制御論理３２、及び
受信デ一夕・レジスタ（ＲＤＲ）３６を具える受信機部
分を含む。送信機及び受信機部分は両者とも周辺データ
・バス３０を経てマイコンと通信し、ポニト２のピンＰ
２２，Ｐ２３、及びＰ２４を経て外部装置と通信する。
データ伝送において、送信される８ビツトデータ語は、
周辺データ・バス３０から送信機データ・レジスタＴＤ
Ｒ３７に書込まれる。

次いで、８ビツトは、ＴＤＲ３７から送信シフト・レジ
スタＴＤＳ３８に並列に転送され、それはフリツプ・フ
ロツプＴＤＳＴ３９を経てポート２のピンＰ２４へのビ
ツト出力をシフトする。ＴＤＳＴ３９は、データ・スト
リームを様式化し、スタート・ビツト、ストツプ・ビツ
トを各送信語に加算する。データ受信において、入力す
るデータ・ストリームは、ポート２のピン２３を介して
入力され、フリツプ・フロツプＲＤＳ２３を介して受信
シフト・レジスタ３４を通過し、それは、スタート・ビ
ツトがフリツプ・フロツブＲＤＳＴ３５に入り、データ
の８ビツトが受信シフト・レジスタ３４にあり、ストツ
プ・ビツトがフリツプ・フロツプＲＳＤ３３に入るまで
シフトされる。

若し、フレーミング誤り或いはオーバーラン条件が存在
しなければ、データの８ビツトは受信シフト・レジスタ
３４から受信データ・レジスタＲＤＲ３６に至るまで並
列に転送される。次に、語は、ＲＤＲ３６を周辺データ
・バス３０に書込むことによつてマイコンに利用可能に
なされる。プログラマブル・オプシヨン 本発明の直列入出力論理は、幾つかの重要な特徴に関連
してプログラム可能である。

データ通信様式は、ＮＲＺ或いは２相符号化の何れかを
利用するようにプログラムされる。クロツクは、内部或
いは外部クロツク信号の何れかを利用するようにプログ
ラムされる。励起（Ｗａｌｃｅ−Ｕｐ）能力は、使用可
能とされるか或いは使用禁止（Ｄｉｓａｂｌｅ）される
。割込み要求は、送信データ・レジスタ３７及び受信デ
ータ・レジスタ３６に関し可能化されるか個々にマスク
される。ポート２のピン２２は、可能とされるか或いは
使用禁止される。最後に、ポート２のピン２３及び２４
は、送信機及び受信機部分により単独に直列入出力動作
に供されるか又は使用されない。第１表（後記する）は
、マイコンのクロツク周フ波数φ２又は外部クｍｌツク
周波数の各々に対する４個の可能なデータ通信速度を示
す。

種々のデータ速度及びクロツク周波数は、本明細書中で
更に詳細に説明されよう。データ・リンク構成 本発明の直列入出力論理と共に使用されるデータ・リン
クは、半２重或いは全２重の何れかであり、別個のクロ
ツクを使用力るかそうでない場合もある。

２相様式及びＮＲＺ様式の両者は、別個のクロツク線な
しで使用されるが、然しＮＲＺ様式のみは、別個のクロ
ツク線（入力或いは出力の何れか）により使用されてよ
い。

また、クロツクのみを遠隔装置に送信することは可能で
ある。種種のデータ・リンク構成は第２表（後記する）
に要約されている。本発明は、第１図に図示のマイコン
を使用する多重処理装置構成において励起能力（Ｗａｌ
ｃｅ−Ｕｐｃａｐａ−Ｂｉｌｉｔｙ）を与える。

励起能力とは、目的のアドレスが特定の処理装置のアド
レスと異なる場合に共通線上の無関係の処理装置がメツ
セージの残余を取消すことを許容することによつて処理
装置の処理能力を増大しようとするものである。若し、
残余のメツセージがそれに対して意図されていないこと
を処理装置が決定した場合、それは、制御状態レジスタ
において励起ビツト（ＷＵ）をセツトする。励起ビツト
のセツトにより、受信部分は割込まれることなくメツセ
ージの監視を継続する。１１個の連続した“１”が受信
部分により受信されると、受信部分は励起ビツトＷＵを
クリアし、次のメツセージに対して割込み処理を６励起
゛゜させる。

１１個の連続した４「゛は送信線上の遊び状態（Ｉｄｌ
ｅｓｔａｔｅ）を示す。

励起能力は、下記に極めて詳細に説明されよう。詳細説
明 第４図に関連して本発明の直列入出力論理の詳細なプロ
ツク図が示されている。

データは、８ビツト・バス４７を経て周辺データ・バス
３０から送信データ・レジスタ３７に移送される。そこ
からそれは送信シフト・レジスタ３８に入力される。送
信シフト・レジスタ３８からデータは、送信可能パルス
（ＴＥ）により使用可能とされるゲート４２を介して直
列シフト・アウトされる。ポート２のピン２４は直列送
信線である。直列データは、受信可能信号（ＲＥ）によ
つて可能とされるゲート４３を介してポート２のピン２
３により受信される。

直列入力データは、受信シフト・レジスタ３４にシフト
され、次に受信データ・レジスタ３６に並列に転送され
る。受信データ・レジスク３６の内容は、８ビツト・バ
ス４４により周辺データ・バス３０に送られ、それは、
マイコンの他の部分により利用される。本発明の直列入
出力論理は、４個のソフトウエアーアドレス可能レジス
タを使用し、それは、第４図において、制御・状態レジ
スタ４６、速度１モード制御レジスタ４５、受信データ
・レジスタ※辰３６及び送信データ・レジスタ３７の形
式で示される。制御・状態レジスタ４６は、８ビツト・
レジスタから成り、その中で単にＯ〜４ビツトのみが書
込まれている間すべての８ビツトは読出される。

Ｐレジスタは、ＲＥＳＥＴ（りセツト）によりＳ２ＯＩ
に初期設定される。

レジスタ内のビツトは下記の如く定義される。速度・モ
ード制御レジスタ４５は、次の直列入出力変数即ち、ボ
ード速度、様式（ＦＯｒｍａｔ）、クロツク源、及びポ
ート２のピン２２配列を制御する。

レジスタは、そのすべてが書込み専用である４ビツトか
ら成り、ＲＥＳＥＴによりクリアされる。

傳炙レジスタの４ビツトは、１対の２ビツトフイールド
と考えられる。２個の低位ビツトは、内部クロツク用の
ビツト速度を制御し、残りの２ビツトは、様式（ＦＯｒ
ｍａｔ）及びクロツク選択論理を制御する。

レジスタの定義は次の通りである。ＲＢレジスタ ＲＢレジスタ３１は、入力データ・ストリームから内蔵
されたクロツクを抽出し、受信機同期を設定するのに使
用される８ビツト遅延線である。

下記のブール代数式及び第８図Ａ〜第８図Ｊ及び第１２
図の詳細な論理図を参照するのに、Ｍｑ様式において、
零（０）スタート・ビツトはＲＢレジスタ３１にクロツ
クされ、その後部がセツトされるかぎり、入力は、ビツ
ト速度にてトグルすることを示している。ＲＢレジスタ
３１が？０）スタート・ビツトに応答できるまでにおお
よそ２個のＲＴクロツク・サイクルが必要である（セツ
トするＲＥはＲＢ入力ターン・オンする）。６零１（０
）が伝播するにつれて、ＲＳＥが第３ＲＴクロツクの終
りにおいてセツトされる時に、ＲＢ同期が設定される。

第１ＲＳＤクロツク（ＲＳＤｅＲＢＥ）は、また、第３
ＲＴクロツクの終りにおいて発生され、第１Ｒθクロツ
クは、第５ＲＴクロツクの終りにおいて発生される。Ｒ
ＳＤＯ及びＲθクロツクは、ＲＢレジスタ３１が動作し
ている限り３／８ビツト時間及び５／８ビツト時間に発
生されるのを継続する。ビツト・カウンタＲＣは、Ｒθ
の終りにおいて“１１に移行し、連続するＲθごとに増
分する。

スタート・ビツトは、ＲＳＤ中にＲＢＤ＋ＲＢＥよりク
ロツクされる。次のスタート・ビツトの間に再び取得し
た同期によりデータを転送した後正常な同期損失が存在
する。りセツトするＲＥの効果は、ＲＢがトグリング（
ＴＯｇｇｌｉｎｇ）を停止（ストツプ）し、Ｒθ信号と
ＲＢＤ＋ＲＢＥ信号とに同期損失があり、ビツト・カウ
ンタＲＣがりセツトし、ＲＳＤ，．ＲＤＳシフト・レジ
スタ３４及びＲＤＳＴのすべてが停止（ストツフリする
ことである。

２相様式において、全データ・ストリームはレジスタ中
にクロツクされる。

第１図のマイコンがりセツトになつた後、ＲＥがセツト
される前に、ＲＢレジスタカピ１７による記憶（蓄積）
を開始する。従つて、ビツト速度クロツクは発生されず
、受信機は機能しない。受信を設定するには３つの事項
が必要である。（ａ）ＲＥは、入力される直列入力デー
タに対しＲＢレジスタに順序正しくセツトされなければ
ならない。（ｂ）直列入力データは、ＲＢレジスタに対
してビツト速度クロツクの発生を開始させるためにあき
線（Ｉｄｌｅｌｌｎｅ）状態即ちすべて６１１でなけれ
ばならない。

（ｃ）直列入力データ・ストリームにおける第１スター
ト・ビツトは、線が少なくとも１ビツト時間“あぎにな
る（Ｉｄｌｅ）まで（そうでなければ同期を設定できな
い）、発生できない。

従つて、部がセツトされた後線路が１あき”（Ｉｄｌｅ
）を保持しなければならない最小時間は、１ビツト時間
である。部のセツテングに続いて、ＲＳＥがセツトされ
る時に同期が設定される。

それは、第１の６『”がＲＢレジスタを伝播した時に発
生し、第１Ｒθは、１／４ビツト時間にＲＳＨの立上り
端により発生され、ＲＳＥは、３／４ビツト時間にＲＬ
Ｇの立上り端によりセツトされる。分離フリツプ・フロ
ツプは、ＲＳＨ及びＲＬＧにより駆動され、信号ＳＥＰ
を発生する。信号ＳＥＰは、６０１入力データに対して
Ｏであり、データ入力が６１１であれば、１／２ビツト
時間に５（ボルト）となる。ＳＥＰのタイミングは、そ
れが受信シフト・レジスタ３４をＲθによつてクロツク
される時、それは、最後には全体としてＮＲＺ様式に変
換されるようになる。ＲＳＥをセツトすると、ビツト・
カウンタＲＣがスタートする。

ＲＳＥは、ＮＲＺよりも１／２ビツト時間後にセツトさ
れ、Ｒθは１／８ビツト時間後に発生するから、２相様
式用のビツト・カウンタ状態の位置は、ＮＲＺ様式に対
して対応するビツト・カウンタ状態を１〜１／８ビツト
時間だけ遅れる。かくして、データは、受信シフトレジ
スタＲＤＳ３４から受信データ・レジスタＲＤＲ３６に
転送され、それぱ、両様式においてＲＣの９カウントの
終りにおいて発生し、２相においてＮ部におけるよりも
１〜１／８ビツト時間後即ち、Ｎ部に対してストツプ・
ビツトの終り近く、２相に対しては次のスタート・ビツ
ト近くで発生する。ＲＥをりセツトする効果は、ＲＢレ
ジスタ３１がトグリング（ＴＯｇｇｌｉｎｇ）（同期損
失及びビツトクロツクＲθを発生する）、ビツト・カウ
ンタＲＣのりセツトをストツプさせ、ＲＳＤ及びＲＤＳ
Ｔと共にＲＤＳ３４の停止をストツプさせることである
。

２相受信において、すべての内部機能は、入力するデー
タ・ストリームから抽出される信号によつてクロツクさ
れる。

結局、ＲＳＨ及びＲＬＧの両方が発生される限り、分離
フリツプ・フロツプＳＥＰｌＯｌ（第８図Ｊ）は、適当
に作動し、Ｒθを発生する。ＲＳＥが少なくとも１個の
あき（Ｉｄｌｅ）ビツトに続く、第１スタート・ビツト
によりＲＳＥがセツトされる時、２相同期が設定される
。

１１個のあきビツトはＲＳＥをりセツトするが、データ
語は、１０個より多くないあきビツトにより分離される
限り、同期は失われない。

ＮＲＺ受信において、内部動作は、各データ語のスター
ト・ビツトにより開始され、ストツプ・ビツトにより終
了される。

その間のすべての動作は、独立の内部クロツク速度にお
いてクロツクされる。ＲＳＥｌＯ２が、少なくとも２ビ
ツト時間のあき状態（ＩｄｌｅｃＯｎｄｉｔｉＯｎ）に
続いて００゛スタート・ビツトの中間においてセツトさ
れると動作が開始する。ＲＳＥｌＯ２は、次に、ＲＤＳ
レジスタ３４から受信データ・レジスタ３６までのデー
タ転送に続いて直接りセツトされる。Ｒθよりも速いデ
ータ速度の場合には、スタート・ビツトは、ＲＢレジス
タ３１にクロツクされ、それは、次いで直列入出力（１
／Ｏ）制御器の内部クロツク速度においてＲθを発生す
る次の８個のビツト時間の間トグルする。データ速度が
Ｒθより速い場合、ストツプ・ビツト及び次のスタート
・ビツトは、名目上よりも速くＲＢレジスタ３１にうま
くクロツクされる。Ｒθ及びＲＢＤｅＲＢＥクロツクの
対応期間は、結局１〜２ＲＴ時間だけ短くされる。この
最高データ速度において（適当な動作に対して）、ＲＳ
Ｅはりセツトし、データは１ＲＴ時間速く転送され、次
のスタートピットまでの間の同期は２ＲＴ時間速く設定
される。Ｒθよりも遅いデータ速度の場合、スタート・
ビツト及び最初の７個のデータ・ビツトに対する動作は
、データの高速度における動作と同一である。

８個のデータ・ビツト及びストツプ・ビツト中の動作は
、最後のデータ・ビツトが”０゛であるか或いは３１１
であるかにより異なつてくる。

若し、最後のデータ・ビツトが″０１であれば、Ｒθの
発生、ＲＳＥのリセツテイング、データの転送は、すべ
てストツプ・ビツトの中間まで遅延される。次のスター
ト・ビツトにより、１データ語を受信するに必要な動作
シーケンスを再開始する。若し、最後のデータ・ビツト
が６１１であれば、Ｒθの発生、ＲＳＥのリセツテイン
グ及びデータ転送は、すべてそれらの名目上の位置にお
いて発３生し、ストツプ・ビツトまでの間何も発生しな
い。

次のスタート・ビツトは、受信サイクルを再開始する。
かくして、遅いデータに対して、最後のデータ・ビツト
位置における６ｒ”は、ストツプ・ビツトと同様に作用
し、スタート・ビツトがサイクルを再開始するまで、す
べてのものは実際のストツブ・ビツト中を保持する。Ｔ
Ｂレジスタ レジスタ４０ぱ、ＲＥＳＥＴの終りにおいて開始するＲ
Ｔ速度において、連続的に１から８まで力ウントする４
ビツト・カウンタである。

外部クロツクＴＥＸは、ＴＢＤにおいて利用できる５０
％デユテイ・サイクル波形である。ＴＳＨは、各ビツト
の終りにおいて発生する２Ｘクロツクである。２相様式
及びＮＲＺ様式の単なる相違は、様式化するフリツプ・
フロツプＴＤＳＴの動作である。

送信機動作に関しては、あき線（Ｉｄｌｅｌｌｎｅ）条
件がＴＥのセツテイング後に設定され、データ転送がス
タート・ビツトの中間において発生することに注目され
たい。ＴＤＥが、ストツプ・ビツトの中間まで供給され
ない場合、それは、セツトのまｋであり、ＴＣカウンタ
に９カウントを保持させ、かくしてデータ転送を禁止す
る。ＴＤＥがりセツトされると、次のスタート・ビツト
により送信が再開する。ＴＳＨ−Ｔθは、何れかの様式
に対するビツト境界ごとにＴＤＳＴに対してＴＳＨＯか
らのデータにクロツクする。

そして、２相様式の間のみは、ＴＳＨ−Ｔθは、ＴＤＳ
Ｏ−１或いは線路があき線の場合、或いは各ストツプ・
ビツトごとの間、トグル（ＴＯｇｇｌｅ）をクロツクす
る。２相様式或いはＮＲＺ様式の何れかにおいて、送信
機は、本質的に送信機出力段である様式化フリツプ・フ
ロツプを除いてＮＲＺ様式で動作する。

ＴＤＳＴは、ＲＳＨ（それはＲθ速度の２倍において発
生する）によりクロツクされ、１つおきのＲＳＨはＲθ
と一致する。送信機は、ＴＳＥがセツトされない限り１
を出力する。

ＴＳＥは、ＴＣカウンタが１０カウントに達するとセツ
トされ、ＴＥ＝１である限りセツトを保持する。従つて
、１０個の１の前文（Ｐｒｅａｍｂｌｅ）は、ＴＥが最
初にターン・オンされる時に送信される。

若しある語が送信データ・レジスタ３７に書き込まれて
いない場合１０個の１のうち初期の前文（Ｐｒｅａｍｂ
ｌｅ）後の任意時間にＴＣカウンタは９カウンタを保持
し、ＴＤＳＴは絶えず１を出力する。割込み論理 直列入出力（１／０）制御器は、割込みＩＲＱ２によつ
てＣＰＵと通信する。

若し、受信機割込みが、ＲＩＥにより、ＷＵをりセツト
することによつて可能とされた場合、オーバーフロー或
いはフレミング誤りがオア（０Ｒ）ビツトをセツトする
時或いは受信シフト・レジスタから受信データレジスタ
３６に至る有効語の転送がＲＤＦビツトをセツトする時
は常にＩＲＱ２割込みが発生される。若し、送信機割込
みが、ＴＩＥをセツトすることによつて可能とされる場
合には、送信データ・レジスタ３７から送信シフト・レ
ジスタ３８に至るデータ転送がＴＤＥビツトをセツトす
る時は常にＩＲＱ２割込が発生される。“励起（Ｗａｌ
ｃｅｕｐ）゛ビツトＷＵの使用は、データリンクの設計
によつて決定される。

メツセ−ジの最初の部分を検討した後、若しＣＰＵが、
メツセージの残りに更に興味を持たずＷＵをセツトする
ことを確かめる場合には、それ以上のすべての割込みは
、線路があきになるまで禁止される。ＷＵビツトは、１
１個の後続の“１″２が受信される時常にハードウエア
によつてりセツトされるか或いはソフトウエアによつて
りセツトされる。３個の割込みビツトＲＤＦｌＯＲ及び
ＴＤＥの各各は、制御・状態レジスタ４６が読出される
たびにセツトされ、他方その関連ビツトもまたセツトさ
れる従属ビツトを有する。

ＲＤＦ及び０Ｒ割込みビツト及びそれらの従属ビツトは
、受信データ・レジスタ３６が読出され、他方その関連
従属ビツトがまたセツトされる時常にりセツトされる。
ＴＤＥ割込みビツト及びその従属ビツトは、送信データ
・レジスタ３７が書込まれ他方その従属ビツトがセツト
される時常にりセツトされる。ピン制御論理ポート２の
制御に関し、ＲＥＳＥＴの終りにおいて直列入出力（１
／０）制御器は、制御ビツトＲＥ．ＴＥ，．ＣＣｌ及び
ＣＣＯにより定義される動作モードに依存しポート２の
１〜３ピンのＣＰＵ制御をくつがえす。

ＲＥ及びＴＥは、デユプレツクス（Ｄｕｐｌｅｘ）Ｗｌ
ｌ成を決定し、他方、ＣＣｌ及びＣＣＯは、外部クロツ
ク構成を決定する。ポート２のピン２２は、外部的に発
生されたクロツクを入力するか或いはＩ／Ｏ制御器によ
つて発生されたクロツクを出力するかの何れかに使用さ
れる。

ＣＣｌ＝６０１の場合、このピンは、ＣＰＵによつて制
御されるが、ＣＣｌ＝８１７の場合、このピンは、外部
入力を入力するか或いは内部クロツクを出力するかの何
れかに使用される。ＣＣｌ＝“０”の場合、Ｉ／０制御
器は、ピン２２を使用せず、従つてＣＣｌ・ＤＤＲ２結
合器は、ＣＰＵ制御信号が伝送ゲート８６，８７、イン
バータ８８、ノアゲート８５，８９から成るピン２２の
方向性ラツチの状態を決定するのを許容する。ＣＣｌ＝
“１″の場合、ＣＣＯ制御ビツトは、データ方向性ラツ
チの状態を決定する。フ ノア・ゲート９０，９１、インバータ９２〜９４及び伝
送ゲート９５から成るピン・データ出力レジスタは、Ｃ
Ｃｌ−″′Ｏ”の場合ＣＰＵデータを処理し、ＣＣｌ・
ＣＣＯ＝６Ｆ”の場合内部的に発生したクロツクＴＥＸ
を出力する。

ＣＣｌ・ＣＣＯ＝“１゛の場合、ピン２２は、外部的に
発生したクロツクを入力し、データ出力レジスタは、出
力ドライバが三状態（Ｔｒｉ−Ｓｔａｔｅ）にあるから
（即ち極めて高インピーダンスにある）“差支えない”
（ＤＯｎｔｃａｒｅ）状態にある。

データ入カバツフア９６は、あらゆる動作状態のもとで
ピン２２上の外部信号を入力する。然し、それが実際に
外部クロツクの場合即ちＣＣｌ・ＣＣＯ＝“１１の場合
、それは、モード制御論理によつて通過されるのみであ
る。

ポート２のピン２３は、Ｉ／０制御器が全２重或いは半
２重受信モードにある場合、直列データを入力するのに
使用される。

制御ビツトＲＥ＝“１゛である限り、ノア・ゲート９８
、インバータ９９及び１０６、伝送ゲート９７及び１０
０から成るピン２３のデータ方向性ラツチＤＤＲ２３は
、出力ドライバを三状態モードに保持する。ＣＰＵは、
部＝“０゛の場合ＤＤＲ２３を制御する。データ入カバ
ツフア１０４は、あらゆる条件のもとでピン２３におけ
る外部信号を入力する。ポート２のピン２４は、Ｉ／０
制御器が全２重或いは半２重送信モードである場合直列
データを出力するのに使用される。

ＴＥ−′″１”である限り、インバータ１０７、ノア・
ゲート１０８及び伝送ゲート１０５から成るピン２４の
データ方向性ラツチは、出力状態に保持され、直列デー
タＴＤＳＴＩよ、ノア・ゲート１１０、インバータ１１
３及び１１４、伝送ゲート１１１，１１２及び１１５か
ら成るピン２４のデータ出力レジスタに入力される。Ｔ
Ｅ＝“Ｏ″の場合、ＣＰＵは制御状態にある。クロツク 全クロツキング管理装置は第１２図に示されている。

速度・モニド制御レジスタ４５（第４図及び第５図）に
おける４ビツトは、高速クロックＲＴ（第８図Ａの線１
１０により発生される）の電圧源及び周波数を決定する
。ＲＴは、５０％デユテイ・サイクル・クロツクであり
、送信データ速度の正確に８倍、受信データ速度の約８
倍である。送信機クロツクは次の通りである。

ＴＳＨデータ速度の２倍のパルス列であり、様式化する
フリツブ・フロツプＴＤＳＴをクロツクするのに使用さ
れる。

Ｔθ ビツト・カウンタＴＣを駆動するビツト速度クロ
ツクＴＯｕｔ遠隔装置に伝送するのに利用できるデータ
・ビツト速度の５０％デユテイ・サイクル・クロツク 受信機クロツクは次の通りである。

ＲＳＨ受信データ・ストリームにおいて２相６１”ごと
に発生される２パルス。

このクロツクは、ＮＲ：Ｚ様式には存在しない。

ＲＬＧ受信データ・ストリームにおいて２相“０″ごと
に発生される１パルス。Ｎ部様式においてＲＬＧはＲθ
に等しい。

Ｒθ 受信データ・ストリームから抽出され、ＲＣカ
ウンタ３２、受信シフト・レジスタ３４及びスタート・
ビツト・フリツプ・フロツブ３５を駆動゛する内蔵クロ
ツク。

ＲＢ）Ｄ分離（即ちＤｅｆＯｒｍａｔｔ）フリツプ・フ
ロツプＲＳＤＲＢＥ３３を駆動するクロツクであり、Ｒ
θと同一速度であるがより中点ビツト（ＭｉｄＺｂｉｔ
）に近い。

具備された５個の高速クロツクのうち、４個のクロツク
はマイコン・タイマ４に分岐され、第５番目のクロツク
は外部クロツク源から入力されることができる。

すべてのクロツクは、５０％デユ （テイ・サイクルを
有し、データ速度の８倍である。タイマの４個のクロツ
クは、ＴＯ，Ｔ３，Ｔ６及びＴ８と呼ばれ、夫々、２、
１６、１２８及び５１２で分割されたφ２（ＣＰＵクロ
ツク）に一致する。
ｊ第８図Ａ乃至第８図Ｊは、本発明の直列１／０
（入出力）論理装置の個々の部分を示す。個々の図面は
、第９図に示された方法で１緒につなぎ合わされ、第１
図の単チツブマイコンの完全な直列１／０論理図を構成
する。第８図Ａ乃至第８図Ｊ弓の論理図を与えると、通
常の当業技術者は、ＭＯＳＦＥＴ技術（金属酸化物半導
体電界効果トランジスタ）のような実在する回路技術に
より本発明の直列１／０論理を実行することが可能とな
る。）第８図Ａ乃至第８図Ｊに図示の論理と回路素子と
の間の内部接続の詳細な説明は、記述を複雑化するのみ
である。

然し、第３図の一般プロツク図に関して図示され、説明
された種々の構造は、第８図Ａ乃至第８図Ｊの詳細な論
理図において強調されている。第８図Ａは、フリツプ・
フロツプ２０１〜２０４から成る４ビツトＴＢレジスタ
である。

第８図Ｂは、フリツブ・フロツプ２１１〜２１５から成
るＴＣカウンタ制御論理回路である。

第８図Ｃ及び第８図Ｄは、フリツプ・フロツプ２２１〜
２２４から成る速度・モード制御レジスタを示す。また
、フリツプ・フロツプ２３１〜２３８から成る制御状態
レジスタが第８図Ｃ及び第８図Ｄに示されている。第８
図Ｅは、フリツプ・フロツプ２４１〜２４８から成る受
信データ・レジスタ、及びフリツブ・フロツプ２５１〜
２５８から成る受信シフト・レジスタを示す。

第８図Ｆは、フリツプ・フロツプ２６１〜２６８から成
る送信データ・レジスタ、及びフリツプ．フロツブ２７
１〜２７８から成る送信シフト・レジスタを示す。

第８図Ｇは、ポート２のＩ／Ｏピン２２の結合バツド３
２０及びＶＤＤパツド３０３、Ｖｓｓパツド３０４を示
す。

ＶＤＤ及びＶｓｓ信号は、第８図Ａ乃至第８図Ｊに図示
の論理全般にわたつて必要な時に分配されることは理解
されよう。第８図Ｈは、ポート２のＩ／０ピン２３の結
合パツド３２１及びＩ／Ｏピン２４の結合パツド３２２
を示す。

第８図１は、フリツプ・フロツプ２８１〜２８５から成
るＲＣカウンタ制御論理を示し、更に、ＲＳＥフリツブ
・フロツプ１０２を示す。

第８図Ｊは、フリツプ・フロツプ２９１〜２９８から成
るＲＢレジスタを示す。

第８図Ｊは、また、ＳＥＰフリツブ・フロツブ１０１、
ＲＳＤフリツブ・フロツプ１１１及びＴＤＳＴフリツプ
・フロツブ１１２を示す。第１０図は、ＲＥＳＥＴ結合
パツド３２３及び関連回路を示し、線３００上にＲＥＳ
ＥＴ信号、線３０１上にＭＯＤＬ信号、及び線３０２上
にＶＲＢＩＡＳを発生する。

ＲＥＳＥＴ信号は、第８図Ａ乃至第８図Ｊの論理図にお
いて時にはＰＯＲ信号と呼ばれている。マイコンの他の
部分（図示せず）に接続する第８図Ａ乃至第８図Ｊの線
は次に説明される。

第８図Ａにおいて、ＴＭＲ信号は、線４００により伝送
され、信号ＴＯ，Ｔ６，Ｔ３，Ｔ８は、夫々線４０１−
４０４゛てより本発明の目的と関係ない目的のためにマ
イコン・プログラム可能タイマ４（第１図）に伝送され
る。第８図Ｄにおいて、割込み制御信号ｎ？？へ線４１
０によりプログラム可能タイマに伝送される。第８図Ｆ
において、周辺データ・バス３０の個々の線は、そのバ
スがデータを直列１／Ｏ論理に送受させるものであるが
、ＰＤＢＯ−ＰＤＢ７と同一である。第８図１において
、線４１５により送られる信号ＰＣ２は、ポート２にお
ける３個のプログラム制御ビツトの１つを示し、プログ
ラム制御ビツトは、本発明の目的と関係ない方法でマイ
コンの動作モードをプログラムするのに使用される。ま
た第８図１において、線４１６上に信号１ＲＳＢが示さ
れており、その信号は、単にＣＰＵによつて発生される
制御信号にすぎない。更に、第８図１において、Ａ１一
Ａ４と指定されたマイコンの内部アドレス線及びＲ／Ｗ
と指定された読出し／書込み制御線の幾つか〜示されて
いる。第１１図は、マイコンの内部動作用に使用される
クロツク信号φ１及びφ２を発生するクロツク発生器４
２０を概略的に図示したものである。

信号φ１及びφ２は、主クロツクＥから発生され、Ｅと
φ１、φ２との間の関係は、第１３図に示されている。
好ましい実施例の動作 初期設定及びりセツト 直列１／Ｏ制御器は、動作に先だつてマイコンのＲＯＭ
のソフトウエアによつて初期設定されるべきである。

このシーケンスは、通常次の項から成る。（１）所望の
動作制御ビツトを速度・モード制御レジスタ４５に書込
むこと。

（２）制御状態レジスタ４６において所望の動作制御ビ
ツトを書込むこと、送信機可能ビツト（ＴＥ）及び受信
機可能ビツト（ＲＥ）は、専用動作のためにセツト状態
にしておかれる。

りセツト動作のフローチヤートについての第１４図が参
照される。送信データ・レジスタ３７、ノ受信データ・
レジスタ３６をりセツトする間、速度・モード制御レジ
スタ４５及び制御状態レジスタ４６の両者におけるすべ
ての状態ビツト及び制御ビツトは、送信データ・レジス
タ３７が空（Ｉｄｌｅ？あることを示すようにセツトさ
れている制御ビツトＴＤＥを除いてりセツトされる。

更に、ＴＢレジスタ４０がりセツトされ、ＲＢレジスタ
３１はストツプされ（りセツトではない）、ポート２の
直列１／０ピンＰ２２，Ｐ２３及びＰ２４は、入力とし
て構成される。外部クロツクは、Ｐ２２から利用可能で
ある、ＲＢレジスタ３１は、クロツクがこの時間中にタ
イマ４から利用可能でぱないからストツプされる。可能
な外部クロツクの他にまたクロツク速度以上の４個のク
ロツク（φ２の約数）は、りセツトの終りにおいてタイ
マ４から利用可能となる。

ＭＣＲ−０であるから、最高速度クロツクＴθ（＝φ２
÷２）がモード論理により高速クロツクＲＴとして選択
される。ＲＴは、ＲＥＳＥＴ中連続的に動作するＲＢレ
ジスタ及びＴＢレジスタの両方をクロツクする。ＲＢレ
ジスタへの入力は、部がセツトされるまで“１゛に保持
され、他方、ＴＢレジスタは引続きカウントする。ＴＳ
Ｈ及びＴθは、ＴＢレジスタから論理的に抽出され、夫
々様式化するフリツプ・フロツプＴＤＳＴｌｌ２（第８
図Ｊ）、送信機ビツトカウンタＴＣ（第８図においてＴ
ＣＡ乃至ＴＣＤ）をクロツクするのに使用される。

第１０番目のＴθクロツクごとにＴＳθを発生する送信
機ビツト・カウンタ論理によつて送信シフト・レジスタ
・クロツクは抑圧される。りセツトの終りにおいて直列
１／０制御器は最高速度で動作している送信機ビツト・
カウンタにより低下（Ｄｅｇｅｎｅｒａｔｅ）モードに
て機能していることが理解される。

様式化するフリツプ・フロツブＴＤＳＴｌｌ２は、適当
に構成されていないポート２のピンにより２相様式にて
トグルする。受信機ＲＢレジスタは、また、最高速度に
てクロツクされているが″″１１によりみたされており
、従つて、任意状態を保持している非様式化（Ｄｅ−Ｆ
Ｏｒｍａｔｔｉｎｇ）フリツプ・フロツプＲＳＤｌｌｌ
（第８図Ｊ）に対してクロツクを発生することはできな
い。重要な動作は、速度・モード１１１御レジスタ４５
における４個の制御ビツトの書込みにより開始する。

これらのビツト（ＣＣｌ、ＣＣＯ，．Ｓｌ、ＳＯ）は、
所望のクロツク源及び速度を選択し、データ様式を決定
し、必要なりロツク・ピンＰ２２に配置される。次に、
５個の制御ビツトが制御状態レジスタに書込まれ、モー
ド明細を完了する。これらビツトの中の２つ（ＴＩＥ及
びＲＩＥ）は、割込みマスクされているかどうかを決定
する。他の２ビツト（ＲＥ及びＴＥ）は、動作が半２重
（送信中か受信中の何れか）或いは全２重であるかどう
かを決定する。第５番目のビツト（ＷＵ）は、励起（Ｗ
ａｌｃｅ−Ｕｐ）モードに使用されよう。送信動作送信
動作は、制御状態レジスタ４６におけるＴＥビツトによ
り可能とされる。

このビツトは、セツトされると、直列送信シフト・レジ
スタ３８の出力をポート２のピン２４にゲートし、ポー
ト２に対してデータ方向レジスタ値よりも優先する。Ｒ
ＥＳＥＴに続いて、速度・モード制御レジスタ４５及び
制御状態レジスタ４６の両者は、所望の ：動作用に配
列されるべきである。かような手順中にＴＥビツトをセ
ツトすると、前文である“１゛の９ビツト・ストリング
を先づ送ることによつて直列出力を開始する。前文に続
いて内部同期が設定され、送信機部分が動作用に準備さ
れる。この時点にて２つの場合のうちの１つが存在する
に至る。（１）若し、送信データ・レジスタ３７が空（
ＴＤＲＥ＝１）の場合、１の連続ストリングが送られ、
あき線であることを示す。

或いは（２）若し、データが送信データ・レジスタ３７
（ＴＤＲ｝Ｃ＝０）に負荷される場合、語は、送信シフ
ト・レジスタ３８に送られ、データ語の伝送を開始する
であろう。

転送それ自身の間には、０スタート・ビツトが３先づ送
られる。

次にストツプ・ビツトまで続く８データ・ビツト（Ｏビ
ツトにより開始する）が送られる。送信データ・レジス
タ３７が空になつた場合、ハードウエアはＴＤＲＥフラ
グ・ビツトをセツトする。若し、マイコンＣＰＵｌが適
当な時間内にフラグ・ビツトに応答する動作をやめた場
合（送信データ・レジスタ３７から送信シフト・レジス
タに至る次の正常な転送が発生すべき時には、ＴＤＲＥ
４・は今まで通り送られる）、多くのデータが送信デー
タ・レジスタ３７に供給されるまで、多数の１に続いて
６スタート１ビツト時間に１（０の代りに）が送られる
。

ＴＤＲＥが１のま匁を保持する限り０は送られないであ
ろう。直列出力が、ビツト時間ごとにトグルし、１が送
″られている場合には１／２ビツト時間にトグルするこ
とを除いて、２相モードは前述したように動作する。

半２重送信動作の概要を示す第１５図のフローチヤート
を参照する。

ＴＥがセツトされると、送信ピン２４は、ＤＤＲ２４を
Ｏに保持することによつて出力に配列される。ＴＥがセ
ツトである限り、ＤＤＲ２４及びピン２４の両者のＣＰ
Ｕ動作は禁止される。ＴＥをセツトすると、また送信ビ
ツト・カウンタ（ＴＣ）をりセツトから開放する。

ＴＣは、Ｔθクロツク速度においてＴＥ＝１の間絶えず
カウントし、状態ビツトＴＤＥがセツトである限り９カ
ウントに保持される。伝送（送信）同期は、ＴＳＥが９
カウントの間にセツトされる時に設定される。ＴＤＥ＝
１により発生される割込みが使用される場合、新しいデ
ータ語は、送信データ・レジスタ３７に負荷され、ＴＤ
Ｅはりセツトされる。ＴＤＥをりセツトすると、ＴＣが
カウントを再開するのを許容する。ＴＳＨ（第８図Ａ）
が、スタート・ビツトを様式化フリツプ・フロツプＴＤ
ＳＴｌｌ２（第８図Ｊ）にクロツクする時、送信が、Ｔ
ＣｌＯ−カウントの中央において開始する。

データ語は、１０−カウントの終りにおいて送信データ
・レジスタ３７から送信シフト・レジスタ３８まで転送
される。若し、データが２相様式にて送信されるように
なつている場合に、ＴＣｌＯ−カウントの終りにおいて
正常に発生したＴＤＳＴトグルは禁止され、かくして各
ＴＣカウンタ状態の中間点において送信されたデータ・
ビツト境界を設定する。ＮＲ２Ｓ様式において送信され
たビツト境界は、またＴＣカウンタ状態の中間点におい
て設定される。しかし、こ〜には、ＴＤＳＯが状態を変
更した後発生する次のＴＳＨクロツク即ちＴＳθクロツ
ク間に発生するＴＳＨクロツクの後縁上の状態を単に変
更可能にする制御要素が存在する。受信動作 受信動作は、速度・モード制御レジスタ４５を先づ配列
し、次いで制御・状態レジスタ４６におけるＲＥビツト
に１を書込むことによつて受信動作が可能とされる。

ＮＲＺ様式において、受信機は、直ちにデータを受入れ
るように準備される。しかし、２相様式においては、少
なくとも１ビツト時間の間に受信機が同期発生を許容す
るようにあき線（Ｉｄｌｅｌｌｎｅ）を提供する（１／
２ビツト時間にトグルする）ことが必要となる。受信機
のビツト間隔は、内部同期用に８個の副間隔（Ｓｕｂ−
１ｎｔｅｒｖａ１）に分割される。

標準的な非２相モードにおいて、受信されたビツト・ス
トリームは、直面する最初のＯ（スペース）の前縁に同
期化される。ビツト時間ごとの略々中心は、次の１０ビ
ツトの間ストローブされる。

若し、第１０番目のビツトが１（ストツプ・ビツト）で
ない場合、フレーミング誤りが想定され、０ＲＦＥがセ
ツトされる。ＲＤＲＦは、フレーミング誤りに対してセ
ツトされないことに注意すべきである。若し、第１０番
目のビツトが１の場合には、データは受信データ・レジ
スタ３６に転送され、割込みＲＤＲＦがセツトされる。
若し、ＲＤＲＦ′が次の第１０番目のビツト時間におい
てまだセツト状態であれば、０ＲＦＥがセツトされ、オ
ーバーラン（０ｖｅｒ−ｒ−Ｕｎ）が発生していること
を示す。ＣＰＵｌが、受信データレジスタ３６を読出す
ことに続いて制御・状態レジスタ４６を読出すことによ
り何れかのフラグ（ＲＤＲＦ或いは０ＲＦＥ）に応答す
る場合、ＲＤＲＦ（及び０ＲＦＥ）がクリアされるであ
ろう。２相モードにおいて、転換間隔が８個の副間隔（
Ｓｕｂ−１ｎｔｅｒｖａ１）のうちの６個より多いか少
ないかを決定しなければならない。

１組の短い間隔は１として定義され、他方長い間隔はＯ
として定義される。

若し、ＲＥが１のストリング中セツトされる場合、受信
機はビツトと中間点ビツト境界を区別することはできな
い。適当なビツト同期は、最初長〜｛０）転換間隔を発
生する。０に追随した８個の１が受信されるとバイト境
界への同期が発生する。

受信の半２重モードにおける動作の概要について第１６
図が参照される。

此がセツトされると、受信データピンのＰ２３は、ＤＤ
Ｒ２３を６１″に保持することによつて入力できるよう
に配置される。ＲＥがセツト状態である限り、ＤＤＲ２
３及びＰ２３の両方のＣＰＵ動作は、禁止される。部を
セツトすると、またＲＢレジスタ３１は入力線上のデー
タにクロツクを開始することを許容する。残余の受信モ
ードの説明は、ＮＲ２ｌ＄動作及び２相動作に分離され
る。あき線がＯに移行し、スタート・ビツトの到着を示
す場合、Ｎｆ？：Ｚ，受信動作が開始する。

受信機の同期は、スタート・ビツトの略々中央において
ＲＳＥをセツトすることによつて設定される。Ｒθは、
ＲＥがセツトである限り絶えず動作しているＲＢレジス
タ３１から論理的に抽出される。Ｒθは、．受信シフト
・レジスタ３４及び受信ビツト・カウンタＲＣをクロツ
クする。ＮＲ２Ｓ様式において、分離フリツプ・フロツ
プＲＳＤｌｌｌ（第８図Ｊ）は、単にストツプ・ビツト
を保持するように受信シフト・レジスタ３４のもう１つ
のビツトとして作用し、それは、Ｒθより１／４ビツト
時間だけ進んでいるＲＢＤ（１）ＲＢＥによりクロツク
される。ＮＲＺ受信において、入力するスタート・ビツ
トは、ＲＢレジスタ３１の入力であり、ＲＳＥｌＯ２を
セツトすることによつて１フレームを同期させる（第８
図１）。

フレームの次の９ビツトに対して、ＲＢレジスタ３１は
、Ｒθ及びＲＳＤクロツクを発生するようにトグルする
。データ・ストリームは、ＲＳＤｌｌｌ、受信シフト・
レジスタ３４及びＲＳＴ２５Ｏにクロツクされる。若し
、フレーミング誤りが存在しない場合、８個のデータ・
ビツトは受信データ・レジスタ３６に転送され、ＲＢＦ
状態ビツトがセツトされ、１つの正しい語の受信を示す
。若し、フレーミング誤りが発生した場合、或いは先の
ＲＤＦが供給されずりセツトされない場合には、オア（
０Ｒ）状態ビツトはセツトされオーバーランを示す。Ｒ
ＳＥは、ＲＣｌＯ−カウントをリモツトする。２相受信
機動作は、少なくとも１個の”１゛に先行された１０”
の受信により開始する。

受信機の同期は、スタ〒ト・ビツトの略々中央において
ＲＳＥｌＯ２をセツトすることにより設定される。ＲＳ
Ｈ及びＲＬＧは、ＲＢレジスタから論理的に抽出され、
分離フリツプ・フロツプＳＥＰｌＯｌを制御するのに使
用される。分離用論理は、受信機ビツト・カウンタＲＣ
を駆動する受信機ビツトクロツクＲθを発生する。ＲＳ
Ｈは、２相データ様式をＮＲＺ様式に変換するＲＳＤフ
リツプ・フロツプ１１１をクロツクする。受信シフト・
レジスタ３４及びＲＤＳＴ３５上でこの時点から、ＲＳ
ＥｌＯ２が１０−カウントの間自動的にりセツトされず
スタート・ビツトの間セツトされることを除いて、ＮＲ
Ｚ動作モードにおけるように機能する。全２重動作は、
ＲＥ及びＴＥの両方をセツトすることによつて開始され
る。

送信機の動作は、データ様式及び速度を除けば受信機と
独立している。励起動作（Ｗａｋｅ−ＵｐＯｐｅｍｔｉ
Ｏｎ）励起能力は、共通線上の無関係のＣｐＵの処理が
送信されるメツセージの残部を無視させることによつて
多重処理装置の適用にあるＣＰＵの処理能力を増大させ
ようとするものである。励起の特徴を喚起したいプロセ
ツサは、励起ビツト（ＷＵ）を制御状態レジスタ４６に
セツトする。励起ビツトのセツトにより、受信機部分は
メツセージの処理を継続し、ＲＤＲＦフラグビツトをセ
ツトしない。これは、プロセツサからメツセージを効果
的にマスクする。１１個の連続した１を受信すると、受
信機部分は励起ビツトをクリアし、かくして正常なフラ
グ動作を可能にする。

第６図を参照するに、こＸでは、主（Ｍａｓｔｅｒ）Ｃ
ＰＵ５ＯＯが従（Ｓｌａｖｅ）ＣＰＵ５Ｏ５とのみ通信
している。従ＣＰＵ５Ｏ３及び５０４は、直列バス５０
２上のメッセージを取り消す（ＩｇｎＯｒｅ）。励起動
作中送信機プロセツサの仕事を考慮することは重要であ
る。

８メッセージ”゜は、励起動作にある受信機がその励起
ビツトをクリアするのに充分な期間、送信線がメツセー
ジ内であき（Ｉｄｌｅ）に移行しないような方法で送信
文字の記号列（Ｓｔｒｉｎｇ）から成るものと考えられ
る。

励起ビツトは、１１個の連続した１のストリングによつ
こてクリア（或いはりセツト）される。データ及びス
トツプ・ビツトの両方が、１１個の１の総数をカウント
することを理解することが重要である。ソフトウエアを
供給すると、送信機は、ＴＤ？；゛１゛に等しいことを
検出することにより送信デ４ータ・レジスタ３７におい
て次の文字を記憶するであろう。送信線は、１０ビツト
時間（１つのスタート・ビツト、８個のデータ・ビツト
、１つのストツプ・ビツト）をシフト・アウトしてビジ
ー（Ｂｕｓｙ）に保たれ、その時に、若し、送信機が使
用されない場合に、線路はあき（Ｉｄｌｅ）に移行する
であろう。若し、送信された最後のバイトがすべて１（
ＳＦＦ）であれば、送信機は、受信機が１１個の連続し
た１を見る前にＴＤＲＥフラグに応答するのに全体とし
て１１ビツト時間かかる。若し、データの最上位ビツト
が０であれば、送信機のサービス・ルーチンは、励起ビ
ツトを感動させる前にＴＤＲＥフラグに応答するのに全
体として１３ビツト時間かＸる。これら２つの場合は、
受信機を励起状態に保持するために送信機のサービス・
ルーチンによつて必要とされる最大、最小応答時間を示
す。所定のメツセージの最後の文字が送られた後、次の
メツセージを始めるまでの必要な時間の間、線路を遊ば
せることもまた送信機の仕事である。

応答時間があるから、必要な時間はデータいかんで決ま
る。若し、送られた最後のバイトがすべて１であれば、
送信機は、次のメツセージを始める前に全体として１２
ビツト時間待たなければならない（ＴＤＲＥフラグを伝
達した後）。送られた最後のバイトの最上位ビツトが０
であれば、最大待時間が必要である。この条件により、
送信機は、次のメツセージを始める前に全体として２０
ビツト時間待たなければならない。励起モードを喚起し
たい受信機サービス・ルーチンは、それが特定のメツセ
ージ用のアドレスでないことを決定した後、この決定を
する。

受信機のルーチンは、次いで励起ビツトをセツトするこ
とによつてメツセージの残部を効果的に取消すであろう
。励起ビツトは、送信線路があき（Ｉｄｌｅ）であれば
セツトできないことを理解することは重要である。励起
ビツトのセツトにより、ＲＤＲＦフラグ・ビツトは、メ
ツセージの残余中にセツトされないであろう。若し、Ｒ
ＤＲＦフラグ・ビツトがクリアされると、０ＲＦＥビツ
トは、また、励起により禁止される。若し、励起が、Ｒ
ＤＲＦ７ラグ・ビツトをクリアすることなく喚起される
場合、０ＲＦＥビツトは、現メツセージの次の文字の受
信によりセツトされよう。受信機部分が伝送線上の１１
個の連続した１を検出する場合、励起ビツトは、クリア
し、ＲＤＲＦフラグ・ビツトは次のメッセージの最初の
文字の受信によりセツトされよう。種々の動作状態りセ
ツト中、マイコンは、初期状態にセツトされ、能動信号
は、チツプに電源が印加される限り動作する単にクロツ
クφ１及びφ２にすぎない。

りセツトの終クにおいて、タイマ・カウンタはクロツク
φ２の立土り端により動作を開始する。一般的に、直列
／Ｏ動作の開始は、２個或は３個の書込み命令の実行を
必要とするが、直列１／０は、最高のデータ速度におい
て２相様式のりセツトになるから、１個の書込み命令の
みにより開始させることは可能である。１６個のデータ
・モードが可能である。

即ち、２相のそれぞれに対する４個のゼータ速度（第１
表参照）、ＮＲＺ（クロツクなし）、ＮＲＺ（内部クロ
ツク）及びＮＲＺ（外部クロツク）である。りセツトの
終りにおいて、直列１／０の最初の所望の使用法が、最
高のゼータ速度における２相データを受信することにな
つている場合、このモードは１個の書込み命令により設
定されることができる。

ＲＥをセツトすると、受信モードを設定する。ＲＢレジ
スタ３１は、ＲＴクロツクがスタートするや否や、１「
゛による書込みを開始するから、少なくとも１個の遊び
（Ｉｄｌｅ）ビツトは、スタート・ビツトの立上り端上
でＲＬＧパルスの発生を保証するようにスタート・ビツ
トを先導しなければならない。若し、スタート・ピツト
が高い値になることがあれば、最初のＲＬＧを発生する
立上り端は存在しないであろうし、また同期は設定され
ないであろう。若し、ＭＣＲ−０でないモードが所望さ
れるか或いは現モードが変更されることになる場合には
、２個の書込み命令即ち、速度・モード制御レジスタ４
５用の１つと、制御・状態レジスタ４６用の１つとが実
行されなければならない。

様式及びデータ速度は、前者により決定され、２重及び
制御モードは後者により決定される。ＭＣＲ−１、２及
び３の波形は、速度・モード制御レジスタがまた書込ま
れなければならないから、ＲＥのセツテングが５×φ２
倍だけ遅延されることを除外すれば、ＭＣＲ＝Ｏの場合
と同様である。

ＮＲＺ動作（ＭＣＲ〉４）の開始は、ＲＥがセツトされ
るとすぐりセツト後発生することができる。データ・制
御及び２重モードを設定する外に、送信データ・レジス
タ３Ｔにデータを書込むことが必要である。

できるだけ早く送信を開始することが所望されている場
合、データ語は、送信データ・レジスタ３７に書込まれ
、次いで制御・状態レジスタ４６のビツトは、ＴＤＲＥ
＝Ｏ及びＴＥｌに配列されるべきである。制御・状態レ
ジスタをロードする前に送信データ・レジスタをロード
すると、データ転送及びデータ送信を直ちに開始するこ
とを許容する。若し、送信が割込み駆動される場合は、
ＴＤＥはセツトのま匁であり、割込みサービス・ルーチ
ンは、送信データ・レジスタ３７の書込みを処理する。

直列１／０は、割込みサービス・ルーチンがその動作を
監視することを許容する。

送信機割込みは、ＴＩＥをセツトすることにより可能と
され、受信機割込みは、ＲＩＥをセツトすることにより
可能とされる。若し、ポーリング動作が所望されている
場合には、割込みは、ＴＩＥ或いはＲＩＥ、又は両者を
りセツトすることによつて禁止されるＯ第１７図は、第
８図Ａ乃至第８図Ｊの詳細な論理図、例えば第８図Ｊに
おいてフリツプ・フロップＲＢＡ−ＲＢＨを実行するの
に使用されるようなりフリツプ・フロツプの詳細な回路
図を示す。

第１８図は、りセツトをもつたＤフリツプ・フロツプ、
例えば、第８図Ａにおいてフリツプ・フロツプＴＢＡ−
ＴＢＤを実行するのに使用されるようなりフリツプ・フ
ロツプに対応する詳細な回路図を示す。第１９図は、セ
ツト及びりセツトを有し、例えば、フリツプ・フロツプ
ＴＳＥ４２７（第８図Ｂ）及びＲＤＦ２３５（第８図Ｄ
）を実行するのに使用されるような結合されたラツチに
対応する詳細な回路図を示す。

第２０図はＳ．Ｒ入力を有する結合ラツチ、例えば、第
８図１のフリツプ・フロツプＲＳＥｌＯ２を実行するの
に使用されるようなラツチに対応する詳細な回路図を示
す。

第２１図は、りセツトを有し、例えば、第８図Ｅのフリ
ツプ・フロツプＲＢＯ−ＲＢ７を実行するのに使用され
るラツチに対応する詳細な回路図を示す。

第２２図は、フオロワ一・ラツチ例えば、第８図Ｄにお
けるラツチＲＦＥ．ＴＦＦ及び０ＲＦを実行するのに使
用されるラツチに対応する詳細な回路図を示す。

第８図Ａ乃至第８図Ｊ、第１０図及び第１１図に図示さ
れた直列１／０，通信論理の動作は、次の論理式によつ
て要約されよう。

制御信号 制御状態レジスタ こＸに開示された発明は、種々の方法で変更され、特に
詳述し、前述した以外に多くの実施例を想定できること
は、当業技術者に明らかである。

従つて、本発明の精神と範囲を逸脱しない本発明のすべ
ての変形を包含することは添付特許請求の範囲により意
図されている。

【図面の簡単な説明】

第１図は、本発明を具体化した単チツプ・マイクロコン
ピユータのプロツク図である。 第２図は、本発明を具体化した単チツプ・マイクロコン
ピユータの出力ピン（Ｐｉｎ−０ｕｔ）の配置を示す。
第３図は、本発明を具体化した直列入出力通信論理装置
の一般的プロツク図を示す。第４図は、本発明を具体化
した直列入出力装置の詳細なプロツク図を示す。第５図
は、直列入出力論理装置のソフトウエアーアドレス可能
レジスタを示す。第６図は、本発明の一実施例を説明す
る多重処理装置構造を示す。第７図Ａは、ＮＲＺ一符号
化データを示す。第７図Ｂは、２相一符号化データを示
す。第８図Ａ乃至第８図Ｊは、本発明の直列入出力通信
論理装置用の詳細な論理構成を示す。第９図は、第８図
Ａ〜第８図Ｊの個々の図面の内部接続配置を示す。第１
０図は、第８図Ａ〜第８図Ｊに図示の論理回路内にて利
用される信号を発生する付加的の詳細な論理図を示す。
第１１図は、主クロツク入力Ｅからマイクロコンピュー
タ内部クロツクφ１、φ２の発生を概略的に示す。第１
２図は、本発明の好ましい実施例においてクロツク配置
を説明するプロツク図である。第１３図は、内部クロツ
クφ１、φ２と主クロツクＥとの関係を図示したもので
ある。第１４図は、直列通信論理装置のりセツト動作の
フロー・チヤートを示す。第１５図は、半多重送信モー
ドで動作する直列入出力通信論理装置のフロー・チヤー
トを示す。第１６図は、半多重受信モードで動作する直
列入出力通信論理装置のフロー・チヤートを示す。第１
７図乃至第２２図は、第８図Ａ〜第８図Ｊの論理回路に
利用されるフリツプ・フロツプ及びラツチ回路の詳細な
回路図を示す。第１図において、１１，１２，１３及び
１４は夫々ポート１、２、３及び４、２６はＣＰＵ、２
，３はＲＡＭ．ＲＯＭ、４はタイマ、５は直列／ｏ、６
はマルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １ プロセッサ、直列Ｉ／Ｏ通信論理、及び前記プロセ
   ッサを前記直列Ｉ／Ｏ通信論理に結合させるバス手段、
   を具えるマイクロコンピュータにおいて、前記プロセッ
   サに結合され、前記プロセッサにより与えられる送信モ
   ード信号及び受信モード信号を記憶する制御レジスタ手
   段、前記プロセッサに結合され、前記プロセッサにより
   周期的に与えられるデータを受信して記憶し、前記制御
   レジスタ手段に記憶される前記送信モード信号により選
   択される時、ＮＲＺ又は２相形式の何れかにて直列出力
   線を経て前記記憶されたデータを直列に送信する送信機
   手段、前記プロセッサに結合され、前記制御レジスタ手
   段に記憶された前記受信モード信号により選択された時
   、ＮＲＺ又は２相形式の何れかにて直列入力線を経てデ
   ータを直列に受信し、前記受信されたデータを記憶し、
   該記憶されたデータを前記プロセッサに周期的に与える
   受信機手段、を具備することを特徴とする直列Ｉ／Ｏ通
   信論理装置。 ２ 前記制御レジスタ手段は、前記プロセッサにより与
   えられる送信可能信号及び受信可能信号を記憶するもの
   であり、前記送信機手段は、前記制御レジスタ手段に記
   憶された前記送信可能信号に応動してのみ動作し、前記
   受信機手段は、前記制御レジスタ手段に記憶された前記
   受信可能信号に応動してのみ動作する、前記特許請求の
   範囲第１項記載のマイクロコンピュータ直列Ｉ／Ｏ通信
   論理装置。 ３ 前記制御レジスタ手段は、前記プロセッサにより与
   えられる送信速度信号及び受信速度信号を記憶し、前記
   送信機手段は、前記レジスタ手段に記憶された送信速度
   信号により選択された速度にて送信するものであり、前
   記受信機手段は、前記制御レジスタ手段に記憶された前
   記受信速度信号により選択された速度にて受信する、前
   記特許請求の範囲第１項記載のマイクロコンピュータ直
   列Ｉ／Ｏ通信論理装置。 ４ 前記直列Ｉ／Ｏ通信論理装置は、クロック信号と同
   期して動作し、前記マイクロコンピュータは、内部クロ
   ック信号を発生する内部クロック源、外部クロック源か
   ら外部クロックを受信する端子、を具え、前記制御レジ
   スタ手段は、前記プロセッサにより与えられるクロック
   源信号を記憶し、前記制御レジスタ手段に結合され、前
   記制御レジスタ手段に記憶された前記クロック源信号に
   より選択される如き前記内部クロック信号又は前記外部
   クロック信号と同期して前記直列Ｉ／Ｏ通信論理装置を
   動作させる手段、を具える。 前記特許請求の範囲第１項記載のマイクロコンピュータ
   直列Ｉ／Ｏ通信論理装置。