JPS5932811B2

JPS5932811B2 - デ−タ伝送システムおよびバスカプラ

Info

Publication number: JPS5932811B2
Application number: JP2050280A
Authority: JP
Inventors: 英夫宇留賀; 博夫竹之内; 稔畑田; 邦夫桧山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-02-22
Filing date: 1980-02-22
Publication date: 1984-08-11
Also published as: JPS56118127A

Description

【発明の詳細な説明】本発明は階層結合された共通のデータバスに複数のプロ
セツサが接続された、データ伝送システムに関するもの
である。

従来より、第１図のように、上位バスＨＢに複数の下位
バスＬＢＯ．，ｎが上位バスカプラＨＢＣＯ〜ＨＢＣｎ
により結合され、プロセツサＰ。

Ｏ−Ｐｎｍは下位バスカプラＬＢＣＯＯ−ＬＢＣｎｍで
下位バスに接続し、プロセツサ間でデータの交信をする
１段の階層結合型共通バスからなるシステムが提案され
ている。このシステムでデータを交信する場合は、送信
元と受信先のプロセツサが同一下位バスに接続されてい
るときは上位バスＨＢを使用しないが、これらが異なる
バスに接続されているときは、上位バスＨＢを使用する
。例えば、プロセツサＰ。ｌがＰｌ２に送信する場合は
バスカプラＬＢＣＯｌ，ＨＢＣＯ，ＨＢＣｌ，ＬＢＣｌ
２を使用して交信する。この従来の装置では、上位バス
カプラＨＢＣＯ−ＨＢＣｎと下位バスカプラＬＢＣＯＯ
〜ＬＢＣｎｎｌをどのような回路構成にするかにより、
このシステムが簡単にも、複雑にもなりうる。近年の集
積回路技術の進歩を考えると、上位バスカプラ、下位カ
プラの各々を簡単な回路とするよりも、むしろ、上位バ
スカプラと下位バスカプラとを同一の回路構成とする方
が、システム全体としては、簡単になる。従つて、本発
明の目的は上位バスカプラと下位バスカプラを同一の構
成の回路で実現しうるデータ処理システムを提供するこ
とである。

以下に、実施例を参照して詳細に説明する。第２図は、
本発明によるバスカプラの回路図を示し、これは、第１
図の下位バスカプラと上位バスカプラの両方に使用され
る。

このバスカプラは、１０個の入出力端子Ｐｌ，Ｐ２，Ｓ
ｌ，Ｓ２，Ａｌ，Ａ２，Ｄｌ，Ｄ２，Ｒｌ，Ｒ２を有す
る。回路ＡＲＢは、バスの使用権の競合を制御する回路
であり、第３図に示す構成を有する。ゲートＧｌ，Ｇ２
，Ｇ４は、それぞれ、端子Ｓｌ，Ａｌ，Ｄｌに入力され
た送信用の信号を、端子、Ｓ２，Ａ２，Ｄ２に出力する
のを制御するためのものであり、これらのゲートの開閉
は、競合制御回路ＡＲＢの出力により制御される。ゲー
トＧ３，Ｇ５は、それぞれ端子Ａ２，Ｄ２に入力された
受信用の信号を、端子Ａｌ，Ｄｌに出力するのを制御す
るためのものであり、これらのゲートのオン、オフは、
比較器ＣＭＰＬ，ＣＭＰＨの出力により制御されるとと
もに、この制御のための信号は、端子Ｒ１に出力される
。比較器ＣＭＰＨは、アドレス設定器ＡＳＥＴＨの内容
と、端子Ａ２の信号との比較をするためのものであり、
アドレス設定器ＡＳＥＴＨは、上位バスカプラ、たとえ
ばＨＢＣｉにおいては、その番号１を有し、下位バスカ
プラ、たとえば、ＬＢＣｉｊにおいては、上位桁の番号
（１）を記憶している。比較器ＣＭＰＬは、アドレス設
定器ＡＳＥＴＬの内容と、端子Ａ２上の信号とを比較す
るためのものであり、アドレス設定器ＡＳＥＴＬは、上
位バスカプラにおいては、任意の値を有し、下位バスカ
プラ、例えば、ＬＢＣｉｊにおいては、それぞれの下位
桁の番号（ｊ）を有する。また、スイツチＳＷの端子Ａ
は、上位バスカプラ内では、常時、゛１゜゛信号の端子
Ｂに接続され、下位バスカプラ内では、比較器ＣＭＰＬ
の一出力端子Ｃに接続されている。従つて、比較器ＣＭ
ＰＬ．アドレス設定器ＡＳＥＴＬは、上位バスカプラに
おいては用いられない。第４図は、第２図のバスカプラ
を上位バスカプラと下位バスカプラとして用いたシステ
ムの主要部を示し、この図はとくに、上位バスカプラ、
下位バスカプラの各端子とバスとの結合を明確に示す。

また、このときの、各端子への又は各端子から入出力さ
れる信号を第５図にまとめてある。以下、これらの図を
用いて、本発明によるシステムの動作を説明する。（１
）一例として、プロセツサＰｉｊは、データを送信し
たい場合、プロセツサ送信要求ＰＳＲおよび受信先下位
バスカプラ番号Ｎを、それぞれ、プロセツサ要求線ＰＳ
Ｒおよびプロセツサアドレス線ＰＡを介して、下位バス
カプラＬＢＣｉｊの端子Ｓ１およびＡ１に入力する。

なお、下位バスカプラ番号Ｎは、受信先の下位バスカプ
ラ（今これをＬＢＣｋｌとする）の上位桁ｋと、下位桁
１とを有する。（２）下位バスカプラＬＢＣｉｊ内では
、競合制御回路ＡＲＢが、この要求ＰＳＲに応答して、
同一の下位バスＬＢｉの使用権があるかどうかを判．別
する。

バスカプラＬＢＣｉｊの上手側（ここでは、下位バスに
関しては、図の左側、すなわち、上位バスに近い方を上
手側とする）の下位バスカプラＬＢＣｉｌ（ｌ＜ｊ）が
バス使用要求を出しているか否かを示す信号が、下位優
先制御線ＬＰに接続された端子Ｐ１から競合制御回路Ａ
ＲＢに入力されている。さらに、この回路ＡＲＢには、
下位受信要求線ＬＲＲに接続された端子Ｐ２から、下位
受信要求ＬＲＲが入力されるように構成されている。こ
れらの信号が低レベルならば、バスカプラＬＢＣｉｊは
、バスの使用権があると判断する。この判断を行うため
の、競合制御回路ＡＲＢは、第３図に示すごとく、端子
Ｐ１に高レベルの、上手側のバス使用要求が印加されて
いるときには、インバータＩＮＶｌ、アンドゲートＡＮ
Ｄ３により、端子Ｓ１からのプロセツサ送信要求を、下
位送信要求としてアンドゲートＡＮＤｌへ送出するのを
禁止するとともに、端子Ｐ１に入力される上手側のバス
カプラからのバス使用要求をオアゲート０Ｒ１を介して
端子Ｐ２に転送し、バスＬＢｉ内の線ＬＰを介して、一
つ下手側のバスカプラＬＢＣｌ，ｊ＋１に送出する。一
方、端子Ｐ１に上手側のバス使用要求が入力されていな
いときには、端子Ｓ１に印加されたプロセツサ送信要求
は、アンドゲートＡＮＤ３を介して、アンドゲートＡＮ
Ｄｌへ送出される。アンドゲ゛一トＡＮＤｌは、インバ
ータＩＮＶ２を介して端子Ｒ２に接続されており、端子
Ｒ２に、下位受信要求ＬＲＲがないときにバス使用権が
得られたことを示す信号を出力する。（もし、要求ＬＲ
Ｒが入力されているときには、バスカプラＬＢＣｉｊは
バス使用権を得ない。）それとともに、端子Ｓ１への高
レベルのプロセツサ送信要求は、オアゲート０Ｒ１を介
して、端子Ｐ２に出力され、さらに下手側のバスカプラ
に、バス使用要求を送出ずみであることを示す。バスカ
プラＬＢＣｉｊがバスの使用権を得ることができなかつ
た場合は、アンドゲートＡＮＤｌからの低レベル信号は
、ゲートＧｌ，Ｇ２，Ｇ４をオフとして、端子Ｓｌ，Ａ
ｌ，Ｄｌに入力された信号を端子Ｓ２，Ａ２，Ｄ２に送
出するのを禁止する。

（３）バスカプラＬＢＣｉｊがバスの使用権を得た場合
、アンドゲートＡＮＤｌからの高レベルの信号は、ゲー
トＧｌ，Ｇ２，Ｇ４をオンとする。

この結果、端子Ａ１に入力された下位受信先バスカプラ
のアドレスＮは、ゲートＧ２を通つて端子Ａ２を介して
、ＬＢｉ内の下位アドレス線ＬＡに出力される。端子Ｓ
１に入力されたプロセツサ送信要求ＰＳＲは、アンドゲ
ートＡＮＤ２がオンとならない限り、端子Ｓ２に下位送
信要求ＬＳＲとして送出されない。下位バスカプラ内の
アドレス設定回路ＡＳＥＴＨには、その下位バスカプラ
Ｌｉｊの番号１，ｊの上位の桁１がセツトされており、
比較器ＣＭＰＨは、この番号１と、端子Ａ２に送出され
たアドレスの対応する上位桁の番号とが一致するときに
、高レベルの信号を出力し、インバータＩＮＶ３を介し
てアンドゲートＡＮＤ２をオフとする。従つて、端子Ｓ
１に入力されたプロセツサ送信要求ＰＳＲに対する送信
先の下位バスカプラが同じバスＬＢｉ上にあるときには
、端子Ｓ２からは、下位送信要求ＬＳＲは出力されない
。この後の動作は後述の（７）項にて説明する動作と類
似である。端子Ａ２に出力されたアドレスの上位桁が、
アドレス設定回路ＡＳＥＴＨの設定値と一致しないとき
には、アンドゲートＡＮＤ２は、比較器ＣＭＰＨの低レ
ベル出力を、インバータＩＮＶ２を介して受け、これに
よりオンとなり、端子Ｓ１に入力されたプロセツサ送信
要求ＰＳＲは、ゲートＳ１、端子Ｓ２を通つて、下位送
信要求ＬＳＲとして、下位送信要求線ＬＳに出力される
。下位バスカプラ内の比較器ＣＭＰＬは、送信時には、
通常低レベルの信号を出力するので、以上の動作には変
化を与えない。１）上位バスカプラＨＢＣｉは、下位バ
スＬＢｉ内の下位送信要求線ＬＳに接続された端子Ｓ１
に、下位送信要求ＬＳＲが入力されると、下位バスカプ
ラＬＢＣｉｊに関して説明したのと全く同じようにして
、上位バスＨＢの使用権があるかどうかを判断する。

但し、端子Ｒ２は、上位バスカプラではオープン状態に
あり、バス使用権の制御に関係しない点が下位バスカプ
ラの場合と異なる。本システムでは、図の上方に接続さ
れた上位バスカプラ程、送信要求に対する優先度が高い
とする。従つて、上位バスカプラＨＢＣｉは、それより
上手の方向にある上位バスカプラＨＢＣＯ−ＨＢＣｉ−
１のいずれもが、上位送信要求を出していないとき、す
なわち、線ＨＰより端子Ｐ１に、低レベルの信号が入力
されているときに、バス使用権を得ることができる。バ
ス使用権を得られないときは、上位バスカプラＨＢＣｉ
は、下位バスＬＢから入力された下位バスカプラ番号Ｎ
を、上位バスＨＢに転送できない。

））バスカプラＨＢＣｉがバス使用権を得たときには、
その中の競合制御回路ＡＲＢは、線ＬＳＲ上の下位送信
要求ＬＳＲに応答して、上位バス使用要求をバスＨＢ内
の線ＨＰに、端子Ｐ２より出力するとともに、ゲ゛一ト
Ｇｌ，Ｇ２，Ｇ４をオンとする。

従つて、端子Ａ１から入力された、線ＬＡｉ上の下位バ
スカプラ番号Ｎは、ゲートＧ２、端子Ａ２を通つて、上
位アドレス線ＨＡに出力される。なお、出力端子Ｓ２の
信号は、利用されない。

従つて、アンドゲートＡＮＤ２がオンか否かは問題とな
らない。従つて、比較器ＣＭＰＨは、この送信時には動
作しない。（６）各上位バスカプラのアドレス設定器Ａ
ＳＥＴＨには、上位バスカプラ番号が設定されている。

バスカプラＨＢＣｉの端Ａ２から線ＨＡ上に出力された
、受信先下位バスカプラアドレスＮ（今これが上位桁ｋ
と下位桁ｌからなるとする）の上位桁は、他の上位バス
カプラのＡ２端子に入力され、比較器ＣＭＰＨにおいて
、アドレス設定器ＡＳＥＴＨ内の値と比較される。従つ
て、今の例ではバスカプラＨＢＣｋにおいてのみ、比較
器ＣＭＰＨから一致を示す高レベルの信号が出力される
。このバスカプラＨＢＣｋにおいては、比較器ＣＭＰＨ
からの一致信号と、スイツチＳＷからの“１゛信号とに
より、アンドゲートＡＮＤ４がオンとなり、ゲートＧ３
，Ｇ５がオンとなるとともに、端子Ｒ１に、下位受信要
求ＬＲＲを出力する。

ゲ゛一トＧ３がオンとなると、端子Ａ２から入力された
下位バスカプラ番号Ｎは、端子Ａ１に転送される。端子
Ｓ１からは、信号は送出されない。（７）端子Ａ１から
の信号は、下位アドレス線ＬＡ上に出力され、端子Ｒ１
からの信号は、下位受信要求ＬＲＲとして、線ＬＲ上に
出力される。

下位バスカプラＬＢＣｋＯ−ＬＢＣｋｍでは、線ＬＲに
接続された端子Ｒ２より入力された下位受信要求ＬＲＲ
をインバータＩＮＶ２により反転させることにより、ア
ンドゲートＡＮＤｌをオフとし、ゲートＧｌ，Ｇ２，Ｇ
４をオフとする。従つて、これらのバスカプラは、もし
、端子Ｓｌ，Ａｌ，Ｄｌに、対応するプロセツサから信
号を受信していたとしても、端子Ｓ２，Ａ２，Ｄ２にこ
れらを出力するのを中断する。また、これらの下位バス
カプラでは、下位アドレス線ＬＡに接続された端子Ａ２
より入力される下位バスカプラ番号Ｎの内、下位桁のバ
スカプラ番号を、アドレス設定器ＡＳＥＴＬ内の自己の
カプラ番号の下位桁とを比較器ＣＭＰＬで比較する。こ
れらのバスカプラでは、また、下位バスカプラ番号Ｎの
内、上位桁の番号を、アドレス設定器ＡＳＥＴＬ内の自
己のカプラ番号の上位桁とを比較器ＣＭＰＨにおいて比
較する。この結果、バスカプラＬＢＣｋＯ−ＬＢＣｋｎ
の比較器ＣＭＰＨは、すべて一致信号を出力するが、バ
スカプラＬＢＣｋｌのみにおいて、比較器ＣＭＰＬが、
一致信号を出力する。バスカプラＬＢＣｋｌにおいては
、比較器ＣＭＰＬの一致出力は、スイツチＳＷを介して
アンドゲートＡＮＤ４に入力され、比較器ＣＭＰＨの一
致出力とともに、ゲートＡＮＤ４をオンとする。他のバ
スカプラＬＢＣｋ，ｐ（ｐ〆ｌ）においては、ゲートＡ
ＮＤ４はオフのままである。バスカプラＬＢＣｋｌにお
いては、アンドゲートＡＮＤ４からの高レベル出力は、
端子Ｒ１よりプロセツサ受信要求として出力されるとと
もに、ゲートＧ３，Ｇ５をオンとする。

この結果、端子Ａ２に入力されていた、下位受信バスカ
プラ番号Ｎは、端子Ａ１に出力される。端子Ａｌ，Ｒｌ
からの信号は、それぞれプロセツサアドレス線ＰＡｌプ
ロセツサ受信要求線ＰＲＲを介してプロセツサＰｋｌに
入力される。

プロセツサＰｋｌは、プロセツサ受信要求ＰＲＲに応答
して、データを受取る用意をする。なお、プロセツサＰ
ｋｌは、アドレスＮは利用しない。この場合、プロセツ
サＰｋｌは、送信要求ＬＳＲを送信中である場合、プロ
セツサ受信要求に応答して、この信号の送出を中断する
。８）このようにして、プロセツサＰｌｊから、Ｐｋｌ
までの通信路が形成された時点で、プロセツサＰｉｊは
、データをプロセツサデータ線ＰＤｉｊを介して、バス
カプラＬＢＣｉｊ（７）Ｄ１端子に入力し、バスカプラ
ＬＢＣｉｊは、ゲートＧ４を介して、端子Ｄ２にこのデ
゛一タを出力し、バスＬＢｉ内の下位データ線ＬＤに転
送する。

このデータは、さらにバスカプラＨＢＣｉの端子Ｄ１に
入り、ゲートＧ４を通り、端子Ｄ２よりバスＨＢ内の上
位データ線ＨＤに出力される。このデータはさらに、バ
スカプラＨＢＣｋの端子Ｄ２に入力され、ゲートＧ５、
端子Ｄ１、下位データ線ＬＤを経て、下位バスカプラＬ
ＢＣｋｌの端子Ｄ２に入力される。このデータは、ゲー
トＧ５を経て、端子Ｄ１より、プロセツサデータ線ＰＤ
を介して、プロセツサＰｋｌに入力される。このように
して、下位バスカプラＬＢＣｉｊから、上位バスカプラ
ＬＢＣｋｌまでのデータの伝送が行える。なお、上記（
３）内で説明したように、受信プロセツサが送信プロセ
ツサと同一の下位バス内にあるときは、下位送信要求Ｌ
ＳＲが送信プロセツサから出ないで、上記（７）内で説
明した受信動作に従い、受信プロセツサによりデータが
受信される。

従つて、この場合は、上位バスＨＢは、このデータの送
受信に使われない。従つて、この上位バスは、他のプロ
セツサ間の送受信に並列に使用されうる。以上の説明か
ら分かるように、第２図の回路を下位バスカプラに用い
る場合、スイツチＳＷ（２）Ｂ端子に接続された”１゛
信号源は使用されない。

また、第２図の回路を上位バスカプラに用いる場合、ア
ドレス設定器ＡＳＥＴＬ、比較器ＣＭＰＬ、アンドゲー
トＡＮＤ２、ゲートＧ１、インバータＩＮＶ３、競合制
御回路ＡＲＢ内のインバータＩＮＶ２（第３図）は用い
られない。これらの相違を除くと、第２図の回路要素は
、上位バスカプラと下位バスカプラの両方において同じ
ように用いられる。さらに、これらの相違にもかかわら
ず、第２図の回路は、単にスイツチＳＷの接続を切換え
るだけで、上位バスカプラ又は、下位バスカプラのいず
れにも用いうる。なお、第６図は本発明の他の実施例で
、ＬＢ，ＬＢＣ，ＨＢｌ，ＨＢ２，ＨＢＣはそれぞれ、
下位バス、下位バスカプラ、第１の上位バス、第２の上
位バス、上位バスカプラを示す。Ａのグループ内の下位
バスカプラとＢのグループ内の下位カプラとは、上位バ
スカプラＨＢＣｌ第２上位バスＨＢｌ上位バスカプラＨ
ＢＣｌ第１の上位バスＨＢｌ、上位バスカプラＨＢＣ、
第２の上位バスＨＢ２、上位バスカプラを介して交信で
きる。上位バスカプラＨＢＣと上位バスＨＢｌ，ＨＢ２
との接続は、上述の実施例の場合と類似である。

【図面の簡単な説明】

第１図は、従来の、かつ本発明が適用される、データ処
理システムを示す図、第２図は、本発明によるバスカプ
ラの図、第３図は、第２図のバスカプラ内の競合制御回
路図、第４図は、本発明によるデータ処理システムの主
要部を示す図、第５図は、第２図のバスカプラの各端子
への信号の説明図、第６図は、本発明の他の変形例を示
す図。

Claims

【特許請求の範囲】１複数の下位バスと、該複数個の下位バスに共通に設けられた、上位バスと、
該下位バスの各々を該上位バスに接続するための上位バ
スカプラと、該下位バスの各々に対応して設けられた複
数の処理装置と、該処理装置の各々を対応する下位バス
に接続するための、複数の下位バスカプラとを有し、該
上位バスおよび下位バスはいずれもそれぞれ少なくもア
ドレス線とデータ線を有し、該下位バスカプラの各々は
、対応する処理装置からの送信要求に応答して、該下位
バスを使用中でなく、かつ、受信要求がないとき、対応
する下位バスの使用許可信号を発生する手段と、該下位
バス使用許可信号に応答して該送信要求を送出するため
の第１の手段と、下位バス使用許可信号に応答して、該
処理装置からの受信先下位バスカプラを指定するための
アドレスを送出し、該処理装置からの送信データを送出
するための第２の手段と、該バス線上の他の下位バスカ
プラから送られたアドレスが自己のアドレスと一致する
か否かを判別する第１の判別手段と、該第１の判別手段
が一致を示したとき該処理装置に受信指令信号を送出す
る手段と、データを該処理装置に送出する第３の手段と
を有し、該上位バスカプラは、対応する下位バスから入
力される該送信要求に応答して、他の上位バスカプラが
当該上位バスを使用中でないとき、該上位バスカプラの
使用許可信号を発生する手段と、該許可信号に応答して
、対応する下位バス上の信号を該上位バスに出力するた
めの第４の手段と、該上位バス内のアドレスが、自己に
対応する下位バスに接続された下位バスカプラのアドレ
スと一致するか否かを判別する第２の判別手段と、該第
２の判別手段が一致を示すとき対応する下位バスに、受
信要求を送出する手段と、該一致を示すとき、該上位バ
ス内のデータを、対応する下位バスに送出し、該上位バ
ス内のアドレスを、対応する下位バスに送出するための
第５の手段とからなる伝送システム。２該受信先下位バスカプラを指定するアドレスは受信
先下位バスカプラが接続されている下位バスの番号と、
該下位バス内の番号とからなり、該第１の判別手段は、
当該下位バスカプラに関する下位バス内番号と、該対応
するバス上の下位バス内番号の内容とを比較するための
第１の比較器とを有し、該第２の判別手段は、当該上位
バスカプラに対応する下位バスの番号と、該上位バス内
のアドレスの下位バス番号の内容を比較するための第２
の比較器とを有する第１項記載のデータ伝送システム。３該第１の判別手段は、当該下位バスカプラに関する
下位バス番号と、該下位バス上のアドレスの下位バス番
号の部分とを比較するための第３の比較器と、該第１、
第３の比較器の出力が一致したとき、一致信号を出力す
るように構成されている第２項記載のデータ伝送システ
ム。４該第１の手段は、当該下位バスカプラに関する下位
バス番号と該下位バス上のアドレス信号の下位バス番号
の部分とを比較するための第３の比較器と、該第３の比
較器が一致を示すとき該送信要求の選出を禁止する手段
とを有する第２項記載のデータ伝送システム。５該バスカプラは該下位バス内のローカル通信と該上
位バス経由の通信が同一の下位バスを競合するとき該上
位バス経由の通信を優先する手段を有する第１項記載の
データ伝送システム。６第１の端子に送信要求が入力されたときに、第２の
端子に、他の処理装置が対応するバスを使用中であるこ
とを示す信号が入力されず、第３の端子に、受信要求が
入力されていないときバス使用許可信号を発生する第１
の出力手段と、該許可信号に応答して、該第１の端子に
入力された送信要求を第４の端子に出力するための第１
のゲートと、該許可信号に応答して、第５、第６の端子
にそれぞれ入力された下位バスカプラアドレスおよび送
信データを、それぞれ、第７、第８の端子に出力するた
めの、第２、第３のゲートを有するバスカプラ。７第１、第２の部分アドレス設定器と、該第１のアド
レス設定器の内容と、該第７の端子上のアドレスの第１
の部分とを比較するための第１の比較器と、該第２のア
ドレス設定器の内容と、該第７の端子上のアドレスの第
２の部分とを比較するための第２の比較器と、該第１の
比較器の出力と、無条件一致信号とを切換えて出力する
ための第２の出力手段と、該第２の比較器の出力と、該
第２の出力手段の出力とが入力され、両出力が一致を示
しているときに、アドレス一致信号を出力するための第
３の出力手段と、該第３の出力信号を第９の端子に、受
信要求として出力する第４の出力手段と、該アドレス一
致信号に応答して、該第７、第８の端子上のアドレスお
よびデータを、それぞれ、第５、第６の端子に出力する
ための、第４、第５のゲートと、を有するバスカプラ。８該第１のゲートは、該第２の比較器からの一致信号
に応答して、該第１の端子に入力された送信要求を該第
４の端子に送出するのを禁止する手段を有する第６項記
載のバスカプラ。９該第１の出力手段は、該第２の端子に、対応するバ
スに接続された上手側の処理装置が該対応するバスを使
用中であることを示す信号が入力されたときおよび、該
信号が入力されないで、該第１の端子から送信要求が入
力されたときに、第１０の端子に、バス使用中であるこ
とを示す信号を出力するものである第６項又は第７項の
バスカプラ。