JPH11328099A - 情報処理装置用バスおよびその情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の目的は、種々のプロトコルを使用す
るＩ／Ｏ装置との接続性を保ちつつ、情報処理装置内部
のバス階層の数を減らすことにある。 【解決手段】 本発明では、システムバスとＩ／Ｏバス
の使用するプロトコルの両方を使用することができる混
在型システムバス（４０１）を設け、且つバスアダプタ
内部のバッファをアクセス先別に設け（４０６、４０
８）、システムバスのプロトコルに対応するＩ／Ｏ装置
（７）へのアクセス頻度をＩ／Ｏバスのプロトコルに対
応するＩ／Ｏ装置（５）へのアクセス頻度より高めるシ
ステムバス制御手段（４１４）を備えた構成とする。こ
れにより、処理速度の遅いＩ／Ｏ装置が、グラフィック
ス等の処理速度の速いＩ／Ｏ装置の処理を待たせること
によるシステム性能の低下を防止しつつ、バスの階層数
を減少することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パ−ソナルコンピ
ュ−タ等、バスを使用した情報処理装置に係り、特にそ
のバスを使用した情報処理の高速化技術に関する。

【０００２】

【従来の技術】従来のバスを使用した情報処理装置の技
術に関しては、特開平５−２３３５２８に開示されてい
る。従来、パ−ソナルコンピュ−タを始めとする情報処
理装置は、図３に示すように複数のバスが階層的に接続
された構成になっている。最上位のバスは演算装置（Ｃ
ＰＵと称する）バス９で、ＣＰＵの性能向上に伴い、そ
のＣＰＵバスで使用される周波数も上昇していく。これ
に対して、標準Ｉ／Ｏバス３０７は何世代にも渡って入
出力装置（以下、Ｉ／Ｏ装置と称する）や部品を継続的
に活用するため、従来機との互換性を重視し、ＣＰＵバ
スとは分離独立されている。また、最近のＰＣでは、複
数の標準Ｉ／Ｏバスを束ねてＣＰＵバスとのインタフェ
−スをとったり、グラフィックス等の高速Ｉ／Ｏ装置を
接続するために、高速システムバス３０６が間に挿入さ
れた３階層のバス構成をとるのが一般的な方式となって
いる。

【０００３】従来技術の方式では、システムバスと比較
的低速な標準Ｉ／Ｏバスが分離されているため、高速な
グラフィックス等の転送が処理速度の遅いＩ／Ｏ装置の
転送によってまたされることがない。

【０００４】

【発明が解決しようとする課題】従来の方式では、ＣＰ
Ｕバス、あるいは高速システムバスと標準Ｉ／Ｏバスが
分離されているため、高速なグラフィックス等の転送が
処理速度の遅いＩ／Ｏ装置の転送によって邪魔されるこ
とがない反面、３階層構造であるために、ＣＰＵからＩ
／Ｏ装置へのアクセス時間（レイテンシ−）が増大する
という問題がある。一方、レイテンシ−を小さくするた
めバスを２階層構造にすると、高速システムバスと標準
Ｉ／Ｏバスの各々に対応したＩ／Ｏ装置を活用すること
ができなくなり、装置設計の自由度が減少するという不
便さが生じる。

【０００５】本発明の目的は、複数のバス（高速システ
ムバス、標準Ｉ／Ｏバス等）と多様なＩ／Ｏ装置との接
続性は保ちつつ、情報処理装置内部のバス階層の数を減
らすことでＣＰＵからＩ／Ｏ装置へのアクセス時間（レ
イテンシ−）を低減することにある。

【０００６】

【課題を解決するための手段】本発明では上記目的を達
成するため、複数のバス（高速システムバス、標準Ｉ／
Ｏバス等）で使用されるプロトコルを全て使用できるバ
ス（以下、混在型システムバスと称する）を新たに定義
する。ここで、混在型システムバスの有するバス信号線
数が増加してバスアダプタのコストが増大することを防
ぐため、混在型システムバスの有するバス信号線は極力
共用とする。具体的には以下のような構成とする。すな
わち、中央処理装置とバスアダプタと前記バスアダプタ
と複数の入出力装置を接続するバスとを有する情報処理
装置において、前記バスは前記複数の入出力装置に各々
対応するプロトコルで共通して使用するバス信号線を有
する構成とする。

【０００７】ただし、前記混在型システムバスを用いた
場合、処理速度の異なる入出力装置の混在による、グラ
フィックス等の処理速度の速いＩ／Ｏ装置の性能低下と
いう新たな問題が生じる。すなわち、処理速度の遅いＩ
／Ｏ装置は、処理速度の速いＩ／Ｏ装置に比べてバスを
占有する時間が長く、その間、処理速度の速いＩ／Ｏ装
置の処理を待たせ、結果としてシステム全体の性能を低
下させるという問題が生じる。

【０００８】そこで本発明では、バスアダプタにアクセ
ス先別または使用されるプロトコルごとに当該バスアダ
プタに入力される信号を振り分けて前記信号を出力する
手段を設けることで問題を解決する。具体的には上記の
バスアダプタに以下の構成を加える。

【０００９】前記バスアダプタは、該バスアダプタに入
力される信号のプロトコルを判定する判定手段と、前記
判定手段によって判定されたプロトコルごとに前記信号
を格納する複数のバッファと、所定の基準に従って前記
複数のバッファから前記バスに信号を送出するバッファ
を選択する手段とを有する構成とする。

【００１０】ここで所定の基準とは、高速システムバス
で使用されるプロトコルに対応したＩ／Ｏ装置へのアク
セス頻度と標準Ｉ／Ｏバスで使用されるプロトコルに対
応したＩ／Ｏ装置へのアクセス頻度との比率に比例し
て、前記複数のバッファの各々のバスを使用する頻度の
比率となるように前記バッファを選択するという基準に
することもできる。

【００１１】上記の構成によれば、処理速度の遅いＩ／
Ｏ装置がグラフィックス等の処理速度の速いＩ／Ｏ装置
の処理を待たせることでシステムのト−タル性能が低下
することを防止することができる。

【００１２】

【発明の実施の形態】以下、本発明の一実施例を図１か
ら図１０によって説明する。図１は本発明の第１の実施
例のシステム全体構成を示すブロック図、図２は本発明
の第２の実施例のシステム全体構成を示すブロック図、
図３は情報処理装置の従来例のシステム全体構成を示す
ブロック図、図４は本発明の実施例のバスアダプタの内
部構成を示す詳細ブロック図、図５は従来例の高速シス
テムバスのライト転送のタイミングチャ−ト、図６は従
来例の標準Ｉ／Ｏバスのライト転送のタイミングチャ−
ト、図７は本発明の混在型システムバスの実施例におけ
るライト転送のタイミングチャ−ト、図８は本実施例の
バスアダプタのバッファ−の状態を示すブロック図、図
９は本発明の転送制御方式を示すタイミング図、図１０
は本発明の情報処理システムのアドレス空間マップであ
る。

【００１３】図１および図２において、１は中央処理装
置（ＣＰＵ）、２はメインメモリ（ＭＭ）、３はリ−ド
・オンリ−・メモリ（ＲＯＭ）、４はバスのプロトコル
変換を行うバスアダプタ、５、６はＩ／Ｏバスのインタ
フェ−スを有する入出力装置（Ｉ／Ｏ装置）、７、８は
システムバスのインタフェ−スを有する入出力装置（Ｉ
／Ｏ装置）、９はＣＰＵバス、１０は複数のバス（ここ
ではＩ／Ｏバスとシステムバス）のバスプロトコルで共
用できるバス信号線、１１はＩ／Ｏバスプロトコル専用
のバス信号線、１２はシステムバスプロトコル専用のバ
ス信号線である。バス信号線１０、１１、１２で１つの
混在型システムバスが構成される。

【００１４】図３において、３０１は高速システムバス
と標準Ｉ／Ｏバスとの間のプロトコル変換を行うバスア
ダプタ、３０２はグラフィックス等の処理速度の速いＩ
／Ｏ装置、３０３、３０４、３０５は処理速度の遅いＩ
／Ｏ装置、３０６は高速システムバス、３０７は標準Ｉ
／Ｏバスである。

【００１５】図４において、４０１は混在型システムバ
ス、４０２はバスアダプタ４内部のＣＰＵバスインタフ
ェ−ス制御部、４０３はアドレスデコ−ダ、４０４はＩ
／Ｏバス対応Ｉ／Ｏ装置アクセス用バッファとシステム
バス対応Ｉ／Ｏ装置アクセス用バッファのいずれかにデ
−タを入れるかを選択制御するバッファ制御部、４０５
はＩ／Ｏバス対応Ｉ／Ｏ装置アクセス用バッファ（混在
型システムバスからＣＰＵバス方向）、４０６はシステ
ムバス対応Ｉ／Ｏ装置アクセス用バッファ（混在型シス
テムバスからＣＰＵバス方向）、４０７はＩ／Ｏバス対
応Ｉ／Ｏ装置アクセス用バッファ（ＣＰＵバスから混在
型システムバス方向）、４０８はシステムバス対応Ｉ／
Ｏ装置アクセス用バッファ（ＣＰＵバスから混在型シス
テムバス方向）、４０９は一つのモジュ−ルにバス使用
権を与えている時間を計測するためのタイマ、４１０は
混在型システムバスのバス使用権を調停するバスア−ビ
タ、４１１は入力バッファ、４１２は出力バッファ、４
１３はセレクタ、４１４はシステムバスアクセスを制御
するシステムバス制御部、４１５はセレクタ、４１６は
バッファ４０５から４０８それぞれから発行された転送
の数を計数するためのカウンタである。

【００１６】図５において、５０１はバスの信号線が同
期して変化するためのシステムクロック（ＣＬＫ）、５
０２はＩ／Ｏ装置７からバスア−ビタに対するバスの使
用権要求信号（ＢＲＥＱ１−Ｎ）、５０３はバスア−ビ
タからＩ／Ｏ装置７に対するバス使用許可信号（ＢＧＮ
Ｔ１−Ｎ）、５０４は多重化されたアドレス／デ−タ信
号（ＡＤ（０−３１）−Ｐ）、５０５はアドレスサイク
ル指定信号（ＡＶ−Ｎ）、５０６はデ−タサイクル指定
信号（ＤＶ−Ｎ）、５０７はリ−ド／ライト指定信号で
ある。

【００１７】図６において、６０１はバスの信号線が同
期して変化するためのシステムクロック（ＣＬＫ）、６
０２はＩ／Ｏ装置５からバスア−ビタに対するバスの使
用権要求信号（ＢＲＥＱ０−Ｎ）、６０３はバスア−ビ
タからＩ／Ｏ装置５に対するバス使用許可信号（ＢＧＮ
Ｔ０−Ｎ）、６０４はアドレス信号（Ａ（０−１５）−
Ｐ）、６０５はデ−タ信号（Ｄ（０−３１）−Ｐ）、６
０６はアドレスラッチ信号（ＡＬＥ−Ｎ）、６０７はデ
−タサイクル指定信号（ＤＳ−Ｎ）、６０８はリ−ド／
ライト指定信号、６０９はスレ−ブ側がデ−タを受け取
ったことをマスタ側に伝えるアクノリッジ信号（ＤＴＡ
ＣＫ−Ｎ）である。

【００１８】図７において、７０１はバスの信号線が同
期して変化するためのシステムクロック（ＣＬＫ）、７
０２はＩ／Ｏ装置７からバスア−ビタに対するバスの使
用権要求信号（ＢＲＥＱ１−Ｎ）、７０３はバスア−ビ
タからＩ／Ｏ装置７に対するバス使用許可信号（ＢＧＮ
Ｔ１−Ｎ）、７０４はＩ／Ｏ装置５からバスア−ビタに
対するバスの使用権要求信号（ＢＲＥＱ０−Ｎ）、７０
５はバスア−ビタからＩ／Ｏ装置５に対するバス使用許
可信号（ＢＧＮＴ０−Ｎ）、７０６はＩ／Ｏバス対応Ｉ
／Ｏ装置アクセス時はデ−タ信号、システムバス対応Ｉ
／Ｏ装置アクセス時は多重化されたアドレス／デ−タ信
号となる（ＡＤ（０−３１）−Ｐ）、７０７はＩ／Ｏバ
ス対応Ｉ／Ｏ装置アクセス用アドレス信号（Ａ（０−１
５）−Ｐ）、７０８はシステムバス対応Ｉ／Ｏ装置アク
セス用アドレスサイクル指定信号（ＡＶ−Ｎ）、７０９
はシステムバス対応Ｉ／Ｏ装置アクセス用デ−タサイク
ル指定信号（ＤＶ−Ｎ）、７１０はＩ／Ｏバス対応およ
びシステムバス対応Ｉ／Ｏ装置アクセス共用リ−ド／ラ
イト指定信号、７１１はＩ／Ｏバス対応Ｉ／Ｏ装置アク
セス用アドレスラッチ信号（ＡＬＥ−Ｎ）、７１２はＩ
／Ｏバス対応Ｉ／Ｏ装置アクセス用デ−タサイクル指定
信号（ＤＳ−Ｎ）、７１３はＩ／Ｏバス対応Ｉ／Ｏ装置
アクセス用スレ−ブ側がデ−タを受け取ったことをマス
タ側に伝えるアクノリッジ信号（ＤＴＡＣＫ−Ｎ）であ
る。

【００１９】図８において、８０１、８０２、８０３は
Ｉ／Ｏバス対応Ｉ／Ｏ装置アクセス要求（転送１−３、
転送１−２、転送１−１）、８０４、８０５、８０６は
システムバス対応Ｉ／Ｏ装置アクセス要求（転送２−
３、転送２−２、転送２−１）である。

【００２０】図９において、９０１は転送１−１、９０
２は転送２−１、９０３は転送２−２、９０４は転送１
−２、９０５は転送１−１、９０６は転送２−１、９０
７は転送２−２、９０８は転送２−３、９０９は転送１
−２である。

【００２１】図１０において、１００１はアドレス空間
マップ、１００２は主記憶アドレス空間、１００３はシ
ステムバスアドレス空間、１００４は標準Ｉ／Ｏバスア
ドレス空間である。

【００２２】まず、第１の実施例の混在型システムバス
におけるシステムバスで使用されるプロトコルに対応し
たＩ／Ｏ装置へのアクセス方式から説明する。図５はラ
イト動作のタイミング図で、図１のＩ／Ｏ装置７からバ
スアダプタ４に対してライト転送を行う場合を示す。

【００２３】まず、ＢＲＥＱ１−Ｎ信号で、図１のＩ／
Ｏ装置７が混在型システムバスのバス使用権をバスア−
ビタ４１０に要求する。バスア−ビタ４１０はＢＧＮＴ
１−Ｎ信号でバス使用権をＩ／Ｏ装置７に与える。バス
使用権を得たＩ／Ｏ装置７はアドレスサイクルとデ−タ
サイクルを１サイクルずつ出して、ライト転送を終了す
る。バスア−ビタはＢＲＥＱ１−Ｎがネゲ−トされたこ
とを確認して、ＢＧＮＴ１−Ｎを打ち切る。

【００２４】次に、第１の実施例の混在型システムバス
におけるＩ／Ｏバスで使用されるプロトコルに対応した
Ｉ／Ｏ装置へのアクセス方式を説明する。図６はライト
動作のタイミング図で、図１のＩ／Ｏ装置５からバスア
ダプタ４に対してライト転送を行う場合を示す。

【００２５】まず、ＢＲＥＱ０−Ｎ信号で、図１のＩ／
Ｏ装置５は混在型システムバスのバス使用権をバスア−
ビタ４１０に要求する。バスア−ビタ４１０はＢＧＮＴ
０−Ｎ信号でバス使用権をＩ／Ｏ装置５に与える。バス
使用権を得たＩ／Ｏ装置５はアドレスとデ−タをそれぞ
れＡ（０−１５）−Ｐ、Ｄ（０−３１）−Ｐに出力し、
スレ−ブであるバスアダプタ４側からアックノリッジ信
号ＤＴＡＣＫ−Ｎがきた時点で、ライト転送を終了す
る。バスア−ビタはＢＲＥＱ０−Ｎがネゲ−トされたこ
とを確認して、ＢＧＮＴ１−Ｎを打ち切る。

【００２６】次に、これら２つのバス両者のプロトコル
の各々に対応する複数のＩ／Ｏ装置から混在型システム
バスに対してバス使用権の要求がアサートされた場合を
図７を用いて説明する。

【００２７】図７では、バス使用権の要求がＩ／Ｏ装置
５および７から同時にアサ−トされているが、その時点
でＩ／Ｏ装置７の方がバスを使用する優先順位が高くな
っているものとする。図７のタイミングチャ−トでは、
まずＩ／Ｏ装置７からバスアダプタ４へのライト転送
（図７のアクセス１）が行われ、次にＩ／Ｏ装置５から
バスアダプタ４へのライト転送（図７のアクセス１）が
行われている。ここで、図１、２のバス信号線１０に対
応した両方のアクセスに共通して使用されるバス信号線
上でＡＤ（０−３１）−ＰおよびＲ／Ｗ−Ｐ信号のやり
取りが行われている。

【００２８】また、図１、２のバス信号線１２のバス信
号線に対応したシステムバス専用のバス信号線でＡＶ−
Ｎ、ＤＶ−Ｎの信号のやり取りが行われる。更に、図
１、２のバス信号線１１のバス信号線に対応したＩ／Ｏ
バス専用のバス信号線でＡ（０−１５）−Ｐ、ＡＬＥ−
Ｎ、ＤＳ−Ｎ、ＤＴＡＣＫ−Ｎの信号のやり取りが行わ
れる。

【００２９】また、どちらのバスプロトコルを有するＩ
／Ｏ装置に対するアクセスかを判別する手段としては、
図１０のように定義されているアドレス空間マップに従
い、バスアダプタ４内部のアドレスデコ−ダ４０３の結
果を見て、バッファ制御部４０４が制御することになっ
ている。

【００３０】次に、混在型システムバスを用いた場合、
処理速度の異なる入出力装置の混在による、グラフィッ
クス等の処理速度の速いＩ／Ｏ装置の性能低下という新
たな問題を解決する方式について説明する。

【００３１】ＣＰＵからＩ／Ｏバスが使用するプロトコ
ルに対応したＩ／Ｏ装置に対するパラレルインプットア
ウトプット（以下、ＰＩＯと称する）ライトアクセス
と、システムバスが使用するプロトコルに対応したＩ／
Ｏ装置に対するＰＩＯライトアクセスがそれぞれ複数個
連続している場合を想定する。

【００３２】図８はその時のバスアダプタ内部のバッフ
ァ状況を示した図で、どちらのバッファも複数の転送要
求がファースト・イン、ファースト・アウト形式に詰ま
っており、それらが転送待ち状態になっている。この実
施例の場合、システムバスのプロトコルでは、Ｉ／Ｏバ
スのプロトコルの１／２以下の時間で１つの転送が実行
できると仮定するので、転送数を転送カウンタ４１６で
カウントし、システムバスが使用するプロトコルに対応
したＩ／Ｏ装置に対してはＩ／Ｏバスが使用するプロト
コルに対応したＩ／Ｏ装置への転送速度の２倍の転送頻
度で実行できるよう、混在型システムバスを使用する前
記バッファを随時選択するようにシステムバス制御部４
１４で制御する。この時の転送頻度は、ＣＰＵからアク
セスできるバスアダプタ４内部のコントロ−ルレジスタ
値で設定しても良い。この時の転送タイムチャ−トを図
９に示す。

【００３３】図９の（ａ）はシステムバスが使用するプ
ロトコルに対応したＩ／Ｏ装置への転送頻度を２倍に設
定した場合、（ｂ）はシステムバスが使用するプロトコ
ルに対応したＩ／Ｏ装置への転送頻度を３倍に設定した
場合である。また、バスアダプタ４以外のＩ／Ｏ装置が
バス使用権を有して転送を行う場合、バスア−ビタ４１
０がバス使用権を与える時間をタイマ４０９により制御
することも可能である。

【００３４】以上説明したように、バスアダプタ内部に
バッファをアクセス先別あるいは使用されるプロトコル
別に設けること、もしくは、バスア−ビタが各バスマス
タにバス使用権を与える時間をタイマを用いて制御する
ことにより、高速システムバスの使用するプロトコルに
対応したＩ／Ｏ装置へのアクセス頻度を標準Ｉ／Ｏバス
の使用するプロトコルに対応したＩ／Ｏ装置へのアクセ
ス頻度より高めることを可能にした。これにより、処理
速度の遅いＩ／Ｏ装置がグラフィックス等の処理速度の
速いＩ／Ｏ装置の処理を待たせることで、システム全体
の性能が低下することを防止することができる。

【００３５】結果として、混在型システムバスを性能的
に問題なく導入することにより、異なるプロトコルを使
用する各種バス対応の多様なＩ／Ｏ装置との接続性は保
ちつつ、情報処理装置内部のバス階層の数を減らすこと
で、ＣＰＵからＩ／Ｏ装置へのアクセス時間（レイテン
シ−）を低減できるという効果がある。

【００３６】

【発明の効果】本発明によれば、異なるプロトコルを使
用する各種バス対応の多様なＩ／Ｏ装置との接続性は保
ちつつ、ＣＰＵからＩ／Ｏ装置へのアクセス時間（レイ
テンシ−）を低減できるという効果がある。さらに、こ
の方式により発生する問題に関しては、処理速度の遅い
Ｉ／Ｏ装置がグラフィックス等の処理速度の速いＩ／Ｏ
装置の処理を待たせるようにバスアダプタで制御を行う
ことで、システム全体の性能が低下するという前記問題
を解決することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のシステム全体構成を示
すブロック図である。

【図２】本発明の第２の実施例のシステム全体構成を示
すブロック図である。

【図３】情報処理装置の従来例のシステム全体構成を示
すブロック図である。

【図４】本発明の実施例のバスアダプタの内部構成を示
す詳細ブロック図である。

【図５】従来例の高速システムバスのライト転送のタイ
ミングチャ−トである。

【図６】従来例の標準Ｉ／Ｏバスのライト転送のタイミ
ングチャ−トである。

【図７】本発明の実施例のバスのライト転送のタイミン
グチャ−トである。

【図８】本実施例のバスアダプタのバッファ−の状態を
示すブロック図である。

【図９】本発明の転送制御方式を示すタイミング図であ
る。

【図１０】本発明の情報処理システムのアドレス空間マ
ップである。

【符号の説明】

１…中央処理装置（ＣＰＵ）、２…メインメモリ（Ｍ
Ｍ）、４…バスアダプタ、５…Ｉ／Ｏ装置、９…ＣＰＵ
バス、１０…Ｉ／Ｏバスとシステムバスで共用できるバ
ス信号線、１１…Ｉ／Ｏバス専用のバス信号線、１２…
システムバス専用のバス信号線、３０１…バスアダプ
タ、３０２…高速Ｉ／Ｏ装置、３０３…低速Ｉ／Ｏ装
置、３０６…高速システムバス、３０７…標準Ｉ／Ｏバ
ス、４０１…混在型システムバス、４０２…ＣＰＵバス
インタフェ−ス制御部、４０４…バッファ制御部、４０
５…Ｉ／Ｏバス対応Ｉ／Ｏ装置アクセス用バッファ、４
０６…システムバス対応Ｉ／Ｏ装置アクセス用バッフ
ァ、５０２…バスの使用権要求信号（ＢＲＥＱ１−
Ｎ）、５０３…バスア−ビタからＩ／Ｏ装置７に対する
バス使用許可信号（ＢＧＮＴ１−Ｎ）、５０４…アドレ
ス／デ−タ信号（ＡＤ（０−３１）−Ｐ）、５０５…ア
ドレスサイクル指定信号（ＡＶ−Ｎ）、５０６…デ−タ
サイクル指定信号（ＤＶ−Ｎ）、５０７…リ−ド／ライ
ト指定信号、６０４…アドレス信号（Ａ（０−１５）−
Ｐ）、６０５…デ−タ信号（Ｄ（０−３１）−Ｐ）、６
０６…アドレスラッチ信号（ＡＬＥ−Ｎ）、６０７…デ
−タサイクル指定信号（ＤＳ−Ｎ）、６０８…リ−ド／
ライト指定信号、６０９…アクノリッジ信号（ＤＴＡＣ
Ｋ−Ｎ）、７０６…デ−タ、アドレス／デ−タ信号（Ａ
Ｄ（０−３１）−Ｐ）、７０７…アドレス信号（Ａ（０
−１５）−Ｐ）、８０１…Ｉ／Ｏバス対応Ｉ／Ｏ装置ア
クセス要求、８０４…システムバス対応Ｉ／Ｏ装置アク
セス要求、９０１…転送１−１、９０２…転送２−１、
１００１…アドレス空間マップ、１００３…システムバ
スアドレス空間、１００４…標準Ｉ／Ｏバスアドレス空
間。

Claims (7)

【特許請求の範囲】
1. 【請求項１】中央処理装置と、バスアダプタと、前記バ
   スアダプタと複数の入出力装置を接続するバスとを有す
   る情報処理装置において、 前記バスは、 前記複数の入出力装置に各々対応するプロトコルで共通
   して使用するバス信号線を有することを特徴とする情報
   処理装置。
2. 【請求項２】請求項１記載の情報処理装置において、 前記バスアダプタは、 該バスアダプタに入力される信号のプロトコルを判定す
   る判定手段と、 前記判定手段によって判定されたプロトコルごとに前記
   信号を格納する複数のバッファと、 所定の基準に従って前記複数のバッファから前記バスに
   信号を送出するバッファを選択する手段と、を有するこ
   とを特徴とする情報処理装置。
3. 【請求項３】請求項２記載の情報処理装置において、 前記所定の基準とは、 前記複数のバッファにそれぞれ対応する前記プロトコル
   ごとの情報転送性能の比率が前記複数のバッファのそれ
   ぞれが前記バスを使用する頻度の比率となるように前記
   バッファを選択するという基準であることを特徴とする
   情報処理装置。
4. 【請求項４】中央演算装置から入出力装置へのバスを介
   した信号転送を制御するバスアダプタにおいて、 当該バスアダプタに入力される異なるプロトコルにそれ
   ぞれ対応した複数の信号を前記プロトコルごとに振り分
   けて前記入出力装置に転送する転送手段と、 を有することを特徴とするバスアダプタ。
5. 【請求項５】請求項４記載のバスアダプタにおいて、 前記転送手段とは、 該バスアダプタに入力される複数の信号のプロトコルを
   判定する判定手段と、 前記判定手段によって判定されたプロトコルごとに前記
   信号を格納する複数のバッファと、 所定の基準に従って前記複数のバッファから前記バスに
   信号を送出するバッファを選択する手段と、を有するこ
   とを特徴とするバスアダプタ。
6. 【請求項６】請求項５記載のバスアダプタにおいて、 前記所定の基準とは、 前記複数のバッファにそれぞれ対応する前記プロトコル
   ごとの情報転送性能の比率が前記複数のバッファのそれ
   ぞれが前記バスを使用する頻度の比率となるように前記
   バッファを選択するという基準であることを特徴とする
   バスアダプタ。
7. 【請求項７】バスアダプタと複数の入出力装置を接続す
   るバスであって、 異なるプロトコルが共通に使用するバス信号線を有する
   ことを特徴とするバス。