JPS63200261A

JPS63200261A - Ｄｍａデ−タ転送装置

Info

Publication number: JPS63200261A
Application number: JP3067787A
Authority: JP
Inventors: Mikio Yonekura; 米倉　幹夫
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1987-02-14
Filing date: 1987-02-14
Publication date: 1988-08-18
Also published as: WO1988006319A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＤＭＡ　（ダイレクト・メモリ・アクセス）に
よるデータ転送装置に関する。

〔従来の技術〕

ＣＰＵを介することなく、システムバスを利用して記憶
装置、入出力装置その他の周辺装置相互の間で直接にデ
ータの転送を行うＤＭＡ　（ダイレクト・メモリ・アク
セス）によるデータ転送を行うには、専用の制御装置（
ＤＭＡコントローラ、以下ではＤＭＡＣという）がＬＳ
Ｉとして市販されており、広く用いられている。

第４図はこのようなりＭＡＣを用いた従来のＤＭＡデー
タ転送装置を示すものである。本図において、１はＤＭ
Ａコントローラ（ＤＭＡＣ）、６はハスアービタ、３０
は周辺装置、３０−１はこの周辺装置のコントローラ（
ｐｅｒｉｐｈｅｒａｌ　ｄｅｖｉｃｅ　ｃｏｎｔｒｏｌ
ｅｒ　、以下ではＰＤＣと略す）、２０は双方向バッフ
ァ、４０はＲＡＭ、５１は１６ビツトシステムバスであ
る。

ＤＭＡＣｌはＤＭＡによるデータ転送の制御を行うもの
である。バス・アービタ６はシステムバス５１が複数の
装置によって共用されている場合に、他の装置との間で
該システムバス５１の使用権の調停ヲとって、該ＤＭＡ
Ｃｌのためにシステムバス５１の使用権を得るためのも
のである。ＰＤＣ３０−１は、例えばフロッピーディス
クコントローラ、やＣＲＴコントローラのように周辺装
置の制御を行うものである。双方向バッファ２０は、Ｄ
ＭＡＣｌの制御によって、データの書込みまたは読出し
に対応して一方向のみを通過可能とするようなデータバ
ッファである。ＲＡＭ　４０は、ここでは、上記の周辺
装置３０との間でシステムバス５１を介してデータのや
りとりを行うものである。システムバス５１は前述のよ
うに複数の装置に共有されるバスである。

第４図の聞へＣ１、ＰＤＣ３０−１、およびハス・アー
ビタ６における各入出力の意味について説明する。

ＰＤＣ３０−１におけるＤＲＱは、ＤＭＡＣｌに対する
ＤＭＡデータ転送要求（ＤＭＡリクエスト信号）の出力
端、ＤＭＡＣｌにおけるＤＲＱはその入力端、ＤＭＡＣ
ｌにおけるＨＬＤＲＱはバス・アービタ６に対しシステ
ムバス５１の使用権を要求するホールドリクエスト信号
の出力端、バス・アービタ６におけるＧＳＥＬは前記Ｈ
ＬＤＲＱの入力端、バス・アービタ６におけるＢＭＭは
ＤＭＡＣｌに対してシステムバス５１の使用権を得たこ
とを知らせる（システムバス５１の使用承認を知らせる
）バス・マスク・モード出力端、ＤＭＡＣｌにおけるＨ
ＬＤＡＫは前記ＢＭＭの入力端、ＤＭＡＣ１におけるＤ
ＡＣＫはＰＤＣ３０−１に対してシステムバス５１の使
用権を得たこと、つまり、使用承認を知らせるＤＭＡア
クノリッジ信号の出力端、ＰＤＣ３０−１におけるＤＡ
ＣＫはその入力端、ＤＭＡＣｌにおける＊　ｌ０ＲＤは
ＰＤＣ３０−１に対するデータ読出しくリード）信号（
負論理）の出力端、＊■０誓ＲはＰＤＣ３０−１に対す
るデータ書込み（ライト）信号（負論理）の出力端、Ｗ
Ｒはシステムバス５１を介してＲＡＭ　４０へ送るデー
タ書込み（ライト）信号出力端、ＲＤはシステムバス５
１を介してＲＡＭ　４０へ送るデータ読出しくリード）
信号出力端、ＰＤＣ３０−１におけるＲＤは前記＊　１
０ＲＯの入力端、ＷＲは前記＊　ｌ０ＷＲの入力端、バ
ス・アービタ６における＊　ＸＡＣＫはＲＡＭ４からの
データ読出しまたはデータ書込完了を知らせる信号（＊
は負論理を示す）の入力端、バス・アービタ６における
ＲＤＹは前記＊　ＸＡＣＫに応じて出力される、ＲＡＭ
　４０におけるデータ読出しまたはデータ書込み完了を
ＤＭＡＣｌに知らせるレディ（ＲＥＡＤＹ）信号の出力
端、そして、ＤＭＡＣ１におけるＲＤＹはその入力端で
ある。また、ＰＤＣ３０−１におけるＤＯＯ〜０７は周
辺装置３０へ、あるいは周辺装置３０からの転送データ
の入出力端である。

以下に、第４図の構成のＤＭＡデータ転送装置の動作を
、ＰＤＣ３０−１からＲＡＭ　４０ヘデータを転送する
場合について、第５Ａ図のタイミング図を用いて説明す
る。まず周辺装置のＰＤＣ３０−１内に一回の転送分の
データ（一般に８ビツトの場合が多い）が用意される。

するとＰＤＣ３０−１はＤＭＡＣｌへＤ　Ｍ　Ａリクエ
スト信号を送る。すなわち、ＤＲＱを“１”レベルとす
る。ＤＭＡＣｌはこれを受けて、ハス・ア−ビタ６に対
してシステムバス５１の使用権を要求するホールドリク
エスト信号を送る。すなわち、ＨＬＤＲＱを“１″とす
る（１）。バス・アービタ６は、上記ＨＬＤＲＱをＧＳ
ＥＬ端子に入力する（２）と、システムバス５１の使用
権に関して、他の装置との間で調停をとり（３）、より
高い優先権を有する他の装置によるシステムバス５１の
使用が終了すると、該システムバス５１の使用権が得ら
れる。

システムバス５１の使用権が得られるとバス・アービタ
６はＢＭＭ（バス・マスク・モード）出力を“１″とし
て、ＤＭＡＣのＨＬＤＡＫ端子に伝える（４）。

ＤＭＡＣｌはＨＬＤＡＫが１″となると、ＰＤＣ３０−
１に対してＤＭＡアクノリッジ信号を送って、データバ
スの使用権の確立を伝達する。すなわちＤＡＣＫを“１
”とする（５）。ＤＡＣＫが＋ｔｌ＋ｔとなると共に、
ＤＭＡＣｌはＰＤＣ３０，１に対してはデータ読出し信
号＊　ｌ０ＲＤを、ＲＡＭ　４０に対してはシステムバ
ス５１を介してデータ書込み信号ＷＲ（−は反転された
信号レベルを意味する）を送るすなわち■を“０”とす
る、５）。また、このとき、ＰＤＣ３０−１においては
ＤＲＱを０″とする（６）。そして、ｐｏｃ３０−１に
おいてはＤＭＡＣ１からの上記＊　ＴＯＲＤをＲＤ端子
より入力し、これによって、周辺装置３０に準備されて
いたデータをシステムバス５１を介してＲＡＭ　４０へ
転送する（７）。ＲＡＭ　４０において該データの書込
みが完了すると、ＲＡＭ　４０からバス・アービタ６に
対し、データの書込みの完了を、＊　ＸＡＣＫ信号を“
０”とすることにより伝える。バス・アービタ６は、＊
　ＸＡＣＫが“０″となると、ＤＭＡＣｌに対してＲＤ
Ｙ信号を（ＲＤＹを“１”とすることにより）伝達する
（８）。ＤＭＡＣｌにおいては、ＲＤＹの“１″を受信
して、データの書込完了を認識すると、前述の、ＰＤＣ
３０−１への＊　ｌ０ＲＤ、およびＲＡＭ　４０に対す
るＷＲを“１”に、またＰＤＣ３０−１へのＤＡＣＫを
０″に戻す（９）。ＤＭＡＣｌにおいてはＤＡＣＫが“
Ｏ″となったことにより、ＨＬＤＲＱを“Ｏ″に戻す（
１０）。また、ＲＡＭ　４０からの＊　ＸＡＣＴ’は、
ＤＭＡＣｌからのＷＲが“１”に戻ったことに゛より、
再び“１゛に戻る（１０）。これによってＲＤＹも“０
”に戻る（１１）。ＰＤＣ３０−１においてはＤＭＡＣ
ｌからの＊　ｌ０ＲＤ、すなわちＲＤが１″に戻ったこ
とにより、データの送出を止める（１０）。

ＤＭＡＣｌにおいてＨＬＤＲＱが“０″となったことに
より、バス・アービタ６のＧＳＥＬは０″となり　（１
１）、これに従ってＢＭＭも“Ｏ”となって（１２）　
、さらに、これにより、ＤＭＡＣｌのＨＬＤＡＫも０″
に戻る（１３）。以上が従来のＤＭＡデータ転送装置に
おけるＰＤＣ３０−１からＲＡＭ　４０へのデータ転送
の１サイクルの動作である。

第４図の従来のＤＭＡデータ転送装置におけるＲＡＭ　
４０からＰＤＣ３０−１へのデータ転送のタイミングは
第５Ｂ図に示されているが、その動作の手順およびタイ
ミングは前述の第５Ａ図の場合と全く同様であって、第
５Ａ図における■がＷＲに、そして、Ｗ丁がＩ丁に、さ
らに＊　ｌ０ＲＤが＊　ｌ０ＷＲに置き換わっただけで
ある。但し、ＲＡＭ　４０からの信号＊　ＸＡＣＴは、
第５Ｂ図においては、データの書込み完了時ではな（、
ＲＡＭ　４０からの転送データと同時に送られる。

〔発明が解決しようとする問題点〕

前述の第４図のような構成において、一般にＰＤＣ３０
−１において１回に送出できるデータのビット数（通常
のＰＤＣでは８ビツトのものが多い）は、システムバス
５１やＲＡＭ　４０のビット数（例えば１６ビツト、あ
るいは３２ビツト）より少ない場合が多い。

このような場合、前述の従来のＤＭＡデータ転送装置に
おいては、システムバスのうち１部のビットしか使わな
いので、システムバスの使用効率が悪く、また、システ
ムバスの使用頻度が高くなり、システムバスを占有する
時間が長くなるという問題点がある。

マｆ、−１ＤＭＡ要求に対するＤＭＡコントローラ側の
応答時間に制限のあるような周辺装置（例えばフロッピ
ーディスクコントローラ等）においては、応答時間マー
ジンが少ないためデータの続落し、書落しの発生確率が
大きくなるという問題点もある。例えば、フロッピーデ
ィスク装置においては、フロッピーディスクとフロッピ
ーディスクコントローラ内のレジスタとの間では１０μ
ｓｅｃ毎にデータの転送を行っており、この転送の後、
次の１０μｓｅｃ弱の間に他の装置との間でＤＭＡによ
るデータ転送を行わねばならないという制限がＤＭＡコ
ントローラの応答時間に課せられている。ＤＭＡコント
ローラがこの１０μｓｅｃ弱の間にシステムバスの使用
権を獲得できないときには、データの続落し、書落しが
生ずる。

〔問題点を解決するための手段〕

第１図は本発明の基本的構成を示す図である。

本図において、１はＤＭＡコントローラ、２はバッファ
リング回路、３は第１の装置、４は第２の装置、５はシ
ステムバス、６はバス・アービタである。ここで第１の
装置３および第２の装置４はそれぞれ、上記システムバ
ス５を介してデータのやりとりをする記憶装置、入出力
装置その他の周辺装置の１つであるものとする。ＤＭＡ
コントローラ１は前に〔従来の技術〕の項において説明
したように、上述のような記憶装置、入出力装置その他
の周辺装置の間でＣＰＵを介することなしに、上記シス
テムバス５を利用してデータのやりとりを行うときにこ
のデータ転送の動作を制御するものである。バス・アー
ビタ６は、上記ＤＭＡコントローラ１から該システムバ
ス５の使用要求を受けると、前記システムバス５の使用
権について他の装置との間で調整を行って、他の、より
優先する装置による該システムバス５の使用が終って、
該システムバス５の使用権を確立すると、前記ＤＭＡコ
ントローラ１にこのことを知らせる。すなわち、ε亥Ｄ
ＭＡコントローラ１に対し、３亥システムハス５の使用
承認を与える。システムバス５は、システム内の各種の
主要な情報、例えばデータ、アドレス、制御信号等を双
方向に伝達する手段である。

一般のＤＭＡデータ転送装置は、上記のＤＭＡコントロ
ーラ１、ハス・アービタ６、そしてシステムバス５から
構成され、上記の第１の装置３と第２の装置４との間で
データのやりとりを行うものであるが、本発明の特徴は
、この第１の装置３とシステムバス５との間に、バッフ
ァリング回路２を設けたことにある。このバッファリン
グ回路２は、前記第１の装置３から所定の回数のデータ
転送を受けて、該所定の回数のデータを同時且つ並列に
前記第２の装置４に転送し、また、該バッファリング回
路２は、前記第２の装置４から１回のデータ転送を受け
て、該１回のデータを前記所定の回数に分けて前記第１
の装置３へ転送する。

〔作　用〕

本発明のＤＭＡデータ転送装置において、第１の装置３
のデータを第２の装置４へ転送する場合、本発明におい
て設けられたバッファリング回路２が、１回のデータ転
送におけるビット数の少ない第１の装置３からの転送デ
ータを所定の転送回数受けて後、第２の装置４へ転送し
、逆に第２の装置４からのデータ転送の際は、第１の装
置３へ転送できるビット数の所定倍のビット数で、該バ
ッファリング回路２へ転送し、その後、該バッファリン
グ回路２から第１の装置３へ、第１の装置３へ転送でき
るビット数で上記所定回数転送する。

こうして、本発明のＤＭＡデータ転送装置においては、
システムバス５の利用効率を改善し、システムバス５の
使用回数も減小させ、且つ、ＤＭＡコントローラ側の応
答時間マージンを大きくすることができる。

〔実施例〕

第２Ａ図および第２Ｂ図は、それぞれ、本発明の実施例
におけるＰＤＣ３０−１よりＲＡＭ　４０へのデータ転
送に関わる構成、および、ＲＡｌ’ｌ　４０からＰＤＣ
３０−１へのデータ転送に関わる構成を示す図である。

初めに第２Ａ図に示される構成について説明する。

第２Ａ図において、ＤＭＡＣｌ　、バス・アービタ６、
周辺装置３０、ＰＤＣ３０−１、ＲＡＭ４０　、および
１６ビツトシステムバス５１は、第４図の構成における
ものと同一である。

前述のように、本発明においては、第４図の周辺装ｆｆ
３０と１６ビツトシステムバス５１との間のデータ転送
の経路に設けられていた双方向バッファ２０の代りにバ
ッファリング回路２が設けられている。第２Ａ図におい
ては、このバッファリング回路２の構成のうちＰＤＣ３
０−１よりＲＡＭ　４０へのデータ転送に関わる構成の
みを示している。

バッファリング回路２はバッファレジスターＰＤＣ転送
シーケンサ部２−１、第１の転送レジスタ指定部２−２
、第１のバッファレジスタ部２−３、および、第１のＤ
ＭＡＣ転送制御部２−４からなる。

バッファレジスターＰＤＣ転送シーケンサ部２−１はバ
ッファリング回路２とＰＤＣ３０−１との間でのデータ
転送を制御する。第１のバッファレジスタ部２−３は、
上記バッファレジスターＰＤＣ転送シーケンサ部２−１
の制御により転送されたデータを所定回数分（本実施例
では２回分）保持しておくための構成であり、第１の転
送レジスタ指定部２−２は上記第１のバッファレジスタ
部２−３内における、転送されてきたデータの保持の制
御を行い、また所定回数の転送が行われたことを計数し
て確認する。第１の叶ＡＣ転送制御装置２−４は、主に
、前記第１のバッファレジスタ部２−３内の上記所定回
数分のデータを、ＤＭＡＣｌを用いてＲＡＭ　４０へ転
送することを制御する。

以下において、上記各部の構成の詳細を説明する。

バッファレジスターＰＤＣ転送シーケンサ部２−１はＳ
Ｒフリップフロップ２２およびシーケンサ２３からなる
。ＳＲフリップフロップ２２は、ＰＤＣ３０−１と第１
のバッファレジスタ部２−３との間でデータ転送が行わ
れている状態かどうかを示すものでそのＱ出力はＰＤＣ
３０−１のＤＡＣＫ入力およびシーケンサ２３のＩＮ入
力に接続されている。シーケンサ２３は、フリップフロ
ップ２２のＱ出力をＩＮ入力で受けると直ちにバッファ
レジスタコントロール（ＢＣ）出力より第１のバッファ
レジスタ部２−３内のレジスタ３１または３２をデータ
書込み可能にする信号を出力すると共に、ＲＤ出力より
ＰＤＣ３０−１に対しデータ読出しくリード）信号を送
出する。そして、これらの信号によりＰＤＣ３０−１か
らレジスタ３１または３２にデータ転送が完了するに充
分なタイミングの後、ＥＮＤ出力よりエンド信号を出力
する。このエンド信号はＰＤＣ３０−１からバッファリ
ング回路２への１回のデータ転送の終了を示すもので、
クロックに同期し、約クロック１周期のパルス幅を有し
ており、第１の転送レジスタ設定部２−２に入力される
と共に、前記フリップフロップ２２をリセットしてＰＤ
Ｃ３０−１のＤＡＣＫ入力を０”レベルに戻す。シーケ
ンサ２３の内部構成は図示しないが、ＩＮ入力の立上り
でトリガされて、３種類の所定幅を有するパルスをそれ
ぞれ、所定のタイミングの出力するものであるので、カ
ウンタと微分回路によって容易に構成される。

第１の転送レジスタ設定部２−２はＴフリップフロ・／
プ２４、および３つのアンド回路２５　、２６および２
７からなり、前記シーケンサ２３からのエンド信号を入
力する毎にクロックの立上りに同期してＱ出力を反転さ
せ、アンド回路２５および２６を順に開とする。アンド
回路２５および２６には、共に前記シーケンサのＢＣ出
力が接続され、さらに、それぞれの出力は第１のバッフ
ァレジスタ部２−３内のレジスタの制御入力に接続され
ている。

こうして、シーケンサ２３からのバッファレジスタコン
トロール（Ｂ　Ｃ）信号、すなわちレジスタ３１または
３２を書込み可能とする信号は、該第１の転送レジスタ
設定部２−２を経ることにより、シーケンサ２３のエン
ド信号が出力される毎、すなわちＰＤＣ３０−１からバ
ッファリング回路２への１回のデータ転送が終了する毎
に別のレジスタの制御入力に入力されることになる。さ
らに前記フリップフロップ２４のＱ出力は、一方の入力
が前記シーケンサ２３のＥＮＤ出力に接続されたアンド
回路２７の他方の入力に接続され、前記シーケンサ２３
のバッファレジスタコントロール（ＢＣ）出力を第１の
バッファレジスタ部２−３内の最後のレジスタに入力さ
せるときには、アンド回路２７においてもエンド信号が
通過できるように設定されている。つまり、アンド回路
２７の出力は、ＰＤＣ３０−１から第１のバソファレジ
スク部２−３内の全ての（この例では２つの）レジスタ
３１および３２にデータ転送が終了したことを示すもの
である。

第１のバッファレジスタ部２−３は、２つの８ビツトの
レジスタ３１および３２、そしてバッファ回路３３より
なる。レジスタ３１および３２は、各々ＰＤＣ３０−１
の８ピントのデータ出力端ＤＯＯ〜０７より人力され、
前記第１の転送レジスタ設定部２−２内のアンド回路２
５および２６の出力を、それぞれの制御入力としている
。そしてこれらのレジスタ３１および３２の出力は並列
に１６ビツトのバッファ回路３３の入力に接続されてい
る。

このバッファ回路３３は、ＤＭＡＣｌのＤＡＣＫ出力を
制　・御入力としており、ＤＡＣＫが″１″レベルのと
きにデータ通過可能となるが、この制御入力は、ＤＭＡ
Ｃｌからの読出し信号の役割を果している。

第１のＤＭＡＣ転送制御部２−４は、微分回路２９、Ｓ
Ｒフリップフロフプ２８、およびアンド回路２１からな
る。微分回路２９は、ＤＭＡＣｌのＤＡＣＫ出力を入力
としており、ＤＡＣＫ信号の立下り、すなわちＤＭＡＣ
ｌによるバッファリング回路２からＲＡＭ　４０へのデ
ータ転送の終了を検出して、Ｄ　Ｍ　Ａ転送終了の信号
を出力する。この微分回路２９の出力はＳＲフリップフ
ロップ２８のリセット入力に接続されている。また前述
の第１の転送レジスタ設定部２−２のアンド回路２７の
出力、つまり、第１のバッファレジスタ部２−３の全て
のレジスタにＰＤＣ３０−１からのデータ転送が行われ
たことを示す信号は、該ＳＲフリップフロップ２８のセ
ント入力に接続されている。こうして、ＳＲフリップフ
ロップ２８は、該バッファリング回路２が、ＰＤＣ３０
−１との間でデータ転送を行っている状態か、あるいは
叶ΔＣ１によってＲＡＭ　４０との間のデータ転送を行
っている状態かを示すものでＱ出力が“０”の場合が前
者、Ｑ出力が“１”の場合が後者に対応する。アンド回
路２１はＤＭＡＣｌによるＲＡＭ４０との間のデータ転
送中（−可一＝“０”の間）はＰＤＣ３０−１のＤＲＱ
出力からの新たな信号を受は付けず、前記ＤＭＡＣｌの
ＤＡＣＫ出力が立下ってＳＲフリップフロップ２８の一
σが“１”となって初めて、ＰＩＩＣ３０−１からのＤ
ＲＱ信号を通過させる。このアンド回路２１の出力は、
前記バッファレジスターＰＤＣ転送シーケンサ部２−１
のＳＲフリップフロップ２２０セット入力に接続されて
おり、このアンド回路２１が開となっていれば、ＰＤＣ
３０−１のＤＲＱ出力からのＤＭＡリクエスト信号がＳ
Ｒフリップフロップ２２をセットして、前述のようなＰ
ＤＣ３０−１から第１のバッファレジスタ部２−３への
データ転送が開始される。

以下においては、上述のような第２Ａ図の構成の動作を
第３Ａ図のタイミング図を用いて説明する。

まず初めに、ＰＤＣ３０−１に８ビツトのデータが準備
されると、ＰＤＣ３０−１はＤＲＱ出力を“１”レベル
にする。フリップフロップ２２　、２４　、２８の初期
状態が全てＱ＝“０”であるとするとアンド回路２１０
入力は共に１となってフリップフロップ２２がセットさ
れ、そのＱ出力は“１″となる。

（１）。フリップフロップ２２のＱ出力は、ＰＤＣ３０
−１の１３ＡＣＫ入力に接続されており、ＤＡＣＸが１
”となるぐ２）。他方、フリップフロップ２２のＱ出力
はシーケンサ２３にも入力される。シーケンサ２３はＩ
Ｎ入力の立上りによって、直ちにバッファレジスタコン
トロール出力ＢＣをｌ′１″とし、ＰＤＣ３０−１に対
するリード信号出力ＲＤを“０”レベルトスる（２）。

バッファレジスタコントロール出力ＢＣはアンド回路２
５および２６それぞれの一方の入力となっているが、フ
リップフロップ２４の初期状態がＱ＝Ｏであることによ
り、アンド回路２５のみが開となっている。他方、シー
ケンサのリード信号出力ＲＤがＰＤＣ３０−１に入力さ
れることにより、ＰＤＣ３０−１より前記の８ビツトの
データが送出され（３）、レジスタ３１および３２のう
ち、前述のアンド回路２５からトリガ入力されるレジス
タ３１に、この８ビツトのデータはロードされる。レジ
スタ３１へのデータ転送力を完了すると該シーケンサ２
３は、前記ＢＣおよびＲＤのレベルを元に戻し、さらに
ＥＮＤ出力よりクロックパルスに同期してクロック１周
期の幅を有するパルス（エンド信号）を出力する（４）
。このＥＮＤ出力はフリップフロップ２２のリセット入
力に接続されており、フリップフロップ２２のＱ出力は
該エンド信号により、“０”となる（５）。

上記Ｑ出力は、また、ＰＤＣ３０−１のＤＡＣＫ入力に
接続されているのでこれも“０”となる（５）。他方、
前記ＥＮＤ出力は、また、Ｔフリップフロップ２４のＴ
入力に入力されており、このＱ出力を反転、すなわち“
１″とする（５）。これによって、このＱ出力がそのま
ま一方の入力に接続されているアンド回路２６が開とな
る。また、Ｔフリップフロップ２４のＱ出力はアンド回
路２７の一方の入力にも接続されており、このアンド回
路２７の他方の入力には前記ＥＮＤ出力が接続されてい
るが、前述のように、エンド信号はシーケンサ２３にお
いてクロックに同期してクロックの１周期の幅をもって
出力されたものであるので、Ｔフリ・７ブフロツプ２４
にこのパルスが到達して、次のクロックパルスの立上り
に同期するのは、上記エンド信号パルスのほぼ立下り近
くとなって、このＴフリップフロップ２４のＱ出力は０
”から′１”となり、このＱ出力の立上りはアンド回路
２７において該アンド回路２７の他方に入力されている
エンド信号の立下り部分と競合し、アンド回路２７から
は掻く短い幅のハザード（ｈａｚａｒｄ）パルスが出力
される可能性があるが、このアンド回路２７の出力をリ
セット入力とするＳＲフリップフロップ２８はクロック
同期型であるので、上記ハザードパルスには影響されな
い。

ＰＤＣ３０−１においては、ＤＡＣＫが“θ″となって
いるので、周辺装置３０から次の８ビツトのデータが送
られて来ると、再びＤＲＱ出力を“１”とする（６）。

このＤＲＱ出力は、前述のように、フリップフロップ２
２をセットしく　６　）、ＰＤＣ３０−１のＤＡＣＫ入
力を“１”とし、シーケンサ２３を駆動してシーケンサ
２３のＢＣ出力を“ｌ”に百出力を“０″にする（７）
。ここで、前述のように、フリップフロップ２４のＱ出
力が反転して“１″となっているのでアンド回路２６が
開となっており、今回はレジスタ３２にＰＤＣ３０−１
からの８ビツトのデータがロードされる（８）。レジス
タ３２へのデータ転送が終ると、ＢＣ出力およびＲＤ出
力は元のレベルに戻され、シーケンサ２３がらはエンド
信号が出力される（９）。このエンド信号は前回同様フ
リップフロップ２２をリセットすることにより、ＰＤＣ
３０−１のＤＡ（Ｊ入力を′″０”に戻しく１０）　、
また、フリップフロップ２４を反転するが、前回と同様
の理由により、アンド回路２７の一方の入力に接続され
たフリップフロップ２４のＱ出力が反転する直前に、エ
ンド信号が、該アンド回路２７の他方の入力を通過して
しまう。すなわち、今回のエンド信号は、アンド回路２
７のもう一方の入力がフリップフロップ２４のＱ出力の
反転前の“１”レベルにあるときに該アンド回路２７に
入力されるので、このアンド回路２７の出力は“１”と
なってフリップフロップ２８をセットする（１０）。こ
こで、フリップフロップ２８の百出力が“０”となった
ことにより、ＰＤＣ３０−１がらのＤＲＱ信号はアンド
回路２１にてしゃ断されることになる。また、フリップ
フロップ２８のＱ出力はＤＭＡＣｌのＤＲＱ入力に接続
されておりこれが“１”となったことにより　（１１）
　、ＤＭＡＣｌは、先に第４図の説明で述べたとおりの
手順でバスアービタ６を介して（１２）システムバス５
１の使用権を得るとＤＡＣＫ出力を“１”とする（１３
）。ＤＭＡＣｌのＤＡＣＫ出力はバッファ回路３３の制
御入力となっており、これが“１”となったことにより
、バッファ回路３３は通過可能となってレジスタ３１お
よびレジスタ３２にロードされていた合計１６ビノトの
データをパラレルにシステムバス５１を介してＲＡＭ　
４０へ転送する。ＤＭＡＣｌがらはＲＡＭ　４０に対し
てデータ書込み信号がＷＲを“０”レベルとする形で送
られており、こうして、上記１６ビツトのデータはＲＡ
Ｍ　４０に書込まれる。第４図の説明と同じ＜　、ＲＡ
Ｍ　４０においてデータの書込みが完了すると、ＲＡＭ
４０からバスアービタ６に対し、データの書込みの完了
を、＊　ＸＡＣＫ信号を“０”とすることにより伝える
。これはＤＭＡＣｌへＲＤＹ入力が“１”となる形で伝
えられ（１４）　、これによりＤＭＡＣｌはＷＲを元の
レベルに戻し、さらにＤＡＣＫ出力も“０”に戻す（１
５）。■が“１”に戻ったことによりＲＡＭ　４０は＊
　ＸＡＣＫを１″に戻しく１６）、これによりＤＭＡＣ
ｌのＲＤＹ入力（バスアービタ６のＲＤＹ出力）も“０
″に戻る（１７）。ＤＭＡＣｌのＤＡＣＫ出力は微分回
路２９に接続されているが、この微分回路２９は人力の
立下りを検出して所定の幅のパルスを出力するもので、
前述のＤＡＣＫの“１”−“０”　（１５）の立下りを
検出して、フリップフロップ２８をリセットするパルス
を出力する（１８）。これにより再びＰＤＣ３０−１か
らのＤＲＱ信号は、アンド回路２１を通過できるように
、つまり、受入れ可能になる。第３Ａ図の１９は、上記
のアンド回路２１が開となるのを、先に“１”となって
いたＰＤＣ３０−１のＤＲＱが待っていた場合について
示すもので、フリップフロップ２８がリセットされると
直ちに次の８ビツトデータの読出しが開始される様子を
示している。それ以後の手順は、それ以前のサイクルの
くり返しである。

次に第２Ｂ図の構成について説明する。

第２Ｂ図において、開＾Ｃ１、バス・アービタ６、周ｉ
２２装置３０　、Ｐ［］Ｃ３０−１、ＲＡＭ　４０、お
よび１６ビソトシステムバス５１は、第４図および第２
Ａ図の構成におけるものと同一である。

前述のように、本発明においては、第４図の周辺装置３
０と１６ビツトシステムバス５１との間のデータ転送の
経路に設けられていた双方向バッファ２０の代りにバッ
ファリング回路２が設けられている。第２Ｂ図において
は、このバッファリング回路２の構成のうちＰＤＣ３０
−１よりＲＡＭ　４０へのデータ転送に関わる構成のみ
を示している。

バッファリング回路２はバッファレジスターＰＤＣ転送
シーケンス部２−１、第２の転送レジスタ指定部２−５
、第２のバッファレジスタ部２−６、および、第２のＤ
ＭＡＣ転送制御部２−７からなる。これら各部の主な働
きは前述の第２Ａ図における対応する各部の働きと基本
的に同一である。

バッファレジスターＰＤＣ転送シーケンサ部２−１は、
前述の第２Ａ図中のものと全く同一である。第２Ａ図に
おいては、シーケンサ２３にＲＤ端子が、第２Ｂ図にお
いてはＷＲ端子が示されているが、これは、それぞれの
図の説明に直接関係のない端子の記載を省略したもので
実際にはＲＤ端子、ＷＲ端子の両方を備えている。

第２の転送レジスタ設定部２−５についても、前述の第
２Ａ図中の第１の転送レジスタ設定部２−２中のアンド
回路２５　、２６が、ナンド回路３８゜３９に置き換わ
ったに過ぎず、その他の働きは、前述の第１の転送レジ
スタ設定部２−２と全く同様である。但し、アンド回路
２７の出力信号の意味は、以下の第２のバッファレジス
タ部２−６についての説明から明らかになるように、該
第２のバッファレジスタ部２−６の全てのレジスタ３４
および３５のデータがＰＤＣ３０−１へ転送されたこと
を示すことになる。

第２のバッファレジスタ部２−６は２つの８ビツトのレ
ジスタ３４および３５．２つのバッファ回路３６および
３７からなる。２つのレジスタ３４および３５は、ＲＡ
Ｍ　４０からシステムバス５１を介して入力された１６
ビツトのデータのうち、それぞれ上位８ビツト、下位８
ビツトを入力する。

また、これら２つのレジスタ３４　、３５はＤＭＡＣｌ
の＊　ｌ０ＷＲ出力を制御入力としている。バッファ回
路３６および３７は上記レジスタ３４および３５の出力
側に接続されており、それぞれ、前記第２の転送レジス
タ設定部２−５内のナンド回路３８および３９の出力を
制御入力としている。これら２つのバッファ回路３８お
よび３９の出力は並列に接続されてＰＤＣ３０−１の８
ピントのデータ入出力端ＤＯＯ〜０７に入力される。

第２のＤＭＡＣ転送制御部２−７もまた、前述の第１の
ＤＭＡＣ転送制御部２−４と類似しているが、両者の違
いはＳＲフリップフロップ２８のセント、リセット入力
と、Ｑ、　　Ｑ゛出力それぞれ、入れ替わっているとこ
ろにある。すなわち、第２Ｂ図の第２のＤＭＡＣ転送制
御部２−７においては、ＤＭＡＣＬのＤＡＣＫ出力の立
下りを検出する微分回路２９がＳＲフリップフロップ２
８０セント入力に、第２のバッファレジスタ部２−６と
ＰＤＣ３０−１との間のデータ転送の終了を知らせる第
２の転送レジスタ設定部２−５のアンド回路２７が、該
ＳＲフリノプフロソプ２８のリセット入力に接続され、
該ＳＲフリップフロップ２８のＱ出力は、ＰＤＣ３０−
１からのＤＭＡリクエスト信号の前記バッファレジスタ
ーＰＤＣ転送シーケンサ部２−１への入力、遮断を制御
するアンド回路２１の一方の入力へ接続されている。そ
して、該ＳＲフリップフロップ２８の百出力はＤＭＡＣ
ｌのＤＲＱ入力に接続されている。これによって、ＳＲ
フリップフロップ２８のＱ＝“０”である初期状態にお
いては、アンド回路２１における上記のＰＤＣ３０−１
からのＤ　Ｍ　Ａ　ＩＪクエスト信号はしゃ断され、百
＝“１”がＤＭＡＣｌのＤＲＱ入力に接続されているの
で、ＤＭＡＣｌはＤＭＡデータ転送の制御動作を行い、
第２のレジスタ部２−６内のレジスタ３４および３５へ
の＊１ＯＷＲ出力によるデータ書込制御、および、ＤＭ
ＡＣｌのＲＤ比出力よる１６ビツトシステムバス５１を
介してのＲＡＭ　４０の読出し制御により、ＲＡＭ　４
０のデータが該レジスタ３４および３５にロードされる
。

このロードの完了はＤＭＡＣｌのＤＡＣＫ出力の立下り
によって微分回路２９において検出され、この出力はＳ
Ｒフリップフロップ２８をセットしてＱ出力を“１”と
し、アンド回路２１におけるＰＤＣ３０−１からのＤＲ
Ｑ出力を通過可能とする。また、前述のように、第２の
バッファレジスタ部２−６とＰＤＣ３０−１との間のデ
ータ転送の終了を知らせる前記第２の転送レジスタ設定
部２−５のアンド回路２７の出力は、該ＳＲフリップフ
ロップ２８をリセットし、再び叶へＣ１によるＲＡＭ　
４０と第２のバッファレジスタ部２−６との間のデータ
転送を開始させる。

以下においては、上述のような第２Ｂ図の構成の動作を
第３Ｂ図のタイミング図を用いて説明する。

まず、第２Ｂ図の構成においてフリップフロップ２２　
、２４および２８の初期状態は全てＱ＝“０”であると
する。すると、フリップフロップ２８の百出力がＤＭＡ
ＣｌのＤＲＱ入力に接続されていて、Ｑ−＝″１″であ
るので、ＤＭＡＣｌは、バスアービタ６を介してシステ
ムバス５１の使用権を得ようとする（１）。他方フリッ
プフロップ２８のＱ出力はＰＤＣ３０−１のＤＲＱ出力
と共にアンド回路２１の入力に接続されていて、Ｑ＝“
０”であることによりＰＤＣ３０−１のＤＲＱ出力を遮
断している。さて、ＤＭＡＣｌは、バスアービタ６を介
してシステムバス５１の使用権を得ると（２）、ＤＡＣ
Ｋ出力を“１”とする他、＊ｌ０ＷＲおよびＲＤ比出力
“０”とする。

ＲＤはＲＡＭ　４０へ伝達され、＊　ｌ０ＷＲは前述の
ようにレジスタ３４および３５のトリガ入力となる。こ
うしてＲＡＭ　４０からシステムバス５１を介してレジ
スタ３４およびレジスタ３５に、１６ビツトのデータの
うちそれぞれ上下位８ビツトずつがロードされる。ＲＡ
Ｍ　４０からのデータの転送が行われると、バスアービ
タ６の＊　ＸＡＣＫ入力がＯ″となり、前述の第５Ｂ図
の場合と同様にしてＤＭＡＣｌのＤＡＣＫが１ｉｏ＋１
に戻る（３　、４）。ＤＡＣＫ出力は微分回路２９に接
続されており、微分回路２９の出力はフリップフロップ
２８をセットしく６）　、Ｑ出力を“０”としてＤＭＡ
ＣｌのＤＲＱ入力を“０″に戻し、他方“１”となった
Ｑ出力は前述のアンド回路２１に入力されて、ＰＤＣ３
０−１のＤＰＱ出力を受入れ可能とする。ここでＰＤＣ
３０−１においてデータの受入れ準備ができていると、
ＰＤＣ３０−１はＤＲＱ出力を“１”とし、これは前記
アンド回路２１を経てフリップフロップ２２をセットし
、そのＱ出力を“１”とする（７）。これによりＰＤＣ
３０−１ＯＤＡＣＫ入力は１″となり（８）、他方、シ
ーケンサ２３はＩＮ入力が“１”となることにより、Ｂ
Ｃ（バンファコントロール）出力を“１”とし、ＷＲ小
出力“０”とする（データ書込み信号を送る、８）。Ｂ
Ｃ出力はナンド回路３８および３９各々の入力に接続さ
れているが、フリップフロップ２４のＱ出力が初期値“
０″であるので、ナンド回路３８のみが開となっている
。こうして、ＢＣ出力はナンド回路３８を経てバッファ
回路３６の制御入力となって、バッファ回路３６を通過
可能とする。また前記“０″となったＷＲ小出力ＰＤＣ
３０−１の■入力として入力されているので、上記バッ
ファ回路３６に接続されたレジスタ３４の８ビツトのデ
ータがＰＤＣ３０−１へ転送される（９）。

この８ビツトのデータ転送が終るとＢＣ出力およびＷＢ
出力は元のレベルに戻され（１０）、シーケンサはＥＮ
Ｄ出力よりエンド信号を出力する（１１）。

このエンド信号は、前述の第２Ａ図の構成におけるもの
と全（同様のものであって、フリップフロップ２２をリ
セットしてＰＤＣ３０−１のＤＡＣＫ入力を“Ｏ”に戻
して（１１）　、ＰＤＣ３０−１からの次のＤＲＱを受
は入れ可能とする一方、フリップフロップ４のＱ出力を
反転して（１１）　、ナンド回路３４を開とする。こう
して第２Ａ図の場合と同様に次のＤＲＱによってバッフ
ァ回路３７が通過可能となってレジスタ３５の８ビツト
のデータがＰＤＣ３０−１に転送される（１２１３１４
）。この２番目のレジスタ３５に関わるデータ転送の後
のエンド信号によってフリップフロップ２８がリセット
される（１６）ことも第２Ａ図の場合と同様である。第
２Ｂ図の構成においてはフリップフロップ２８のＱ出力
がアンド回路２１の一方の入力に接続されているので、
このリセットにより、ＰＤＣ３０−１からのＤＲＱ出力
をこのアンド回路２１でしゃ断する。また、フリップフ
ロップ２８の百出力はＤＭＡＣｌ　のＤＲＱ入力に接続
されており、このＤＲＱ入力を“１″とすることにより
　（１６）　、ＲＡＭ　４０からの次のデータ転送のサ
イクルに入る。

以上の説明において、第２Ａ図には本発明の実施例にお
けるバッファリング回路２のＰＩＩＣ３０−１からＲＡ
Ｍ　４０へのデータ転送に関わる構成を示し、第２Ｂ図
には、同じ＜ＲＡＭ４０からＰＤＣ３０−１へのデータ
転送に関わる構成を示したが、これまでの説明において
も述べたように、両者の構成には共通点が多い。

両者における構成の違いは、フリップフロ、プ２８のセ
ット／リセット入力およびＱ、Ｑ出力をそれぞれ入れ換
えていること、そして、第２Ａ図の第１の転送レジスタ
設定部２−２のアンド回路２５および２６が、それぞれ
、第２Ｂ図の第２の転送レジスタ設定部２−５において
ナンド回路３８および３９に置き換えられているのみで
あることであることがわかる。さらに、本発明における
ＤＭＡデータ転送装置は、システムの一部として、シス
テム全体を制御するホストコンピュータの制御下に行わ
れるものであるので、第２Ａ図４−１、第２Ｂ図４−２
、各々における共通する構成は、ＰＤＣ３０−１→ＲＡ
Ｍ　４０のデータ転送時においても、また、ＲＡＭ　４
０→ＰＤＣ３０−１のデータ転送時においても共用する
ことにし、上述の異なる構成の部分だけを、予めホスト
プロセッサによって切換えられるセレクタによって選択
的に接続されるようにすることもできる（図示せず）。

なお、前述の実施例においては第１および第２のバッフ
ァレジスタ部２−３および２−５において８ビツトのレ
ジスタを２個並列に並べたものを示しているが、これは
２個でなく２５個（ｋは１より大きい整数）とすること
もできる。そのためには例えば第６図に示すような構成
を用いればよい。

第６図は第２Ａ図に示した、ＰＤＣ３０−１よりＲＡＭ
４０へのデータ転送の場合の第１の転送レジスタ設定部
２−２および第１のバッファレジスタ部２−３の構成を
、第１のパフファレジスタ部２−３内のレジスタの数を
２２＝４個に増やした場合について示したものである。

なお、第６図においては、第２Ａ図の構成と重複する構
成はできるだけ省略している。

第６図は、レジスタをＨ＋　　、Ｈｚ　　、Ｈ３、Ｈ４
で示される４つに拡張したもので、これに伴い、それぞ
れのレジスタの制御入力のためのゲート（３人力のアン
ド回路？３　、７４　、７５　、７６）が設けられ、さ
らに、シーケンサ２３のＥＮＤ出力から、前述のエンド
信号が１つ出る毎に上記の４つのゲートが順に開となる
ように、入力パルスの立下りで動作するＴフリップフロ
ップ７１　、７２を２個接続したカウンタを設けている
。また、４番目のエンド信号がアンド回路２７に達する
ときには、アンド回路２７の他の２人力Ｑ＋　　、Ｑｚ
　も共に“１″となっており、４番目のエンド信号はア
ンド回路２７を通過することができる。

さらに、ここまでの説明においてＰＤＣと直接やりとり
する場合のデータのビット数を８ビツトとしたが、これ
は、現在使われている周辺装置のコントローラ（ＰＤＣ
）において８ビツトのものが多いためであって、本発明
においてはこのピント数は何ビットでも構わない。

〔発明の効果〕

本発明によれば、データバスの使用効率が良く、データ
バスの使用頻度も低く、データバスを占有する時間も短
く、且つ、ＤＭＡ要求に対するＤＭＡコントローラ側に
おける応答時間マージンを大きくするＤＭＡデータ転送
装置が提供される。

【図面の簡単な説明】

第１図は本発明の基本的構成を示す図、第２Ａ図は、本
発明の実施例においてＰＤＣ３０−１よりＲＡＭ　４０
へのデータ転送に関わる構成を示す図、第２Ｂ図は、本
発明の実施例においてＲＡＭ　４０よりＰＤＣ３０−１
へのデータ転送に関わる構成を示す図、第３Ａ図は、第
２Ａ図の構成におけるタイミングを示す図、第３Ｂ図は、第２Ｂ図の構成におけるタイミングを示す
図、第４図は、従来のＤＭＡデータ転送装置を示す図、第５Ａ図は、第４図の構成におけるＰＤＣ３０−１よＱ
ＲＡＭ４０へのデータ転送のタイ１ミングを示す図、第
５Ｂ図は、第４図の構成におけるＲＡＭ　４０よりＰＤ
Ｃ３０−１へのデータ転送のタイミングを示す図、第６
図は、バッファリング回路２の第１の転送レジスタ指定
部２−２および第１のバッファレジスタ部２−３の他の
実施例を示す図である。（符号の説明）１・・・ＤＭＡコントローラ（ＤＭ八へ）、２・・・バ
ッファリング回路、２−１・・・バッファレジスターＰＤＣ転送シーケンサ
部、２−２・・・第１の転送レジスタ指定部、２−３・・・
第１のバッファレジスタ部、２−４・・・第１のＤＭＡ
Ｃ転送制御部、２−５・・・第２の転送レジスタ指定部
、２−６・・・第２のバッファレジスタ部、２−７・・
・第２の叶ＡＣ転送制御部、３・・・第１の装置、　　
　４・・・第２の装置、５・・・システムバス、　　　
６・・・バス・アービタ、２０・・・双方向バッファ、２１　、２５　、２６　、２７・・・アンド回路、２２
　、２８・・・ＳＲフリップフロップ、２３・・・シー
ケンサ、２４　、７１　、７２・・・Ｔフリップフロツブ、２９
・・・微分回路、３１　、３２　、３４　、３５　、７７　、７Ｂ　、　
７９　、８０・・・レジスタ、３３　、３６　、３７・
・・バッファ回路、３８　、３９・・・ナンド回路、　
　４０・・・ＲＡＭ、５１・・・１６ビツトシステムバ
ス、５２・・・３２ビツトシステムバス、７３　、７４　、７５　、７６・・・３人カアンド回路
。第４図の構成ておけるＰＤＣ３０−１よりＲＡＭ４０へ
のデータ転送のタイミングを示す図第５Ａ図第５Ｂ図

Claims

【特許請求の範囲】１、複数の装置によって共用されるシステムバス（５）
と、該複数の装置のうちの第１の装置（３）が、該複数
の装置のうちの第２の装置（４）との間で、前記システ
ムバス（５）を利用してデータのやりとりを行う際の動
作を制御するＤＭＡコントローラ（１）と、該ＤＭＡコントローラ（１）からシステムバス（５）の
使用要求を受けて、前記ＤＭＡコントローラ（１）に該
システムバス（５）の使用承認を与えるバス・アービタ
（６）へとを備えてなるＤＭＡデータ転送装置であって
、前記第１の装置（３）と前記システムバス（５）との間
にバッファリング回路（２）を設け、該バッファリング回路（２）は、前記第１の装置（３）
から所定の回数のデータ転送を受けて、該所定の回数の
データを同時且つ並列に前記第２の装置（４）に転送し
、また、該バッファリング回路（２）は、前記第２の装
置（４）から１回のデータ転送を受けて、該１回のデー
タを前記所定の回数に分けて前記第１の装置（３）へ転
送することを特徴とするＤＭＡデータ転送装置。２、前記バッファリング回路（２）は、前記第１の装置
（３）と該バッファリング回路（２）との間でのデータ
転送を制御するバッファレジスタ−ＰＤＣ転送シーケン
サ部（２−１）と、該データ転送によるデータを所定回
数分保持しておくためのバッファレジスタ部（２−３、
２−６）と、該バッファレジスタ部（２−３、２−６）
内における転送されてきたデータの保持の制御を行い、
また、所定回数の転送が行われたことを確認する転送レ
ジスタ指定部（２−２、２−５）と、前記バッファレジ
スタ部（２−３、２−６）と前記第２の装置（４）との
間でのデータ転送を前記ＤＭＡコントローラ（１）を用
いて行うことを制御するＤＭＡＣ転送制御部（２−４、
２−７）とを備えてなる特許請求の範囲第１項記載のＤ
ＭＡデータ転送装置。