JPH0776893B2 - 低消費電力携帯情報器 - Google Patents
低消費電力携帯情報器Info
- Publication number
- JPH0776893B2 JPH0776893B2 JP1066845A JP6684589A JPH0776893B2 JP H0776893 B2 JPH0776893 B2 JP H0776893B2 JP 1066845 A JP1066845 A JP 1066845A JP 6684589 A JP6684589 A JP 6684589A JP H0776893 B2 JPH0776893 B2 JP H0776893B2
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- JP
- Japan
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- circuit
- cpu
- control circuit
- bus
- serial communication
- Prior art date
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- Expired - Lifetime
Links
- 238000004891 communication Methods 0.000 claims description 35
- 230000010355 oscillation Effects 0.000 claims description 28
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータを収集し処理をし、かつそのデータを他
の機器へ転送する手段を持った低消費電力携帯情報器に
関する。
の機器へ転送する手段を持った低消費電力携帯情報器に
関する。
〔発明の概要〕 本発明は通信手段を持ち、普段は低消費電力のために内
部に実装したCPUのクロックを止め、動作が必要な時の
み発振させるようにした低消費電力携帯情報器であり、
ダイレクトメモリアクセス（以降、DMAと略す）機能
と、転送ブロックの先頭と最後を判別する機能を回路上
に持たせ、通信中をもCPUのクロックを止めてしまい、
より低消費電力にしようとするものである。
部に実装したCPUのクロックを止め、動作が必要な時の
み発振させるようにした低消費電力携帯情報器であり、
ダイレクトメモリアクセス（以降、DMAと略す）機能
と、転送ブロックの先頭と最後を判別する機能を回路上
に持たせ、通信中をもCPUのクロックを止めてしまい、
より低消費電力にしようとするものである。
従来、通信手段とCPUクロック停止機能を持ち、電池を
電源として動作する携帯情報器では、データの転送中は
CPUを動作させ、CPUが周辺回路を制御し、データの送受
信を１バイトづつ行なっていた。
電源として動作する携帯情報器では、データの転送中は
CPUを動作させ、CPUが周辺回路を制御し、データの送受
信を１バイトづつ行なっていた。
しかし、上記のような従来の携帯情報器では、通信時間
が長くなるとその間CPUが動作しているため、長時間通
信させることができなかった。
が長くなるとその間CPUが動作しているため、長時間通
信させることができなかった。
上記課題を解決するために本発明では、携帯情報器のCP
Uの周辺回路をCPUクロック発振制御回路、インタラプト
制御回路、バス制御回路、DMA回路、シリアル通信回
路、フラグ判定回路で構成し、CPUが動作していなくて
も通信できるようにした。
Uの周辺回路をCPUクロック発振制御回路、インタラプト
制御回路、バス制御回路、DMA回路、シリアル通信回
路、フラグ判定回路で構成し、CPUが動作していなくて
も通信できるようにした。
上記のように構成された携帯情報器は、受信においては
フラグ判定回路により受信の開始と終了を判断し、シリ
アル通信回路とDMA回路により受信したデータをメモリ
に格納することができ、送信においてはDMA回路とシリ
アル通信回路によりメモリのデータを自動的に送信する
ことができ、CPUが動作しなくても通信ができ、かつバ
ス制御回路とCPUクロック制御回路によりCPUが動作して
いないときはCPUのクロックを止め、低消費電力にでき
るのである。
フラグ判定回路により受信の開始と終了を判断し、シリ
アル通信回路とDMA回路により受信したデータをメモリ
に格納することができ、送信においてはDMA回路とシリ
アル通信回路によりメモリのデータを自動的に送信する
ことができ、CPUが動作しなくても通信ができ、かつバ
ス制御回路とCPUクロック制御回路によりCPUが動作して
いないときはCPUのクロックを止め、低消費電力にでき
るのである。
以下に本発明の実施例を図面に基づいて説明する。
第１図は本発明の低消費電力携帯情報器の一実施例を示
す側面断面図である。低消費電力携帯情報器はケース2
1、部品が実装された回路基板24、転送コイル14、電池2
3から構成されている。
す側面断面図である。低消費電力携帯情報器はケース2
1、部品が実装された回路基板24、転送コイル14、電池2
3から構成されている。
第２図は本発明の回路構成の一実施例を示すブロック図
である。同図においてCPU1はバス11を介しメモリ２、CP
Uクロック発振制御回路３、インタラプト制御回路４、D
MA回路６、シリアル通信回路７に接続されている。転送
コイル14に接続された変復調回路９の出力ａは、シリア
ル通信回路７とフラグ判定回路８に接続されており、フ
ラグ判定回路８の出力ｌは、シリアル通信回路７とDMA
回路６に接続されている。シリアル通信回路７の出力ｂ
は変復調回路９に接続され、出力ｃはDMA回路６に接続
されている。DMA回路６の出力ｄはシリアル通信回路７
に接続され、出力ｅはバス制御回路５に接続されてい
る。バス制御回路５のバスリクエスト出力ｈはCPU1に接
続され、出力ｆはインタラプト制御回路４に接続されて
いる。インタラプト制御回路４のインタラプト出力ｊは
CPU1に接続され、出力ｇはCPUクロック発振制御回路３
に接続されている。CPUクロック発振制御回路３にはCPU
用水晶振動子12が接続されており、クロック出力ｋはCP
U1に接続され、出力ｍはバス制御回路５に接続されてい
る。CPU1のバスアクノリッジ出力ｉはCPUクロック制御
回路３、インタラプト制御回路４、バス制御回路５に接
続されている。発振回路10には水晶発振子13が接続され
ており、出力ｎはDMA回路６、シリアル通信回路７、変
復調回路９に接続されている。
である。同図においてCPU1はバス11を介しメモリ２、CP
Uクロック発振制御回路３、インタラプト制御回路４、D
MA回路６、シリアル通信回路７に接続されている。転送
コイル14に接続された変復調回路９の出力ａは、シリア
ル通信回路７とフラグ判定回路８に接続されており、フ
ラグ判定回路８の出力ｌは、シリアル通信回路７とDMA
回路６に接続されている。シリアル通信回路７の出力ｂ
は変復調回路９に接続され、出力ｃはDMA回路６に接続
されている。DMA回路６の出力ｄはシリアル通信回路７
に接続され、出力ｅはバス制御回路５に接続されてい
る。バス制御回路５のバスリクエスト出力ｈはCPU1に接
続され、出力ｆはインタラプト制御回路４に接続されて
いる。インタラプト制御回路４のインタラプト出力ｊは
CPU1に接続され、出力ｇはCPUクロック発振制御回路３
に接続されている。CPUクロック発振制御回路３にはCPU
用水晶振動子12が接続されており、クロック出力ｋはCP
U1に接続され、出力ｍはバス制御回路５に接続されてい
る。CPU1のバスアクノリッジ出力ｉはCPUクロック制御
回路３、インタラプト制御回路４、バス制御回路５に接
続されている。発振回路10には水晶発振子13が接続され
ており、出力ｎはDMA回路６、シリアル通信回路７、変
復調回路９に接続されている。
第３図（ａ）、（ｂ）は、本発明の低消費電力携帯情報
器でのシリアル通信で用いられる調歩同期式および同期
式の転送ブロックの説明図である。調歩同期通信では転
送ブロックは２バイト以上のSYN符号（16進で16）から
なるスタートフラグと、１バイトのSYN符号のエンドフ
ラグでメッセージ本体をはさんだ形にして転送される。
又、同期式では、２バイト以上のFLG（16進で7E）から
なるスタートフラグと、１バイトのFLGのエンドフラグ
の間にメッセージ本体をはさんで転送される。
器でのシリアル通信で用いられる調歩同期式および同期
式の転送ブロックの説明図である。調歩同期通信では転
送ブロックは２バイト以上のSYN符号（16進で16）から
なるスタートフラグと、１バイトのSYN符号のエンドフ
ラグでメッセージ本体をはさんだ形にして転送される。
又、同期式では、２バイト以上のFLG（16進で7E）から
なるスタートフラグと、１バイトのFLGのエンドフラグ
の間にメッセージ本体をはさんで転送される。
第４図は、第２図における受信動作を説明する流れ図で
あり、第５図は第２図における送信動作を説明する流れ
図である。
あり、第５図は第２図における送信動作を説明する流れ
図である。
次にその動作を説明する。受信動作においては、CPU1は
DMA回路６とシリアル通信回路７をDMA転送待ちにする
（第４図）。次にCPU1はCPUクロック発振制御回路３
にクロック停止指令を発行する。CPUクロック発振制御
回路３はその命令を出力ｍを通しバス制御回路５へ伝え
る。バス制御回路５はCPU1に対しバスリクエスト出力ｈ
を出し、CPU1からのバスアクノリッジｉを待つ。バスア
クノリッジを受けるとCPU発振制御回路３はCPUクロック
の発振を停止し、低消費電力モードとなる（第４図
）。
DMA回路６とシリアル通信回路７をDMA転送待ちにする
（第４図）。次にCPU1はCPUクロック発振制御回路３
にクロック停止指令を発行する。CPUクロック発振制御
回路３はその命令を出力ｍを通しバス制御回路５へ伝え
る。バス制御回路５はCPU1に対しバスリクエスト出力ｈ
を出し、CPU1からのバスアクノリッジｉを待つ。バスア
クノリッジを受けるとCPU発振制御回路３はCPUクロック
の発振を停止し、低消費電力モードとなる（第４図
）。
この状態で第３図に示す転送ブロックが電磁波形として
変調され、転送コイル14から入力されるとその波形は変
復調回路９により復調されフラグ判定回路８へ入力され
る（第４図）。フラグ判定回路８はフラグであるこ
とを確認するとDMA受信許可の信号ｌをシリアル通信回
路７とDMA回路６へ送る（第４図）。シリアル通信回
路７はフラグの後に受信される次のフラグまでのデータ
を１バイトごとに分け、DMA回路６へ送る。DMA回路６は
そのデータをバス11を介しメモリ２へ書き込む（第４図
）。エンドフラグを受信するとフラグ判定回路８は
シリアル通信回路７とDMA回路６へ受信終了の信号を伝
える。受信終了の信号を受けたDMA回路６はバス制御回
路５へDMA受信終了を伝え、バス制御回路５はインタラ
プト制御回路４へDMA受信終了インタラプト要求を出す
（第４図）。インタラプト要求を受けたインタラプト
制御回路４はCPUクロック発振制御回路３に発振信号を
送り、CPU用水晶振動子12は発振を開始する。CPUクロッ
ク発振制御回路３は発振が安定したところでクロックを
CPUへ出力し、バス制御回路５へCPU1へクロックを出力
したことを伝える。バス制御回路５はCPU1へクロックが
出力されたのを確認し、バスリクエストをおとし、バス
を解放する（第４図）。インタラプト制御回路４は、
CPU1からのバスアクノリッジ信号によりCPUがバスを獲
得したのを知るとインタラプトをCPU1に対し出力する
（第４図）。以上のようにすることにより、CPUが停
止していてもデータを受信することができ、かつCPUは
受信したことを知ることができるわけである。
変調され、転送コイル14から入力されるとその波形は変
復調回路９により復調されフラグ判定回路８へ入力され
る（第４図）。フラグ判定回路８はフラグであるこ
とを確認するとDMA受信許可の信号ｌをシリアル通信回
路７とDMA回路６へ送る（第４図）。シリアル通信回
路７はフラグの後に受信される次のフラグまでのデータ
を１バイトごとに分け、DMA回路６へ送る。DMA回路６は
そのデータをバス11を介しメモリ２へ書き込む（第４図
）。エンドフラグを受信するとフラグ判定回路８は
シリアル通信回路７とDMA回路６へ受信終了の信号を伝
える。受信終了の信号を受けたDMA回路６はバス制御回
路５へDMA受信終了を伝え、バス制御回路５はインタラ
プト制御回路４へDMA受信終了インタラプト要求を出す
（第４図）。インタラプト要求を受けたインタラプト
制御回路４はCPUクロック発振制御回路３に発振信号を
送り、CPU用水晶振動子12は発振を開始する。CPUクロッ
ク発振制御回路３は発振が安定したところでクロックを
CPUへ出力し、バス制御回路５へCPU1へクロックを出力
したことを伝える。バス制御回路５はCPU1へクロックが
出力されたのを確認し、バスリクエストをおとし、バス
を解放する（第４図）。インタラプト制御回路４は、
CPU1からのバスアクノリッジ信号によりCPUがバスを獲
得したのを知るとインタラプトをCPU1に対し出力する
（第４図）。以上のようにすることにより、CPUが停
止していてもデータを受信することができ、かつCPUは
受信したことを知ることができるわけである。
次に送信の場合について説明する。CPU1はDMA回路６と
シリアル通信回路７をDMA転送待ちにする（第４図
）。CPU1はCPUクロック発振制御回路３、DMA回路６、
シリアル通信回路７に対しDMA送信命令を送る。DMA送信
命令を受け、CPUクロック発振制御回路３はバス制御回
路５にバスの獲得を要求する。要求を受けたバス制御回
路５はバスリクエスト信号をCPU1に対して出力しバスを
獲得する。バスを獲得するとCPUクロック発振制御回路
３は発振を停止し、低消費電力モードになる（第４図
）。シリアル通信回路７はスタートフラグを送信し、
次にDMA回路６がメモリ２から読み出したデータを次々
に送信する（第４図）。送るべきデータを全て送り
終るとシリアル通信回路７はエンドフラグを送信する。
シリアル通信回路７の出力は変復調回路９により転送コ
イルで転送できるような波形に変調される。
シリアル通信回路７をDMA転送待ちにする（第４図
）。CPU1はCPUクロック発振制御回路３、DMA回路６、
シリアル通信回路７に対しDMA送信命令を送る。DMA送信
命令を受け、CPUクロック発振制御回路３はバス制御回
路５にバスの獲得を要求する。要求を受けたバス制御回
路５はバスリクエスト信号をCPU1に対して出力しバスを
獲得する。バスを獲得するとCPUクロック発振制御回路
３は発振を停止し、低消費電力モードになる（第４図
）。シリアル通信回路７はスタートフラグを送信し、
次にDMA回路６がメモリ２から読み出したデータを次々
に送信する（第４図）。送るべきデータを全て送り
終るとシリアル通信回路７はエンドフラグを送信する。
シリアル通信回路７の出力は変復調回路９により転送コ
イルで転送できるような波形に変調される。
送信が終了するとDMA回路６は送信終了をバス制御回路
５に伝え、バス制御回路５はインタラプト制御回路４に
送信終了インタラプト要求を出す。インタラプト制御回
路４はCPUクロック制御回路３に発振要求を出す。CPUク
ロック発振制御回路３は発振を開始、発振を安定したと
ころでCPUにクロックを供給し、それをバス制御回路４
へ伝える。バス制御回路４はバスリクエストを解除しバ
スを解放する（第４図）。CPU1からのバスアクノリッ
ジ信号の解除を受け、インタラプト制御回路４はCPU1に
送信終了インタラプトを出す（第４図）。以上のよう
にすることにより、CPUが停止していてもデータを送信
することができるのである。
５に伝え、バス制御回路５はインタラプト制御回路４に
送信終了インタラプト要求を出す。インタラプト制御回
路４はCPUクロック制御回路３に発振要求を出す。CPUク
ロック発振制御回路３は発振を開始、発振を安定したと
ころでCPUにクロックを供給し、それをバス制御回路４
へ伝える。バス制御回路４はバスリクエストを解除しバ
スを解放する（第４図）。CPU1からのバスアクノリッ
ジ信号の解除を受け、インタラプト制御回路４はCPU1に
送信終了インタラプトを出す（第４図）。以上のよう
にすることにより、CPUが停止していてもデータを送信
することができるのである。
本発明は以上説明したように、CPU、メモリ、CPUクロッ
ク発振制御回路、インタラプト制御回路、バス制御回
路、DMA回路、シリアル通信回路、フラグ判定回路、変
復調回路の構成をとることにより、データの送信と受信
の間CPUのクロックの発振を止めることができ、長時間
の転送でも低消費電力で行えるという効果がある。
ク発振制御回路、インタラプト制御回路、バス制御回
路、DMA回路、シリアル通信回路、フラグ判定回路、変
復調回路の構成をとることにより、データの送信と受信
の間CPUのクロックの発振を止めることができ、長時間
の転送でも低消費電力で行えるという効果がある。
第１図は、本発明の低消費電力携帯情報器の一実施例を
示す側面断面図、第２図は、本発明の回路構成の一実施
例を示すブロック図、第３図（ａ）、（ｂ）は、それぞ
れ本発明の低消費電力携帯情報器でのシリアル通信で用
いられる調歩同期式および同期式の転送ブロックの説明
図、第４図は、第２図における受信動作を説明する流れ
図、第５図は、第２図における送信動作を説明する流れ
図である。 ３……CPUクロック発振制御回路 ４……インタラプト制御回路 ５……バス制御回路 ６……DMA回路 ７……シリアル通信回路 ８……フラグ判定回路
示す側面断面図、第２図は、本発明の回路構成の一実施
例を示すブロック図、第３図（ａ）、（ｂ）は、それぞ
れ本発明の低消費電力携帯情報器でのシリアル通信で用
いられる調歩同期式および同期式の転送ブロックの説明
図、第４図は、第２図における受信動作を説明する流れ
図、第５図は、第２図における送信動作を説明する流れ
図である。 ３……CPUクロック発振制御回路 ４……インタラプト制御回路 ５……バス制御回路 ６……DMA回路 ７……シリアル通信回路 ８……フラグ判定回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 孝一 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 (56)参考文献 特開 昭62−251819（ＪＰ，Ａ) 特開 昭62−169219（ＪＰ，Ａ)
Claims (1)
- 【請求項１】CPUとメモリを内蔵し電池で動作する携帯
情報器において、 前記CPUのバスに接続されシリアルのデータを転送する
シリアル通信回路と、 前記CPUのバスと前記シリアル通信回路に接続し、CPUを
介さずに直接前記CPUのバスに接続されたメモリと前記
シリアル通信回路との間のデータの受け渡しをするダイ
レクトメモリアクセス回路と、 前記シリアル通信回路と前記ダイレクトメモリアクセス
回路に接続し、受信データを監視し、前記シリアル通信
回路と前記ダイレクトメモリアクセス回路に受信許可を
与えるフラグ判定回路と、 前記ダイレクトメモリアクセス回路と前記CPUに接続
し、前記ダイレクトメモリアクセス回路の信号を受け、
前記CPUのバスの獲得と解放をするバス制御回路と、 前記バス制御回路と前記CPUに接続し、バス解放を前記C
PUに伝えるインタラプト制御回路と、 前記CPUと前記インタラプト制御回路と前記バス制御回
路に接続し、前記CPUのコマンドにより前記CPUのクロッ
クの発振を止め、かつ前記インタラプト制御回路からの
信号で発振を開始し、発振開始を前記バス制御回路へ伝
えるCPUクロック発振制御回路とを具備することを特徴
とする低消費電力携帯情報器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066845A JPH0776893B2 (ja) | 1989-03-17 | 1989-03-17 | 低消費電力携帯情報器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066845A JPH0776893B2 (ja) | 1989-03-17 | 1989-03-17 | 低消費電力携帯情報器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244312A JPH02244312A (ja) | 1990-09-28 |
| JPH0776893B2 true JPH0776893B2 (ja) | 1995-08-16 |
Family
ID=13327590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066845A Expired - Lifetime JPH0776893B2 (ja) | 1989-03-17 | 1989-03-17 | 低消費電力携帯情報器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0776893B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2822986B2 (ja) * | 1996-06-28 | 1998-11-11 | 日本電気株式会社 | Ｄｍａ内蔵シングルチップマイクロコンピュータ |
| JP3039395B2 (ja) * | 1996-10-17 | 2000-05-08 | 日本電気株式会社 | 無線携帯端末における情報処理部の起動方式 |
| US6112309A (en) * | 1997-04-23 | 2000-08-29 | International Business Machines Corp. | Computer system, device and operation frequency control method |
-
1989
- 1989-03-17 JP JP1066845A patent/JPH0776893B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02244312A (ja) | 1990-09-28 |
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Legal Events
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