JPH02244312A - 低消費電力携帯情報器 - Google Patents
低消費電力携帯情報器Info
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- JPH02244312A JPH02244312A JP1066845A JP6684589A JPH02244312A JP H02244312 A JPH02244312 A JP H02244312A JP 1066845 A JP1066845 A JP 1066845A JP 6684589 A JP6684589 A JP 6684589A JP H02244312 A JPH02244312 A JP H02244312A
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- JP
- Japan
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- circuit
- cpu
- control circuit
- bus
- serial communication
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- 238000004891 communication Methods 0.000 claims abstract description 41
- 230000010355 oscillation Effects 0.000 claims abstract description 30
- 230000004044 response Effects 0.000 claims 1
- 230000006870 function Effects 0.000 abstract description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はデータを収集し処理をし、かつそのデータを他
の機器へ転送する手段を持った低消費電力携帯情報器に
関する。 〔発明の概要］ 本発明は通信手段を持ち、普段は低消費電力のために内
部に実装したＣＰＵのクロックを止め、動作が必要な時
のみ発振させるようにした低消費電力携帯情報器であり
、ダイレクトメモリアクセス（以降、ＤＭＡと略す）機
能と、転送ブロックの先頭と最後を判別する機能を回路
上に持たせ、通信中をもＣＰＵのクロックを止めてしま
い、より低消費電力にしようとするものである。
の機器へ転送する手段を持った低消費電力携帯情報器に
関する。 〔発明の概要］ 本発明は通信手段を持ち、普段は低消費電力のために内
部に実装したＣＰＵのクロックを止め、動作が必要な時
のみ発振させるようにした低消費電力携帯情報器であり
、ダイレクトメモリアクセス（以降、ＤＭＡと略す）機
能と、転送ブロックの先頭と最後を判別する機能を回路
上に持たせ、通信中をもＣＰＵのクロックを止めてしま
い、より低消費電力にしようとするものである。
従来１通信手段とＣＰＵクロック停止機能を持ち、電池
を電源として動作する携帯情報器では、データの転送中
はＣＰＵを動作させ、ＣＰＵが周辺回路を制御し、デー
タの送受信を１バイトづつ行なっていた。
を電源として動作する携帯情報器では、データの転送中
はＣＰＵを動作させ、ＣＰＵが周辺回路を制御し、デー
タの送受信を１バイトづつ行なっていた。
しかし、上記のような従来の携帯情報器では、通信時間
が長くなるとその間ＣＰＵが動作しているため、長時間
通信させることができなかった。 〔課題を解決するための手段〕 上記課題を解決するために本発明では、携帯情報器のＣ
ＰＵの周辺回路をＣＰＵクロック発振制御回路、インタ
ラプト制御回路、バス制御回路。 ＤＭＡ回路、シリアル通信回路、フラグ判定回路で構成
し、ＣＰＵが動作していなくても通信できるようにした
。
が長くなるとその間ＣＰＵが動作しているため、長時間
通信させることができなかった。 〔課題を解決するための手段〕 上記課題を解決するために本発明では、携帯情報器のＣ
ＰＵの周辺回路をＣＰＵクロック発振制御回路、インタ
ラプト制御回路、バス制御回路。 ＤＭＡ回路、シリアル通信回路、フラグ判定回路で構成
し、ＣＰＵが動作していなくても通信できるようにした
。
上記のように構成された携帯情報器は、受信においては
フラグ判定回路により受信の開始と終了を判断し、シリ
アル通信回路とＤＭＡ回路により受信したデータをメモ
リを格納することができ、送信においてはＤＭＡ回路と
シリアル通信回路によりメモリのデータを自動的に送信
することができ、ＣＰＵが動作しなくても通信ができ、
かつバス制御回路とＣＰＵクロック制御回路によりＣＰ
Ｕが動作していないときはＣＰＵのクロックを止め、低
消費電力にできるのである。 〔実施例〕 以下に本発明の実施例を図面に基づいて説明する。 第１図は本発明の低消費電力携帯情報器の一実施例を示
す側面断面図である。低消費電力携帯情報器はケース２
１．部品が実装された回路基板２４、転送コイル１４、
電池２３から構成されている。 第２図は本発明の回路構成の一実施例を示すブロック図
である。同図においてＣＰＵＩはバス１１を介しメモリ
２．ＣＰＵクロック発振制御回路３、インタラプト制御
回路４、ＤＭＡ回路６、シリアル通信回路７に接続され
ている。転送コイル１４に接続された変復調回路９の出
力ａは、シリアル通信回路７とフラグ判定回路８に接続
されており、フラグ判定回路８の出力βは、シリアル通
信回路７とＤＭＡ回路６に接続されている。シリアル通
信回路７の出力すは変復調回路９に接続され、出力Ｃは
ＤＭＡ回路６に接続されている。 ＤＭＡ回路６の出力ｄはシリアル通信回路７に接続され
、出力ｅはバス制御回路５に接続されている。バス制御
回路５のバスリクエスト出力りはＣＰＵＩに接続され、
出力ｆはインタラプト制御回路４に接続されている。イ
ンタラプト制御回路４のインクラブド出力ｊはＣＰＵＩ
に接続され、出力ｇはＣＰＵクロック発振制御回路３に
接続されている。ＣＰＵクロック発振制御回路３にはＣ
ＰＵ用水晶振動子１２が接続されており、クロック出力
にはＣＰＵ１に接続され、出力ｍはバス制御回路５に接
続されている。ｃｐｕｔのバスアクノリッジ出力ｉはＣ
ＰＵクロック制御回路３、インタラプト制御回路４、バ
ス制御回路５に接続されている０発振回路ｌＯには水晶
発振子１３が接続されており、出力ｎはＤＭＡ回路６、
シリアル通信回路７．変復調回路９に接続されている。 第３図（ａ）、（ｂ）は１本発明の低消費電力携帯情報
器でのシリアル通信で用いられる調歩同期式および同期
式の転送ブロックの説明図である。調歩同期通信では転
送ブロックは２バイト以上のＳＹＮ符号（１６進で１６
）からなるスタートフラグと、１バイトのＳＹＮ符合の
エンドフラグでメツセージ本体をはさんだ形にして転送
される。又、同期式では、２バイト以上のＦＬＧ （１
６進で７Ｅ）からなるスタートフラグと、１バイトのＦ
ＬＧのエンドフラグの間にメツセージ本体をはさんで転
送される。 第４図は、第２図における受信動作を説明する流れ図で
あり、第５図は第２図における送信動作を説明する流れ
図である。 次にその動作を説明する。受信動作においては、ＣＰＵ
ＩはＤＭＡ回路６とシリアル通信回路７をＤＭＡ転送待
ちにする（第４因■）０次にＣＰＵ１はＣＰＵクロック
発振制御回路３にクロック停止命令を発行する。ＣＰＵ
クロック発振制御回路３はその命令を出力ｍを通しバス
制御回路５へ伝える。バス制御回路５はＣＰＵＩに対し
バスリクエスト出力りを出し、ＣＰＵＩからのバスアク
ノリッジｉを待つ、パスアクノリッジを受けるとＣＰＵ
発振制御回路３はＣＰＵクロックの発振を停止し、低消
費電力モードとなる（第４因■）。 この状態で第３因に示す転送ブロックが電磁波形として
変調され、転送コイル１４から入力されるとその波形は
変復調回路９により復調されフラグ判定回路８へ入力さ
れる（第４因■■）、フラグ判定回路８はフラグである
ことを確認するとＤＭＡ受信許可の信号ａをシリアル通
信回路７とＤＭＡ回路６へ送る（第４因■）、シリアル
通信回路７はフラグの後に受信される次のフラグまでの
データを１バイトごとに分け、ＤＭＡ回路６へ送る。Ｄ
ＭＡ回路６はそのデータをバス１１を介しメモリ２へ書
き込む（第４因■■）、エンドフラグを受信するとフラ
グ判定回路８はシリアル４信回路７とＤＭＡ回路６へ受
信終了の信号を伝える。受信終了の信号を受けたＤＭＡ
回路６はバス制御回路５へＤＭＡ受信終了を伝え、バス
制御回路５はインタラプト制御回路４へＤＭＡ受信終了
インタラプト要求を出す（第４因■）、インタラプト要
求を受けたインタラプト制御回路４はＣＰＵクロック発
振制御回路３に発振信号を送り、ＣＰＵ用水晶振動子１
２は発振を開始する。ＣＰＵクロック発振制御回路３は
発振が安定したところでクロックをＣＰＵへ出力し、バ
ス制御回路５へＣＰＵＩヘクロックを出力したことを伝
える。バス制御回路５はＣＰＵＩヘクロックが出力され
たのを確認し、バスリクエストをおとし、バスを解放す
る（第４因■）、インタラプト制御回路４は、ｃｐｕｉ
からのバスアクノリッジ信号によりＣＰＵがバスを獲得
したのを知るとインタラプトをＣＰＵ１に対し出力する
（第４図［相］）０以上のようにすることにより、ＣＰ
Ｕが停止していてもデータを受信することができ、かつ
ＣＰＵは受信したことを知ることができるわけである。 次に送信の場合について説明する。ＣＰＵ１はＤＭＡ回
路６とシリアル通信回路７をＤＭＡ転送待ちにする（第
４因■）、ＣＰＵ１はＣＰＵクロック発振制御回路３．
ＤＭＡ回路６、シリアル通信回路７に対しＤＭＡ送信命
令を送る。ＤＭＡ送信命令を受け、ＣＰＵクロック発振
制御回路３はバス制御回路５にバスの獲得を要求する。 要求を受けたバス制御回路５はバスリクエスト信号をＣ
ＰＵＩに対して出力しバスを獲得する。バスを獲得する
とＣＰＵクロック発振制御回路３は発振を停止し、低消
費電力モードになる（第４因■）。 シリアル通信回路７はスタートフラグを送信し、次にＤ
ＭＡ回路６がメモリ２から読み出したデータを次々に送
信する（第４図Ｏｏ）、送るべきデータを全て送り終る
とシリアル通信回路７はエンドフラグを送信する。シリ
アル通信回路７の出力は変復調回路９により転送コイル
で転送できるような波形に変調される。 送信が終了するとＤＭＡ回路６は送信終了をバス制御回
路５に伝＾、バス制御回路５はインタラプト制御回路４
に送信終了インタラプト要求を出す、インタラプト制御
回路４はＣＰＵクロック制御回路３に発振要求を出す、
ＣＰＬＩクロック発振制御回路３は発振を開始、発振が
安定したところでＣＰＵにクロックを供給し、それをバ
ス制御回路４へ伝える。バス制御回路４はバスリクエス
トを解除しバスを解放する（第４因■）、ＣＰＵＩから
のパスアクノリッジ信号の解除を受け、インタラプト制
御回路４はｃｐｕｔに送信終了インタラプトを出す（第
４因■）０以上のようにすることにより、ＣＰＵが停止
していてもデータを送信することができるのである。
フラグ判定回路により受信の開始と終了を判断し、シリ
アル通信回路とＤＭＡ回路により受信したデータをメモ
リを格納することができ、送信においてはＤＭＡ回路と
シリアル通信回路によりメモリのデータを自動的に送信
することができ、ＣＰＵが動作しなくても通信ができ、
かつバス制御回路とＣＰＵクロック制御回路によりＣＰ
Ｕが動作していないときはＣＰＵのクロックを止め、低
消費電力にできるのである。 〔実施例〕 以下に本発明の実施例を図面に基づいて説明する。 第１図は本発明の低消費電力携帯情報器の一実施例を示
す側面断面図である。低消費電力携帯情報器はケース２
１．部品が実装された回路基板２４、転送コイル１４、
電池２３から構成されている。 第２図は本発明の回路構成の一実施例を示すブロック図
である。同図においてＣＰＵＩはバス１１を介しメモリ
２．ＣＰＵクロック発振制御回路３、インタラプト制御
回路４、ＤＭＡ回路６、シリアル通信回路７に接続され
ている。転送コイル１４に接続された変復調回路９の出
力ａは、シリアル通信回路７とフラグ判定回路８に接続
されており、フラグ判定回路８の出力βは、シリアル通
信回路７とＤＭＡ回路６に接続されている。シリアル通
信回路７の出力すは変復調回路９に接続され、出力Ｃは
ＤＭＡ回路６に接続されている。 ＤＭＡ回路６の出力ｄはシリアル通信回路７に接続され
、出力ｅはバス制御回路５に接続されている。バス制御
回路５のバスリクエスト出力りはＣＰＵＩに接続され、
出力ｆはインタラプト制御回路４に接続されている。イ
ンタラプト制御回路４のインクラブド出力ｊはＣＰＵＩ
に接続され、出力ｇはＣＰＵクロック発振制御回路３に
接続されている。ＣＰＵクロック発振制御回路３にはＣ
ＰＵ用水晶振動子１２が接続されており、クロック出力
にはＣＰＵ１に接続され、出力ｍはバス制御回路５に接
続されている。ｃｐｕｔのバスアクノリッジ出力ｉはＣ
ＰＵクロック制御回路３、インタラプト制御回路４、バ
ス制御回路５に接続されている０発振回路ｌＯには水晶
発振子１３が接続されており、出力ｎはＤＭＡ回路６、
シリアル通信回路７．変復調回路９に接続されている。 第３図（ａ）、（ｂ）は１本発明の低消費電力携帯情報
器でのシリアル通信で用いられる調歩同期式および同期
式の転送ブロックの説明図である。調歩同期通信では転
送ブロックは２バイト以上のＳＹＮ符号（１６進で１６
）からなるスタートフラグと、１バイトのＳＹＮ符合の
エンドフラグでメツセージ本体をはさんだ形にして転送
される。又、同期式では、２バイト以上のＦＬＧ （１
６進で７Ｅ）からなるスタートフラグと、１バイトのＦ
ＬＧのエンドフラグの間にメツセージ本体をはさんで転
送される。 第４図は、第２図における受信動作を説明する流れ図で
あり、第５図は第２図における送信動作を説明する流れ
図である。 次にその動作を説明する。受信動作においては、ＣＰＵ
ＩはＤＭＡ回路６とシリアル通信回路７をＤＭＡ転送待
ちにする（第４因■）０次にＣＰＵ１はＣＰＵクロック
発振制御回路３にクロック停止命令を発行する。ＣＰＵ
クロック発振制御回路３はその命令を出力ｍを通しバス
制御回路５へ伝える。バス制御回路５はＣＰＵＩに対し
バスリクエスト出力りを出し、ＣＰＵＩからのバスアク
ノリッジｉを待つ、パスアクノリッジを受けるとＣＰＵ
発振制御回路３はＣＰＵクロックの発振を停止し、低消
費電力モードとなる（第４因■）。 この状態で第３因に示す転送ブロックが電磁波形として
変調され、転送コイル１４から入力されるとその波形は
変復調回路９により復調されフラグ判定回路８へ入力さ
れる（第４因■■）、フラグ判定回路８はフラグである
ことを確認するとＤＭＡ受信許可の信号ａをシリアル通
信回路７とＤＭＡ回路６へ送る（第４因■）、シリアル
通信回路７はフラグの後に受信される次のフラグまでの
データを１バイトごとに分け、ＤＭＡ回路６へ送る。Ｄ
ＭＡ回路６はそのデータをバス１１を介しメモリ２へ書
き込む（第４因■■）、エンドフラグを受信するとフラ
グ判定回路８はシリアル４信回路７とＤＭＡ回路６へ受
信終了の信号を伝える。受信終了の信号を受けたＤＭＡ
回路６はバス制御回路５へＤＭＡ受信終了を伝え、バス
制御回路５はインタラプト制御回路４へＤＭＡ受信終了
インタラプト要求を出す（第４因■）、インタラプト要
求を受けたインタラプト制御回路４はＣＰＵクロック発
振制御回路３に発振信号を送り、ＣＰＵ用水晶振動子１
２は発振を開始する。ＣＰＵクロック発振制御回路３は
発振が安定したところでクロックをＣＰＵへ出力し、バ
ス制御回路５へＣＰＵＩヘクロックを出力したことを伝
える。バス制御回路５はＣＰＵＩヘクロックが出力され
たのを確認し、バスリクエストをおとし、バスを解放す
る（第４因■）、インタラプト制御回路４は、ｃｐｕｉ
からのバスアクノリッジ信号によりＣＰＵがバスを獲得
したのを知るとインタラプトをＣＰＵ１に対し出力する
（第４図［相］）０以上のようにすることにより、ＣＰ
Ｕが停止していてもデータを受信することができ、かつ
ＣＰＵは受信したことを知ることができるわけである。 次に送信の場合について説明する。ＣＰＵ１はＤＭＡ回
路６とシリアル通信回路７をＤＭＡ転送待ちにする（第
４因■）、ＣＰＵ１はＣＰＵクロック発振制御回路３．
ＤＭＡ回路６、シリアル通信回路７に対しＤＭＡ送信命
令を送る。ＤＭＡ送信命令を受け、ＣＰＵクロック発振
制御回路３はバス制御回路５にバスの獲得を要求する。 要求を受けたバス制御回路５はバスリクエスト信号をＣ
ＰＵＩに対して出力しバスを獲得する。バスを獲得する
とＣＰＵクロック発振制御回路３は発振を停止し、低消
費電力モードになる（第４因■）。 シリアル通信回路７はスタートフラグを送信し、次にＤ
ＭＡ回路６がメモリ２から読み出したデータを次々に送
信する（第４図Ｏｏ）、送るべきデータを全て送り終る
とシリアル通信回路７はエンドフラグを送信する。シリ
アル通信回路７の出力は変復調回路９により転送コイル
で転送できるような波形に変調される。 送信が終了するとＤＭＡ回路６は送信終了をバス制御回
路５に伝＾、バス制御回路５はインタラプト制御回路４
に送信終了インタラプト要求を出す、インタラプト制御
回路４はＣＰＵクロック制御回路３に発振要求を出す、
ＣＰＬＩクロック発振制御回路３は発振を開始、発振が
安定したところでＣＰＵにクロックを供給し、それをバ
ス制御回路４へ伝える。バス制御回路４はバスリクエス
トを解除しバスを解放する（第４因■）、ＣＰＵＩから
のパスアクノリッジ信号の解除を受け、インタラプト制
御回路４はｃｐｕｔに送信終了インタラプトを出す（第
４因■）０以上のようにすることにより、ＣＰＵが停止
していてもデータを送信することができるのである。
本発明は以上説明したように、ＣＰＵ、メモリ、ＣＰＵ
クロック発振制御回路、インタラプト制御回路、バス制
御回路、ＤＭＡ回路、シリアル通信回路、フラグ判定回
路、変復調回路の構成をとることにより、データの送信
と受信の間ＣＰＵのクロックの発振を止めることができ
、長時間の転送でも低消費電力で行＾るという効果があ
る。 ＣＰＵクロック発振制御回路 インタラプト制御回路 バス制御回路 ＤＭＡ回路 シリアル通信回路 フラグ判定回路 以
クロック発振制御回路、インタラプト制御回路、バス制
御回路、ＤＭＡ回路、シリアル通信回路、フラグ判定回
路、変復調回路の構成をとることにより、データの送信
と受信の間ＣＰＵのクロックの発振を止めることができ
、長時間の転送でも低消費電力で行＾るという効果があ
る。 ＣＰＵクロック発振制御回路 インタラプト制御回路 バス制御回路 ＤＭＡ回路 シリアル通信回路 フラグ判定回路 以
第１図は、本発明の低消費電力携帯情報器の一実施例を
示す側面断面面、第２図は、本発明の回路構成の一実施
例を示すブロック図、第３図（ａ）、（ｂ）は、それぞ
れ本発明の低消費電力携帯情報器でのシリアル通信で用
いられる調歩同期式および同期式の転送ブロックの説明
図、第４図は、第２図における受信動作を説明する流れ
図、第５図は、第２図における送信動作を説明する流れ
因である。 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 肋木発明の謂等情
報葛の一′Ｋｋ例εホＴ例面を面図第１図 第４Ｉりｌ：ｊ−＞ｌ’ｔ６党侶動ｆｎ説岨オろ浚教図
第４図
示す側面断面面、第２図は、本発明の回路構成の一実施
例を示すブロック図、第３図（ａ）、（ｂ）は、それぞ
れ本発明の低消費電力携帯情報器でのシリアル通信で用
いられる調歩同期式および同期式の転送ブロックの説明
図、第４図は、第２図における受信動作を説明する流れ
図、第５図は、第２図における送信動作を説明する流れ
因である。 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 肋木発明の謂等情
報葛の一′Ｋｋ例εホＴ例面を面図第１図 第４Ｉりｌ：ｊ−＞ｌ’ｔ６党侶動ｆｎ説岨オろ浚教図
第４図
Claims (1)
- 【特許請求の範囲】 ＣＰＵとメモリを内蔵し電池で動作する携帯情報器にお
いて、 前記ＣＰＵのバスに接続されシリアルのデータを転送す
るシリアル通信回路と、 前記ＣＰＵのバスと前記シリアル通信回路に接続し、Ｃ
ＰＵを介さずに直接前記ＣＰＵのバスに接続されたメモ
リと前記シリアル通信回路との間のデータの受け渡しを
するダイレクトメモリアクセス回路と、 前記シリアル通信回路と前記ダイレクトメモリアクセス
回路に接続し、受信データを監視し、前記シリアル通信
回路と前記ダイレクトメモリアクセス回路に受信許可を
与えるフラグ判定回路と、前記ダイレクトメモリアクセ
ス回路と前記ＣＰＵに接続し、前記ダイレクトメモリア
クセス回路の信号を受け、前記ＣＰＵのバスの獲得と解
放をするバス制御回路と、 前記バス制御回路と前記ＣＰＵに接続し、バス解放を前
記ＣＰＵに伝えるインタラプト制御回路と、 前記ＣＰＵと前記インタラプト制御回路と前記バス制御
回路に接続し、前記ＣＰＵのコマンドにより前記ＣＰＵ
のクロックの発振を止め、かつ前記インタラプト制御回
路からの信号で発振を開始し、発振開始を前記バス制御
回路へ伝えるＣＰＵクロック発振制御回路とを具備する
ことを特徴とする低消費電力携帯情報器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066845A JPH0776893B2 (ja) | 1989-03-17 | 1989-03-17 | 低消費電力携帯情報器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066845A JPH0776893B2 (ja) | 1989-03-17 | 1989-03-17 | 低消費電力携帯情報器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244312A true JPH02244312A (ja) | 1990-09-28 |
| JPH0776893B2 JPH0776893B2 (ja) | 1995-08-16 |
Family
ID=13327590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066845A Expired - Lifetime JPH0776893B2 (ja) | 1989-03-17 | 1989-03-17 | 低消費電力携帯情報器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0776893B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958025A (en) * | 1996-06-28 | 1999-09-28 | Nec Corporation | Direct memory access (DMA) via separate bus utilizing a buffer for connecting the bus to the memory during DMA mode and disconnecting it otherwise |
| US6067626A (en) * | 1996-10-17 | 2000-05-23 | Nec Corporation | Method of processing externally supplied data by CPU in non-operating state and portable terminal device for the same |
| US6112309A (en) * | 1997-04-23 | 2000-08-29 | International Business Machines Corp. | Computer system, device and operation frequency control method |
-
1989
- 1989-03-17 JP JP1066845A patent/JPH0776893B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958025A (en) * | 1996-06-28 | 1999-09-28 | Nec Corporation | Direct memory access (DMA) via separate bus utilizing a buffer for connecting the bus to the memory during DMA mode and disconnecting it otherwise |
| US6067626A (en) * | 1996-10-17 | 2000-05-23 | Nec Corporation | Method of processing externally supplied data by CPU in non-operating state and portable terminal device for the same |
| US6112309A (en) * | 1997-04-23 | 2000-08-29 | International Business Machines Corp. | Computer system, device and operation frequency control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0776893B2 (ja) | 1995-08-16 |
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