JPH08202677A - マイクロコントローラ - Google Patents
マイクロコントローラInfo
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- JPH08202677A JPH08202677A JP7010111A JP1011195A JPH08202677A JP H08202677 A JPH08202677 A JP H08202677A JP 7010111 A JP7010111 A JP 7010111A JP 1011195 A JP1011195 A JP 1011195A JP H08202677 A JPH08202677 A JP H08202677A
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- JP
- Japan
- Prior art keywords
- signal
- bus
- time
- microcontroller
- data
- Prior art date
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- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【目的】 データを読み書きする期間が終了する時点を
示す信号を出力するマイクロコントローラの提供。 【構成】 マイクロコントローラ１は、クロック生成回
路11, CPU コア12, 受信制御回路13a(又は14a)を含む内
部資源13 (又は内部資源14),内部バス15及び外部バスイ
ンターフェイス16より構成され、受信制御回路21 (又は
31) を含む外部資源２ (又は外部資源３) と外部バス17
及びクロック信号伝送線で接続される。データの読み出
し又は書き込みが終了する時点を各資源13, 14, ２, ３
に通知すべくCPU コア12が生成したバスエンド信号は受
信制御回路13a,14a,21,31 に該時点を識別せしめ、各資
源13, 14, ２, ３のデータ転送動作を停止せしめるべく
構成する。 【効果】 システム全体としての消費電力が減少する。
示す信号を出力するマイクロコントローラの提供。 【構成】 マイクロコントローラ１は、クロック生成回
路11, CPU コア12, 受信制御回路13a(又は14a)を含む内
部資源13 (又は内部資源14),内部バス15及び外部バスイ
ンターフェイス16より構成され、受信制御回路21 (又は
31) を含む外部資源２ (又は外部資源３) と外部バス17
及びクロック信号伝送線で接続される。データの読み出
し又は書き込みが終了する時点を各資源13, 14, ２, ３
に通知すべくCPU コア12が生成したバスエンド信号は受
信制御回路13a,14a,21,31 に該時点を識別せしめ、各資
源13, 14, ２, ３のデータ転送動作を停止せしめるべく
構成する。 【効果】 システム全体としての消費電力が減少する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコントローラ
に関し、特にバスで接続された外部資源に対しデータの
送受を行い、またバスで接続された内部資源の間でデー
タの授受を行なうためのバス制御信号を生成するマイク
ロコントローラに関する。
に関し、特にバスで接続された外部資源に対しデータの
送受を行い、またバスで接続された内部資源の間でデー
タの授受を行なうためのバス制御信号を生成するマイク
ロコントローラに関する。
【０００２】
【従来の技術】図３は、従来のマイクロコントローラが
バスを制御するために出力するバス制御信号及びデータ
信号のタイムチャートである。図において(a) はシステ
ムを同期化するためのクロック信号を示す。マイクロコ
ントローラは、このクロック信号を生成して内部の資源
に与える。(b) はアドレス信号を示し、(c) は内部の資
源に対しリードサイクル時 (又はライトサイクル時) で
あることを通知するリード信号 (又はライト信号) を示
し、(d) は内外の資源から読み出す (又は内外の資源に
書き込む) データの信号を示し、(e) は内外の資源に対
し有効バスサイクルの開始を通知するバススタート信号
を示す。
バスを制御するために出力するバス制御信号及びデータ
信号のタイムチャートである。図において(a) はシステ
ムを同期化するためのクロック信号を示す。マイクロコ
ントローラは、このクロック信号を生成して内部の資源
に与える。(b) はアドレス信号を示し、(c) は内部の資
源に対しリードサイクル時 (又はライトサイクル時) で
あることを通知するリード信号 (又はライト信号) を示
し、(d) は内外の資源から読み出す (又は内外の資源に
書き込む) データの信号を示し、(e) は内外の資源に対
し有効バスサイクルの開始を通知するバススタート信号
を示す。
【０００３】クロック信号の立ち上がり時点から少し遅
れた時点ｔ0 において、バススタート信号は "Ｈ" から
"Ｌ" となる。これが次のクロック信号の立ち上がり時
点ｔ 1 を、有効バスサイクルの開始時点であると識別す
る根拠となる。この開始時点ｔ1 から少し遅れた時点に
おいてアドレス信号が出力され、内外の資源はアドレス
信号として受信する。その次のクロック信号の立ち上が
り時点ｔ2 から少し遅れた時点において、リード信号
(又はライト信号) は "Ｌ" となり、内外の資源はリー
ド信号 (又はライト信号) として受信し、データの信号
がマイクロコントローラ又は内部資源若しくは外部資源
から出力され、バススタート信号は "Ｈ"となり立ち上
がる。時点ｔ2 から３番目のクロック信号の立ち上がり
時点ｔ3 が有効バスサイクルを終了する時点であって、
この時点ｔ3 から少し遅れた時点においてアドレス信号
は停止され、リード信号 (又はライト信号) は "Ｈ" と
なり、データの信号は停止される。また、内部資源又は
外部資源はバススタート信号を受信しない場合は有効バ
スサイクルの開始時点を識別せず、アドレス信号及びリ
ード信号 (又はライト信号) は受信されない。
れた時点ｔ0 において、バススタート信号は "Ｈ" から
"Ｌ" となる。これが次のクロック信号の立ち上がり時
点ｔ 1 を、有効バスサイクルの開始時点であると識別す
る根拠となる。この開始時点ｔ1 から少し遅れた時点に
おいてアドレス信号が出力され、内外の資源はアドレス
信号として受信する。その次のクロック信号の立ち上が
り時点ｔ2 から少し遅れた時点において、リード信号
(又はライト信号) は "Ｌ" となり、内外の資源はリー
ド信号 (又はライト信号) として受信し、データの信号
がマイクロコントローラ又は内部資源若しくは外部資源
から出力され、バススタート信号は "Ｈ"となり立ち上
がる。時点ｔ2 から３番目のクロック信号の立ち上がり
時点ｔ3 が有効バスサイクルを終了する時点であって、
この時点ｔ3 から少し遅れた時点においてアドレス信号
は停止され、リード信号 (又はライト信号) は "Ｈ" と
なり、データの信号は停止される。また、内部資源又は
外部資源はバススタート信号を受信しない場合は有効バ
スサイクルの開始時点を識別せず、アドレス信号及びリ
ード信号 (又はライト信号) は受信されない。
【０００４】このように内部資源又は外部資源は、バス
スタート信号を受信することにより有効バスサイクルの
開始時点を識別し、その時点以後においてアドレス信号
及びリード信号 (又はライト信号) は伝送するバス上の
"Ｈ" , "Ｌ" の値に応じて例えばメモリに対する読み
出し又は書き込み動作を行なう。
スタート信号を受信することにより有効バスサイクルの
開始時点を識別し、その時点以後においてアドレス信号
及びリード信号 (又はライト信号) は伝送するバス上の
"Ｈ" , "Ｌ" の値に応じて例えばメモリに対する読み
出し又は書き込み動作を行なう。
【０００５】
【発明が解決しようとする課題】従来のマイクロコント
ローラは以上のように構成されているので、同じシステ
ムにある内外の資源はバススタート信号を受信し、アド
レスが一致しない場合は読み書きの準備をし、アドレス
が一致する場合は読み書きを行なう。そしてそれ以後に
おいて、即ち時点ｔ3 以後において、有効バスサイクル
であるか否かに拘らずバス上の "Ｈ" , "Ｌ" の値に応
じてデータの読み書きを行なうべく動作する。有効バス
サイクルでない場合は、アドレスが異なっている故、具
体的な読み書きは行わないが、無駄な電力を消費すると
いう問題点があった。本発明は、このような問題点を解
決するためになされたものであって、有効バスサイクル
の終了を示すバス制御信号であるバスエンド信号を生成
することにより、内部資源又は外部資源のデータの読み
書きを停止せしめ、消費電力を低減できるマイクロコン
トローラを提供することを目的とする。
ローラは以上のように構成されているので、同じシステ
ムにある内外の資源はバススタート信号を受信し、アド
レスが一致しない場合は読み書きの準備をし、アドレス
が一致する場合は読み書きを行なう。そしてそれ以後に
おいて、即ち時点ｔ3 以後において、有効バスサイクル
であるか否かに拘らずバス上の "Ｈ" , "Ｌ" の値に応
じてデータの読み書きを行なうべく動作する。有効バス
サイクルでない場合は、アドレスが異なっている故、具
体的な読み書きは行わないが、無駄な電力を消費すると
いう問題点があった。本発明は、このような問題点を解
決するためになされたものであって、有効バスサイクル
の終了を示すバス制御信号であるバスエンド信号を生成
することにより、内部資源又は外部資源のデータの読み
書きを停止せしめ、消費電力を低減できるマイクロコン
トローラを提供することを目的とする。
【０００６】
【課題を解決するための手段】第１発明に係るマイクロ
コントローラは、クロックに同期して外部資源に対しデ
ータを送受する期間が終了する時点を示す信号を生成す
る生成手段と、該生成手段で生成した信号を外部資源へ
出力する出力手段とを備えたことを特徴とする。第２発
明に係るマイクロコントローラは、クロックに同期して
内部資源の間でデータを授受する期間が終了する時点を
示す信号を生成する生成手段と、該生成手段で生成した
信号に基づきデータの授受を停止する停止手段とを備え
たことを特徴とする。
コントローラは、クロックに同期して外部資源に対しデ
ータを送受する期間が終了する時点を示す信号を生成す
る生成手段と、該生成手段で生成した信号を外部資源へ
出力する出力手段とを備えたことを特徴とする。第２発
明に係るマイクロコントローラは、クロックに同期して
内部資源の間でデータを授受する期間が終了する時点を
示す信号を生成する生成手段と、該生成手段で生成した
信号に基づきデータの授受を停止する停止手段とを備え
たことを特徴とする。
【０００７】
【作用】第１発明のマイクロコントローラは、クロック
に同期して外部資源に対しデータを送受する期間が終了
する時点を示す信号を生成して出力する故、外部資源は
データの送受を行なう期間の終了を識別してデータの送
受を停止することができる。第２発明のマイクロコント
ローラは、クロックに同期して内部資源の間でデータを
授受する期間が終了する時点を示す信号を生成し、生成
した信号に基づきデータの授受を停止する。
に同期して外部資源に対しデータを送受する期間が終了
する時点を示す信号を生成して出力する故、外部資源は
データの送受を行なう期間の終了を識別してデータの送
受を停止することができる。第２発明のマイクロコント
ローラは、クロックに同期して内部資源の間でデータを
授受する期間が終了する時点を示す信号を生成し、生成
した信号に基づきデータの授受を停止する。
【０００８】
【実施例】以下本発明を、その実施例を示す図面に基づ
き具体的に説明する。図１は本発明に係るマイクロコン
トローラ及びその周辺部のブロック図である。図におい
て、１はデータ転送を行なうマイクロコントローラであ
る。マイクロコントローラ１に含まれるクロック生成回
路11は、システムを同期するためのクロック信号を生成
し、ゲートアレイを含む周辺機器である外部資源２及び
外部資源３、メモリである内部資源13及び内部資源14並
びにCPU コア12へ与える。CPUコア12は両内部資源13, 1
4と内部バス15を介してデータ転送を行い、両外部資源
２, ３と内部バス15, 外部バスインターフェイス16及び
外部バス17を介してデータ転送を行なう。即ちCPU コア
12は、クロック信号に基づきリードサイクル時 (又はラ
イトサイクル時) であることを通知するリード信号 (又
はライト信号) 及びアドレス信号を生成し、また有効バ
スサイクルの開始を通知するバススタート信号及び有効
バスサイクルの終了を通知するバスエンド信号を生成す
る。これらのCPU コア12が生成した信号は書き込むべき
データ信号と共に両内部資源13, 14及び両外部資源２,
３へ与えられ、読み出したデータ信号は同じルートを逆
向きに通りCPU コア12へ与えられる。
き具体的に説明する。図１は本発明に係るマイクロコン
トローラ及びその周辺部のブロック図である。図におい
て、１はデータ転送を行なうマイクロコントローラであ
る。マイクロコントローラ１に含まれるクロック生成回
路11は、システムを同期するためのクロック信号を生成
し、ゲートアレイを含む周辺機器である外部資源２及び
外部資源３、メモリである内部資源13及び内部資源14並
びにCPU コア12へ与える。CPUコア12は両内部資源13, 1
4と内部バス15を介してデータ転送を行い、両外部資源
２, ３と内部バス15, 外部バスインターフェイス16及び
外部バス17を介してデータ転送を行なう。即ちCPU コア
12は、クロック信号に基づきリードサイクル時 (又はラ
イトサイクル時) であることを通知するリード信号 (又
はライト信号) 及びアドレス信号を生成し、また有効バ
スサイクルの開始を通知するバススタート信号及び有効
バスサイクルの終了を通知するバスエンド信号を生成す
る。これらのCPU コア12が生成した信号は書き込むべき
データ信号と共に両内部資源13, 14及び両外部資源２,
３へ与えられ、読み出したデータ信号は同じルートを逆
向きに通りCPU コア12へ与えられる。
【０００９】バススタート信号及びバスエンド信号は、
両内部資源13, 14の夫々の受信制御回路13a,14a 及び両
外部資源２, ３の夫々の受信制御回路21, 31へ与えら
れ、夫々の受信制御回路13a,14a,21,31 は、バススター
ト信号及びクロック信号に基づき有効バスサイクルの開
始時点を識別して、夫々の資源13, 14, ２, ３に対し、
アドレス信号並びにリード信号 (又はライト信号) を受
信可能の状態とし、データ信号を受信可能又は送信可能
の状態とし、バスエンド信号及びクロック信号に基づき
有効バスサイクルの終了時点を識別して、夫々の資源1
3, 14, ２, ３に対しアドレス信号並びにリード信号
(又はライト信号) を受信不可能の状態とし、データ信
号を受信不可能又は送信不可能の状態とする。即ち各資
源13, 14, ２,３はバススタート信号によりマイクロコ
ントローラ１の内部メモリ又は周辺機器としての動作状
態になり、バスエンド信号により動作状態を停止する。
両内部資源13, 14の夫々の受信制御回路13a,14a 及び両
外部資源２, ３の夫々の受信制御回路21, 31へ与えら
れ、夫々の受信制御回路13a,14a,21,31 は、バススター
ト信号及びクロック信号に基づき有効バスサイクルの開
始時点を識別して、夫々の資源13, 14, ２, ３に対し、
アドレス信号並びにリード信号 (又はライト信号) を受
信可能の状態とし、データ信号を受信可能又は送信可能
の状態とし、バスエンド信号及びクロック信号に基づき
有効バスサイクルの終了時点を識別して、夫々の資源1
3, 14, ２, ３に対しアドレス信号並びにリード信号
(又はライト信号) を受信不可能の状態とし、データ信
号を受信不可能又は送信不可能の状態とする。即ち各資
源13, 14, ２,３はバススタート信号によりマイクロコ
ントローラ１の内部メモリ又は周辺機器としての動作状
態になり、バスエンド信号により動作状態を停止する。
【００１０】各資源13, 14，２, ３はクロック信号の立
ち上がりエッジに同期して動作すべく回路を構成する。
この同期をとるために図示しないＤ−FF回路が使用さ
れ、このＤ−FF回路にはクロック信号の立ち上がりエッ
ジに対しセットアップタイム及びホールドタイムが規定
されており、この期間内に入力が変化した場合、Ｄ−FF
回路の出力の "Ｈ" , "Ｌ" は不定になる。
ち上がりエッジに同期して動作すべく回路を構成する。
この同期をとるために図示しないＤ−FF回路が使用さ
れ、このＤ−FF回路にはクロック信号の立ち上がりエッ
ジに対しセットアップタイム及びホールドタイムが規定
されており、この期間内に入力が変化した場合、Ｄ−FF
回路の出力の "Ｈ" , "Ｌ" は不定になる。
【００１１】図２は、図１に示すマイクロコントローラ
１がデータを読み書きするために出力する信号及びデー
タ信号のタイムチャートである。図において、(a) はク
ロック信号を示し、(b) はアドレス信号を示し、(c) は
リード信号 (又はライト信号) を示し、(d) は各資源か
ら読み出した (又は各資源に書き込むべき) データの信
号を示し、(e) はバスの使用開始を通知するバススター
ト信号を示し、(f) はバスの使用停止を通知するバスエ
ンド信号を示す。
１がデータを読み書きするために出力する信号及びデー
タ信号のタイムチャートである。図において、(a) はク
ロック信号を示し、(b) はアドレス信号を示し、(c) は
リード信号 (又はライト信号) を示し、(d) は各資源か
ら読み出した (又は各資源に書き込むべき) データの信
号を示し、(e) はバスの使用開始を通知するバススター
ト信号を示し、(f) はバスの使用停止を通知するバスエ
ンド信号を示す。
【００１２】クロック信号の立ち上がり時点から少し遅
れた時点ｔ10において、バススタート信号は "Ｈ" から
"Ｌ" となり、バスエンド信号は "Ｈ" である。次のク
ロック信号の立ち上がり時点ｔ11が有効バスサイクルの
開始時点であって、各受信制御回路13a,14a,21,31 は、
バススタート信号に基づきこの時点ｔ11を識別し、各資
源13, 14, ２, ３を夫々動作状態とする。即ち、バスス
タート信号は有効バスサイクルの開始時点ｔ11を識別せ
しめる。この時点ｔ11から少し遅れた時点においてアド
レス信号が出力される。
れた時点ｔ10において、バススタート信号は "Ｈ" から
"Ｌ" となり、バスエンド信号は "Ｈ" である。次のク
ロック信号の立ち上がり時点ｔ11が有効バスサイクルの
開始時点であって、各受信制御回路13a,14a,21,31 は、
バススタート信号に基づきこの時点ｔ11を識別し、各資
源13, 14, ２, ３を夫々動作状態とする。即ち、バスス
タート信号は有効バスサイクルの開始時点ｔ11を識別せ
しめる。この時点ｔ11から少し遅れた時点においてアド
レス信号が出力される。
【００１３】時点ｔ10から時点ｔ11までの期間は、時点
ｔ11に対して十分なセットアップタイムを確保してい
る。その次のクロック信号の立ち上がり時点ｔ12から少
し遅れた時点において、リード信号 (又はライト信号)
は "Ｈ" から "Ｌ" となり、データの信号はマイクロコ
ントローラ１又は両外部資源２, ３のいずれかから出力
され、バススタート信号は "Ｈ" となり立ち上がる。時
点ｔ11からこのバススタート信号の立ち上がり時点まで
の期間は、時点ｔ11に対して十分なホールドタイムを確
保している。時点ｔ12から２番目のクロック信号の立ち
上がり時点ｔ13から少し遅れた時点において、バスエン
ド信号は "Ｌ" となり立ち下がる。時点ｔ 13の次のクロ
ック信号の立ち上がり時点ｔ14が有効バスサイクルの終
了時点であって、各受信制御回路13a,14a,21,31 は、こ
の時点ｔ14を識別し、動作状態である各資源13, 14,
２, ３を夫々停止させる。
ｔ11に対して十分なセットアップタイムを確保してい
る。その次のクロック信号の立ち上がり時点ｔ12から少
し遅れた時点において、リード信号 (又はライト信号)
は "Ｈ" から "Ｌ" となり、データの信号はマイクロコ
ントローラ１又は両外部資源２, ３のいずれかから出力
され、バススタート信号は "Ｈ" となり立ち上がる。時
点ｔ11からこのバススタート信号の立ち上がり時点まで
の期間は、時点ｔ11に対して十分なホールドタイムを確
保している。時点ｔ12から２番目のクロック信号の立ち
上がり時点ｔ13から少し遅れた時点において、バスエン
ド信号は "Ｌ" となり立ち下がる。時点ｔ 13の次のクロ
ック信号の立ち上がり時点ｔ14が有効バスサイクルの終
了時点であって、各受信制御回路13a,14a,21,31 は、こ
の時点ｔ14を識別し、動作状態である各資源13, 14,
２, ３を夫々停止させる。
【００１４】バスエンド信号が立ち下がる時点から時点
ｔ14までの期間は時点ｔ14に対して十分なセットアップ
タイムを確保している。またこの時点ｔ14から少し遅れ
た時点において、アドレス信号は停止され、リード信号
(又はライト信号) は "Ｈ"となり、データの信号は停
止される。時点ｔ14の次のクロック信号の立ち上がり時
点ｔ15から少し遅れた時点において、バスエンド信号は
"Ｈ" となり立ち上がる。時点ｔ14からこのバスエンド
信号の立ち上がり時点までの期間は時点ｔ14に対して十
分なホールドタイムを確保している。
ｔ14までの期間は時点ｔ14に対して十分なセットアップ
タイムを確保している。またこの時点ｔ14から少し遅れ
た時点において、アドレス信号は停止され、リード信号
(又はライト信号) は "Ｈ"となり、データの信号は停
止される。時点ｔ14の次のクロック信号の立ち上がり時
点ｔ15から少し遅れた時点において、バスエンド信号は
"Ｈ" となり立ち上がる。時点ｔ14からこのバスエンド
信号の立ち上がり時点までの期間は時点ｔ14に対して十
分なホールドタイムを確保している。
【００１５】このようにCPU コア12はバスエンド信号を
生成し、生成したバスエンド信号を、内部バス15を介し
て両受信制御回路13a,14a に与え又は内部バス15, 外部
バスインターフェイス16及び外部バス17を介して両受信
制御回路21,31 へ出力し、有効バスサイクルの終了時点
ｔ14を識別せしめ、その識別した時点において動作状態
である各資源13, 14, ２, ３を停止させる。それ故、消
費電力が低減する。なお、本実施例においては各資源1
3, 14, ２, ３に夫々受信制御回路13a,14a,21,31 を設
け有効バスサイクルの終了時点に各資源13, 14, ２, ３
の動作を停止せしめることについて述べたが、両外部資
源２, ３又は両内部資源13, 14に夫々受信制御回路を設
け、有効バスサイクルの終了時点に両外部資源２, ３又
は両内部資源13, 14の動作を停止せしめてもよいことは
いうまでもない。
生成し、生成したバスエンド信号を、内部バス15を介し
て両受信制御回路13a,14a に与え又は内部バス15, 外部
バスインターフェイス16及び外部バス17を介して両受信
制御回路21,31 へ出力し、有効バスサイクルの終了時点
ｔ14を識別せしめ、その識別した時点において動作状態
である各資源13, 14, ２, ３を停止させる。それ故、消
費電力が低減する。なお、本実施例においては各資源1
3, 14, ２, ３に夫々受信制御回路13a,14a,21,31 を設
け有効バスサイクルの終了時点に各資源13, 14, ２, ３
の動作を停止せしめることについて述べたが、両外部資
源２, ３又は両内部資源13, 14に夫々受信制御回路を設
け、有効バスサイクルの終了時点に両外部資源２, ３又
は両内部資源13, 14の動作を停止せしめてもよいことは
いうまでもない。
【００１６】
【発明の効果】第１発明に係るマイクロコントローラ
は、クロックに同期して外部資源に対しデータの送受を
行なう期間が終了する時点を示す信号を生成して出力す
る故、外部資源はその出力された信号に基づきデータの
送受を終了する時点を識別してデータの送受を停止する
ことができ、無駄な電力を消費しない。第２発明に係る
マイクロコントローラは、クロックに同期して内部資源
の間でデータの授受を行なう期間が終了する時点を示す
信号を生成し、生成した信号に基づきデータの授受を停
止する故、無駄な電力を消費しない。
は、クロックに同期して外部資源に対しデータの送受を
行なう期間が終了する時点を示す信号を生成して出力す
る故、外部資源はその出力された信号に基づきデータの
送受を終了する時点を識別してデータの送受を停止する
ことができ、無駄な電力を消費しない。第２発明に係る
マイクロコントローラは、クロックに同期して内部資源
の間でデータの授受を行なう期間が終了する時点を示す
信号を生成し、生成した信号に基づきデータの授受を停
止する故、無駄な電力を消費しない。
【図１】 本発明に係るマイクロコントローラ及びその
周辺部のブロック図である。
周辺部のブロック図である。
【図２】 図１に示すマイクロコントローラの動作を示
すタイムチャートである。
すタイムチャートである。
【図３】 従来のマイクロコントローラの動作を示すタ
イムチャートである。
イムチャートである。
１ マイクロコントローラ、２, ３ 外部資源、11 ク
ロック生成回路、12 CPU コア、13, 14 内部資源、13
a,14a,21,31 受信制御回路、15 内部バス、17 外部
バス。
ロック生成回路、12 CPU コア、13, 14 内部資源、13
a,14a,21,31 受信制御回路、15 内部バス、17 外部
バス。
Claims (2)
- 【請求項１】 クロックに同期した期間に外部資源に対
しデータの送受を行なうマイクロコントローラにおい
て、 前記期間が終了する時点を示す信号を生成する生成手段
と、 該生成手段で生成した信号を外部資源へ出力する出力手
段とを備えたことを特徴とするマイクロコントローラ。 - 【請求項２】 クロックに同期した期間に内部資源の間
でデータの授受を行なうマイクロコントローラにおい
て、 前記期間が終了する時点を示す信号を生成する生成手段
と、 該生成手段で生成した信号に基づきデータの授受を停止
する停止手段とを備えたことを特徴とするマイクロコン
トローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7010111A JPH08202677A (ja) | 1995-01-25 | 1995-01-25 | マイクロコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7010111A JPH08202677A (ja) | 1995-01-25 | 1995-01-25 | マイクロコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202677A true JPH08202677A (ja) | 1996-08-09 |
Family
ID=11741210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7010111A Pending JPH08202677A (ja) | 1995-01-25 | 1995-01-25 | マイクロコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08202677A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6140841A (en) * | 1998-06-29 | 2000-10-31 | Hyundai Electronics Industries Co., Ltd. | High speed interface apparatus |
| US6211698B1 (en) | 1999-06-29 | 2001-04-03 | Hyundai Electronics Industries Co., Ltd. | High speed interface apparatus |
| US7292629B2 (en) | 2002-07-12 | 2007-11-06 | Rambus Inc. | Selectable-tap equalizer |
| US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
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-
1995
- 1995-01-25 JP JP7010111A patent/JPH08202677A/ja active Pending
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