JP2001022691A - データ交換装置 - Google Patents

Abstract

(57)【要約】 【課題】 低速ハイウェイから制御系にデータを取り込
むときに低速ハイウェイのクロックでバスアクセス禁止
信号を作成していたため制御系ＣＰＵのウェイト時間が
長くなり効率が悪かった。 【解決手段】 バスアクセス禁止信号作成部１５にカウ
ンタ部１６を追加する。高速なＣＰＵ用クロック１８を
カウンタ部１６に供給する。カウンタ部１６は、ＣＰＵ
用クロック１８でカウントし、バスアクセス禁止のタイ
ミングを作り出す。それをもとにバスアクセス禁止信号
作成部１５は、バスアクセス禁止信号をバスインタフェ
ース部１３に送出する。このときのバスアクセス禁止信
号の長さは、従来の低速クロックによるものに比べ短く
なっている。これにより、ＣＰＵ１７が、低速ハイウェ
イ１０から取り込まれた特定のタイムスロットデータを
格納したレジスタ１２へのアクセスが出来なくなる時間
が少なくなり、効率があがる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ伝送系と制
御系間のデータ交換に関するものである。

【０００２】

【従来の技術】図４は、従来技術のデータ交換装置の構
成例を示すブロック図である。図４において、４０は低
速ハイウェイである。低速ハイウェイ４０では、データ
伝送が行われている。ここで、低速とは転送用のクロッ
クが後述する制御系のＣＰＵのクロックより低速である
という意味である。低速ハイウェイ４０は、ハイウェイ
インタフェース部４１に接続されている。ハイウェイイ
ンタフェース部４１は、レジスタ部４２、システムカウ
ンタ部４４に接続されている。レジスタ部４２は、バス
インタフェース部４３に接続されている。

【０００３】システムカウンタ部４４は、レジスタ部４
２とバスアクセス禁止信号作成部４５に接続されてい
る。バスアクセス禁止信号作成部４５は、バスアクセス
禁止信号を作成する。バスアクセス禁止信号作成部４５
は、バスインタフェース部４３に接続されている。ハイ
ウェイ用クロック４６は、バスアクセス禁止信号作成部
４５に接続されている。ＣＰＵ用クロック４８はＣＰＵ
用のクロック供給源であり、ＣＰＵ４７に接続されてい
る。バス４９は、アドレス、データの両バスであり、バ
スインタフェース部４３とＣＰＵ４７に接続されてい
る。

【０００４】従来構成例の回路動作を以下に説明する。
図５は回路の動作を示すタイムチャート図である。ま
ず、低速ハイウェイ４０から図５に示す（ａ）ハイウェ
イのデータが、（ｂ）フレームパルスと（ｃ）クロック
に同期して送出されている。なお、図５の（ａ秩jハイ
ウェイ、（ｃ秩jクロック、（ｄ秩jバスアクセス禁止信
号は、（ａ）ハイウェイ、（ｃ）クロック、（ｄ）バス
アクセス禁止信号を時間的にそれぞれ拡大したものであ
る。低速ハイウェイ４０からの信号とデータは、ハイウ
ェイインタフェース部４１に入力される。ハイウェイイ
ンタフェース部４１は、低速ハイウェイ４０のデータの
うち特定のタイムスロットデータを選択し、レジスタ部
４２に入力する。

【０００５】システムカウンタ部４４は、低速ハイウェ
イ４０からの（ｂ）フレームパルスと（ｃ）クロックを
ハイウェイインタフェース部４１から供給される。シス
テムカウンタ部４４は、（ｂ）フレームパルスを基準と
してフレーム周期を保持する。システムカウンタ部４４
は、特定のタイムスロットデータをレジスタ部４２に保
持するために特定のタイムスロットデータ保持用タイミ
ング信号をレジスタ部４２に送出する。

【０００６】レジスタ部４２は、特定のタイムスロット
データを保持する。ＣＰＵ４７は、このレジスタ部４２
に保持された特定のタイムスロットデータを読み込む。
そのために、ＣＰＵ４７は図５に示す（ｆ）アドレス信
号と（ｈ）アドレス有効信号をＣＰＵ用クロック４８の
（ｅ）ＣＰＵ用クロックに同期してバス４９に送出す
る。これにより、レジスタ部４２からバスインタフェー
ス部４３の機能を介して特定のタイムスロットデータが
バス上に送出される。つまり、バスインタフェース部４
３は図５に示す（ｇ）データ信号と（ｉ）データ有効信
号をＣＰＵ用クロック４８の（ｅ）ＣＰＵ用クロックに
同期してバス４９に送出する。

【０００７】バスアクセス禁止信号作成部４５は、特定
のタイムスロットデータ保持用タイミング信号がレジス
タ部４２に送出されるフレーム毎例えば１２５マイクロ
秒毎に（ｄ秩jバスアクセス禁止信号をバスインタフェ
ース部４３に送出する。バスアクセス禁止信号作成部４
５は、このための信号をシステムカウンタ部４４から受
け取る。本明細書でバスアクセス禁止とは、低速ハイウ
ェイ４０からハイウェイインタフェース部４１を介して
特定のタイムスロットデータがレジスタ部４２に書き込
まれている時間の間、ＣＰＵ４７がレジスタ部４２から
バスインタフェース部４３、バス４９を介しての読み出
しをできなくするということである。つまり、バスアク
セス禁止とは、ＣＰＵ４７が、バス４９、バスインタフ
ェース部４３を介してレジスタ部４２にアクセスするこ
とをバスインタフェース部４３で禁止するという意味で
ある。

【０００８】バスアクセス禁止信号作成部４５は、ハイ
ウェイ用クロック４６からの図５に示す（ｃ秩jクロッ
クに同期してバスアクセス禁止信号を送出する。（ｄ秩
jバスアクセス禁止信号がバスインタフェース部４３に
送出されている間、ＣＰＵ４７は特定のタイムスロット
データの読込を保留する。図５では、ＣＰＵはバスサイ
クルの中でＣＰＵ用クロック４８の１６サイクルの間待
機状態にある。この保留時間は、図５の（ｃ秩jクロッ
クに示す低速なハイウェイ用クロック４６の約１クロッ
ク周期分となる。（ｄ秩jバスアクセス禁止信号がｈｉ
ｇｈになり解除されると、ＣＰＵ４７は特定のタイムス
ロットデータの読込を開始する。

【０００９】

【発明が解決しようとする課題】しかしながら，上記構
成の装置では、バスアクセス禁止信号は低速ハイウェイ
のクロックで同期を取る。よって、バスアクセス禁止信
号が変化するのは、低速ハイウェイのクロックが変化す
るところである。そのために高速のクロックで動いてい
るＣＰＵから見るとバスアクセス禁止時間が長くなって
しまい、制御系のＣＰＵの効率に問題があった。本発明
はこのような課題に鑑みてなされたものであって、バス
アクセス禁止信号によるＣＰＵの保留時間を短縮して効
率の良いデータ伝送系と制御系間のデータ交換を目的と
している。

【００１０】

【課題を解決するための手段】データ伝送部と制御部と
の間でデータを交換するデータ交換装置において、デー
タ伝送部が書き込み、制御部が読み出しする記憶手段
と、制御部の高速クロックをカウントしてタイミングを
作るカウンタ部と、データ伝送部から前記記憶手段への
書き込み時に、制御部からの記憶手段の読み出しを禁止
する信号をタイミングを使用して作成するアクセス禁止
信号作成部とを有し、アクセス禁止信号は、制御部の高
速クロックに同期して短パルスとして作成されることを
特徴とするデータ交換装置。データ伝送部から記憶手段
へのデータの書き込みは、データ伝送部のフレームパル
スを用いるタイミング作成部により制御されることを特
徴とする上述のデータ交換装置。データは、データ伝送
部の特定のタイムスロットのデータであることを特徴と
する上述のデータ交換装置。

【００１１】

【発明の実施の形態】以下に本発明の詳細を説明する。
図1は、本発明の実施例を示す構成ブロック図である。
低速ハイウェイ１０は、伝送データが、クロック、フレ
ームパルスとともに伝送されている。低速ハイウェイ１
０は、後述するハイウェイインタフェース部１１に接続
されている。

【００１２】ハイウェイインタフェース部１１は、低速
ハイウェイ１０とのインタフェース部分であり、低速ハ
イウェイ１０からクロック、フレームパルス、データを
取得することができる。ハイウェイインタフェース部１
１は、後述するレジスタ部１２、システムカウンタ部１
４に接続されている。

【００１３】レジスタ部１２は、低速ハイウェイ１０の
特定のタイムスロットデータをハイウェイインタフェー
ス部１１を介して格納する。レジスタ部１２は、後述す
るバスインタフェース部１３に接続されている。

【００１４】バスインタフェース部１３は、レジスタ部
１２と後述するバス１９のインタフェース例えば後述す
るＣＰＵ１７からのバスサイクルにおけるアドレスのデ
コードを行う。バスインタフェース部１３は、後述する
バスアクセス禁止信号作成部１５のバスアクセス禁止信
号による制御を受ける。バスインタフェース部１３は、
バス１９と接続されている。ここまでの各部つまり、低
速ハイウェイ１０、ハイウェイインタフェース部１１、
レジスタ部１２、バスインタフェース部１３は、従来技
術の各部と同じである。

【００１５】システムカウンタ部１４は、低速ハイウェ
イ１０のクロックとフレームパルスより特定のタイムス
ロットのタイミング信号を作り出す。システムカウンタ
部１４は、このタイミング信号をレジスタ部１２と後述
するカウンタ部１６とに送出する。

【００１６】バスアクセス禁止信号作成部１５は、バス
インタフェース部１３に接続されている。バスアクセス
禁止信号作成部１５は、後述するカウンタ部１６からの
タイミング信号を用いてバスアクセス禁止信号を作成
し、バスインタフェース部１３に送出する。これによ
り、バスアクセス禁止信号作成部１５は、バスインタフ
ェース部１３のバスアクセスを禁止することができる。

【００１７】カウンタ部１６は、本発明で追加された部
分である。カウンタ部１６は、システムカウンタ部１４
からのタイミング信号受信時、後述するＣＰＵ用クロッ
ク１８をカウントすることから、バスアクセス禁止信号
の送出タイミング信号を作成する。カウンタ部１６は、
カウントした送出タイミング信号をバスアクセス禁止信
号作成部１５に渡す。

【００１８】ＣＰＵ１７は、制御系のＣＰＵである。Ｃ
ＰＵ１７は、読み出し、書き込みのバスサイクルを発生
する。ＣＰＵ１７、バス１９、バスインタフェース部１
３、レジスタ部１２で一つのＣＰＵとレジスタによる制
御系を形成している。

【００１９】ＣＰＵ用クロック１８は、ＣＰＵ１７にク
ロックを供給するとともに、本発明ではカウンタ部１６
にも供給している。ＣＰＵ用クロック１８は、低速ハイ
ウェイ１０のクロックよりも高速である。バス１９は、
バスインタフェース部１３とＣＰＵ１７に接続されてい
る。ここでは、バス１９はアドレス、データの両方のバ
スを表している。

【００２０】本発明の動作を以下に説明する。図２は、
本発明の回路の動作を示すタイムチャートである。信号
の説明を以下にする。低速ハイウェイ１０上のデータ伝
送系の信号が、（ａ）ハイウェイ、（ｂ）フレームパル
ス、（ｃ）クロックである。１タイムスロットは、８ビ
ットで構成されている。１クロックが１ビットの幅にな
っている。

【００２１】（ｄ）バスアクセス禁止信号は、バスアク
セス禁止信号作成部１５がバスアクセスを禁止するため
にバスインタフェース部１３に送出する信号である。

【００２２】次に、図示するように（ｄ）バスアクセス
禁止信号のパルスを拡大した時間のスケールでのタイム
チャートが示される。（ａ秩jハイウェイ、（ｃ秩jクロ
ック、（ｄ秩jバスアクセス禁止信号は、前述したもの
を拡大したものである。

【００２３】以下は制御系のタイムチャートである。
（ｅ）ＣＰＵ用クロックは、ＣＰＵ用クロック１８から
供給されるＣＰＵ１７のクロックである。（ｅ）ＣＰＵ
用クロックは、カウンタ部１６にも供給される。（ｆ）
アドレスは、ＣＰＵ１７からバス１９に送出されたアド
レスを示す。（ｇ）データは、バス１９に送出されたデ
ータを示す。（ｈ）アドレス有効信号は、バス１９上の
アドレスが有効であることを示す信号である。（ｉ）デ
ータ有効信号は、バス１９上のデータが有効であること
を示す信号である。

【００２４】図３は、本発明の回路の主動作を示すタイ
ムチャートである。信号の説明を以下にする。（ａ）ハ
イウェイ、（ｂ）フレームパルス、（ｃ）クロックは、
図２と同じである。（ｒ）リセット信号は、カウンタ部
１６をリセットする信号であり、従来技術のバスアクセ
ス禁止信号に相当するタイミング信号である。（ｒ）リ
セット信号は、システムカウンタ部１４により作成さ
れ、カウンタ部１６に送られる。

【００２５】次に、図示するように（ｒ）リセット信号
のパルスを拡大した時間のスケールでのタイムチャート
が示される。（ａ秩jハイウェイ、（ｃ秩jクロック、
（ｒ秩jリセット信号は、前述したものを拡大したもの
である。（ｒ秩jリセット信号は、（ｃ秩jクロックに同
期して変化している。

【００２６】（ｊ）カウンタは、カウンタ部１６のカウ
ント状況を示している。（ｊ）カウンタは、（ｒ秩jリ
セット信号がカウンタ部１６に入力されるとカウントを
開始し、（ｒ秩jリセット信号が停止するとカウントを
終了する。カウンタ部１６は、後述する（ｅ）ＣＰＵ用
クロックにより動作しカウントしている。

【００２７】（ｄ秩jバスアクセス禁止信号は、バスア
クセス禁止信号作成部１５がバスインタフェース部１３
に出力するものである。（ｄ秩jバスアクセス禁止信号
は、２サイクルとなり、従来技術の同信号よりも狭いパ
ルス幅になっている。（ｅ）ＣＰＵ用クロックは、ＣＰ
Ｕ１７とカウンタ部１６のクロックである。（ｉ）デー
タ有効信号は、バス１９上のここでは図示しないデ−タ
が有効であることを示す信号である。

【００２８】以下に図１の構成ブロック図と図２、図３
のタイムチャートを合わせて本発明の動作を説明する。
まず、図１に示す低速ハイウェイ１０から図２に示す
（ａ）ハイウェイのデータが、（ｂ）フレームパルスと
（ｃ）クロックに同期して送出される。低速ハイウェイ
１０からの信号は、ハイウェイインタフェース部１１を
介してレジスタ部１２に送られる。

【００２９】システムカウンタ部１４は、低速ハイウェ
イ１０からの（ｂ）フレームパルスをハイウェイインタ
フェース部１１を介して受ける。システムカウンタ部１
４は、（ｂ）このフレームパルスを基準にし、フレーム
周期をタイミングとして保持する。システムカウンタ部
１４は、特定のタイムスロットデータ保持用タイミング
信号をレジスタ部１２に送出する。このタイムスロット
データ保持用タイミング信号により、レジスタ部１２
は、低速ハイウェイ１０の特定のタイムスロットデータ
を周期的に取り込み保持する。

【００３０】このレジスタ部１２に保持された特定のタ
イムスロットデータを制御系のＣＰＵ１７が読み込む。
これにより、低速ハイウェイ１０のデータ伝送系とCPU
１７の制御系でデータ交換が行われる。

【００３１】まず、レジスタ部１２を読むために、ＣＰ
Ｕ１７はリードサイクルを起動する。まず、ＣＰＵ１７
は図２に示す（ｆ）アドレス信号と（ｈ）アドレス有効
信号をＣＰＵ用クロック１８の（ｅ）ＣＰＵ用クロック
に同期してバス１９等に送出する。

【００３２】バスインタフェース部１３は、アドレスを
デコードし、ＣＰＵ１７のリードサイクルによりレジス
タ部１２の特定タイムスロットデータを読み出す。これ
により、レジスタ部１２の特定タイムスロットデータ
は、バスインタフェース部１３を介してバス１９上に送
出される。バスインタフェース部１３は、図２に示す特
定タイムスロットデータである（ｇ）データ信号と
（ｉ）データ有効信号をＣＰＵ用クロック１８の（ｅ）
ＣＰＵ用クロックに同期してバス１９に送出する。

【００３３】ところで、バスアクセス禁止信号作成部１
５は、特定のタイムスロットデータ保持用タイミング信
号がレジスタ部１２に送出されるフレーム毎に本発明に
よる（ｄ秩jバスアクセス禁止信号をバスインタフェー
ス部１３に送出する。

【００３４】まず、カウンタ部１６では、従来技術のバ
スアクセス禁止信号に値する図３に示される（ｒ）リセ
ット信号をシステムカウンタ部１４より受け取る。カウ
ンタ部１６は、この（ｒ秩jリセット信号のパルスの間
に高速なＣＰＵ用クロック１８からの（ｅ）ＣＰＵ用ク
ロックを計数する。

【００３５】ここで、ハイウェイインタフェース部１１
が、低速ハイウェイ１０の特定タイムスロット例えば図
２の２ＴＳ０の８ビットのデータを（ｃ）クロックの立
ち下がりに同期してレジスタ部１２に書き込みをする。
そこで、バスアクセス禁止信号作成部１５は、バスイン
タフェース部１３をその間バスアクセス禁止にする。こ
の禁止のタイミングをカウンタ部１６は、（ｅ）ＣＰＵ
用クロックを数えて作り出す。図３では、送出タイミン
グは“６”を数えたあとのタイミングである。カウンタ
部１６は、このタイミングをバスアクセス禁止信号作成
部１５に送る。

【００３６】そして、バスアクセス禁止信号作成部１５
は、高速の（ｅ）ＣＰＵ用クロックで低速な（ｃ秩jク
ロックをサンプリングしマージンを加えて禁止時間を設
定し、（ｄ秩jバスアクセス禁止信号を作成して送出す
る。ここで、禁止時間とは、（ｄ秩jバスアクセス禁止
信号のパルス幅である。このとき、（ｄ秩jバスアクセ
ス禁止信号は、ＣＰＵ用クロック１８からの供給される
（ｅ）クロックに同期して送出される。

【００３７】（ｄ秩jバスアクセス禁止信号がバスイン
タフェース部１３に送出されている間、ＣＰＵ１７は読
込を待機する。この待機することによる遅延時間はＣＰ
Ｕ用クロック１８の数サイクルの時間となる。実施例で
は通常時と比べて、遅延時間は、１サイクルである。
（ｄ秩jバスアクセス禁止信号が解除されると、ＣＰＵ
１７は読込を開始する。ＣＰＵ１７は、レジスタ部１２
から特定タイムスロットデータを取得する。

【００３８】本発明は、低速回線から高速なＣＰＵで読
込み、書込み処理を行う際に、レジスタ部内の信号の変
化点での不安定状態においてのアクセス禁止時間を高速
なＣＰＵ用クロックにより短縮することを特徴とするも
のである。よって、本発明は、障害処理、呼処理もしく
はフレーム変換処理等の処理を行う交換装置や伝送装置
にも利用できる。また、本発明の（ｒ）もしくは
（ｒ‘）リセット信号は、バスアクセス禁止信号作成部
１５もしくはカウンタ部１６で作成してもよい。

【００３９】

【発明の効果】本発明は、バスアクセス禁止信号作成部
は、高速のＣＰＵクロックで低速なクロックをサンプリ
ングしマージンを加えて禁止時間を設定し、ＣＰＵ用ク
ロックからのクロックに同期してバスアクセス禁止信号
を送出する。これにより、本発明はバスアクセス禁止時
間を大幅に短縮できる効果が得られる。よって、制御系
のＣＰＵのバスアクセス禁止による待機時間を大幅に減
らす効果がある。

【図面の簡単な説明】

【図１】本発明の構成ブロック図である。

【図２】本発明の回路の動作を示すタイムチャートであ
る。

【図３】本発明の回路の主動作を示すタイムチャートで
ある。

【図４】従来の構成例を示すブロック図である。

【図５】従来の回路の動作を示すタイムチャートであ
る。

【符号の説明】

４０ 低速ハイウェイ １１、４１ ハイウェイイン
タフェース部 ４２ レジスタ部 １３、４３ バスインタフェース
部 ４４ システムカウンタ部 １５、４５ バスアク
セス禁止信号作成部 カウンタ部 １７、４７ ＣＰＵ １８、４８ Ｃ
ＰＵ用クロック ４９ バス ４６ ハイウェイ用クロック

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ伝送部と制御部との間でデータを
   交換するデータ交換装置において、 前記データ伝送部が書き込み、前記制御部が読み出しす
   る記憶手段と、 前記制御部の高速クロックをカウントしてタイミングを
   作るカウンタ部と、 前記データ伝送部から前記記憶手段への書き込み時に、
   前記制御部からの前記記憶手段の読み出しを禁止する信
   号を前記タイミングを使用して作成するアクセス禁止信
   号作成部とを有し、 前記アクセス禁止信号は、前記制御部の前記高速クロッ
   クに同期して短パルスとして作成されることを特徴とす
   るデータ交換装置。
2. 【請求項２】 前記データ伝送部から前記記憶手段への
   前記データの書き込みは、 前記データ伝送部のフレームパルスを用いるタイミング
   作成部により制御されることを特徴とする請求項１のデ
   ータ交換装置。
3. 【請求項３】 前記データは、前記データ伝送部の特定
   のタイムスロットのデータであることを特徴とする請求
   項２のデータ交換装置。